JPS62275384A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、スタティック型ＲＡＭ　（ランダム・アクセス・メモ
リ）に利用して有効な技術に関するものである。

〔従来の技術〕

スタティック型ＲＡＭ等の半導体記憶装置については、
たとえば、１９８５年９月、■日立製作所発行の「日立
ＩＣメモリデータプフク」に各種の製品が記載されてい
る。

これらの従来の半導体記憶装置では、アドレス信号ある
いはチップ選択信号等の制御信号によってその読み出し
動作が開始され、所定のアクセスタイムを経過した後、
メモリセルからの読み出しデータが自動的に出力端子に
出力される。

〔発明が解決しようとする問題点〕

半導体記憶装置の微細化と高速化が進むに従い、上記の
ような従来の出力方法では問題となる場合が生じてきた
。すなわち、特に半導体記憶装置がマイクロコンピュー
タや各種の論理ＬＳＩ（大規模集積回路）等に内蔵され
るような場合、半導体記憶装置のアクセスタイムがこれ
らの主装置の処理速度と匹敵して高速化されているにも
かかわらず、完全に同期化することができず、また主装
置の処理の過程で一時的に読み出しデータの取り込みを
待たせたい場合があり、半導体記憶装置と主装置との間
にデータ保持回路を必要とする。また、半導体記憶装置
の読み出しサイクル内に主装置が読み出しデータを取り
込み得る場合でも、半導体記憶装置のデータ出力タイミ
ングが、必ずしも主装置として最適のタイミングである
とは言えず、主装置の処理が効率的に行われない原因と
なっている。

この発明の目的は、その読み出しデータを外部から供給
するタイミング信号によって任意のタイミングで出力し
うる機能を有する半導体記憶装置を提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルからの読み出し信号を増幅する増
幅回路の出力信号を取り込み、保持する第１のラッチ回
路と、この第１のラッチ回路の出力信号を外部から供給
される第１の制御信号に従って形成されるタイミング信
号によって取り込み、保持する第２のラッチ回路と、上
記第２のラッチ回路の出力信号を受け、外部から供給さ
れる第２の制御信号に従って形成される出力タイミング
信号によって外部端子に出力する出力回路とを設けるも
のである。

〔作　　用〕

上記した手段によれば、第１のラッチ回路から第２のラ
ッチ回路への読み出しデータの伝達と、第２のラッチ回
路から外部端子への出力を行うタイミングは、外部から
供給される二つの制御信号によって制御することができ
、読み出しデータの保持時間が長く、読み出しデータを
任意のタイミングで出力しうる半導体記憶装置を実現で
きるものである。

〔実施例〕

第２図には、この発明が通用されたＣＭＯ３（相補型Ｍ
Ｏ３）スタティック型ＲＡＭの回路ブロック図が示され
ている。同図の各回路素子は、公知のＣＭＯ５集積回路
の製造技術によって、特に制限されないが、単結晶Ｎ型
シリコンのような１個の半導体基板上において形成され
る。同図において、チャンネル（バックゲート）部に矢
印が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型であ
って、矢印の付加されないＮチャンネルＭＯ５ＦＥＴと
区別される。

ＰチャンネルＭＯＳ　Ｆ　ＥＴは、かかる半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に薄い厚さの
ゲート絶縁膜を介して形成されたポリシリコンからなる
ようなゲート電極から構成される。ＮチャンネルＭＯ３
ＦＥＴは、上記半導体基板表面に形成されたＰ型ウェル
領域に形成される。これによって、半導体基板は、その
上に形成された複数のＰチャンネルＭＯ３ＦＥＴの共通
の基板ゲートを構成する。Ｐ型ウェル領域は、その上に
形成されたＮチャンネルＭＯＳ　Ｆ　ＥＴの基板ゲート
を構成する。

第２図において、メモリアレイＭ−ＡＲＹは、ｍ＋１本
のワード線ＷＯ〜Ｗｍと、ｎ＋１組の相補データ線ＤＯ
・ＤＯ−Ｄｎ−Ｄｎ及びこれらのワード線と相補データ
線の交点に配置される（ｍ＋１）Ｘ　（ｎ＋１）個のメ
モリセルＭＣから構成される。

メモリセルＭＣはそれぞれ同じ構成とされ、その１つの
具体的回路が代表として示されているように、Ｐチャン
ネルＭｏ３ＦＥＴＱ４とＮチャンネルＭｏ５ＦＥＴＱＩ
Ｉ及びＰチャンネルＭｏ５ＦＥＴＱ５とＮチャンネルＭ
ｏ５ＦＥＴＱ１２からなる一対のＣＭＯＳインバータ回
路の入力と出力とが互いに交差結線されて構成されたフ
リップフロップ回路を含んでいる。上記フリップフロッ
プ回路の一対の入出力ノードｂ、ａと相補データ線ＤＯ
・ＤＯとの間にはＮチャンネル型の伝送ゲートＭＯ３Ｆ
ＥＴＱ１３．Ｑ１４が設けられる。同じ行に配置された
メモリセルの伝送ゲートＭＯ３ＦＥＴＱ１３．　Ｑ１４
等のゲートは、それぞれ対応するワード線Ｗ　Ｑ　ｗ　
Ｗ　ｍに共通に接続され、同じ列に配置されたメモリセ
ルの入出力端子は、それぞれ対応する相補データ線ＤＯ
−ＤＯ〜Ｄｎ・−５１に接続されている。

同図において、各相補データＩＪｉ［ＤＯ・Ｄｏ−Ｄｎ
−Ｄｎと電源電圧Ｖｃｃとの間には、特に制限されない
が、そのゲートに定常的に電源電圧Ｖｃｃが供給される
ことによって抵抗素子として作用するＮチャンネル型の
負荷ＭＯ５ＦＥＴＱ１６〜Ｑ１９が設けられる。

ワード線ＷＯ〜Ｗｍは、ＸアドレスデコーダＸＤＣＨに
よって選択される。このＸアドレスデコーダＸＤＣＲの
入力端子には、外部アドレス信号ＡＯ〜Ａ　ｉ＋ｊを受
けるアドレスバッファＡＤＢによって形成される相補内
部アドレス信号ａＸＯ〜ａｘｉが供給される。Ｘアドレ
スデコーダＸＤＣＲは、タイミング制御回路ＴＣから供
給されるタイミング信号φｃｅによって動作状態とされ
、これらの相補内部アドレス信号ａｘＱ〜ａｘｉをデコ
ードして一本のワード線を選択、指定する。

−万、相補データ１ｊｊＤＯ・ＤＯ〜Ｄｎ−Ｄｎは、特
に制限されないが、Ｎチャンネル型の伝送ゲートＭＯ５
ＦＥＴＱ２０〜Ｑ２３から構成されるカラムスイッチＣ
８Ｗを介して相補共通データ線ＣＤ・σ万に接続される
。これらの伝送ゲートＭｏ５ＦＥＴＱ２０〜Ｑ２３のゲ
ートには、ＹアドレスデコーダＹＤＣＲからデータ線選
択信号ＹＯ〜Ｙｎが供給される。

ＹアドレスデコーダＹＤＣＲは、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｃｅによって動作状
態とされ、アドレスバッファＡＤＢから供給される相補
内部アドレス信号上ｙ　Ｑ　−ａｙｊをデコードして、
−組の相補データ線を選択し、相補共通データ線ＣＤ　
−ＣＤに接続するためのデータ線選択信号を形成する。

相補共通データ線ＣＤ　−ＣＤには、後述するデータ出
力回路ＤＯＣの入力端子と、データ入カバソファＤＩＢ
の出力端子が接続される。このデータ出力回路ＤＯＣに
は、相補共通データ線ＣＤ・τ１によって伝達されるメ
モリセルの読み出し信号を増幅するためのセンスアンプ
回路と、その出力データを保持するための第１のラッチ
回路と第２のラッチ回路及び第２のラッチ回路の出力デ
ータを出力端子Ｄｏｕｔに送出するための出力回路が含
まれる。このデータ出力回路ＤＯＣには、タイミング制
御回路ＴＣからタイミング信号φｓ１．　　φｓ２及び
φｏｅが供給される。データ出力回路ＤＯＣでは、この
タイミング信号φｓ１によってセンスアンプ回路の出力
データが第１のラッチ回路に取り込まれ、タイミング信
号φｓ２によって第１のラッチ回路の出力信号が第２の
ラッチ回路に取り込まれる。また、タイミング信号φｏ
ｅによって第２のラッチ回路の出力信号が出力端子Ｄｏ
ｕｔから外部の主装置等に出力される。

一方、データ人カバソファＤＩＢは、このスタティック
型ＲＡＭの書き込み動作モードにおいて、タイミング制
御回路ＴＣから供給されるタイミング信号φ−ｅによっ
て動作状態とされ、入力端子Ｄｉｎを介して外部から供
給される書き込みデータを相？！書き込み信号として、
相補共通データ線ＣＤ・σ石に伝達する。データ人カバ
ソファＤＩＢの出力は、このスタティック型ＲＡＭの非
動作状態及び読み出し動作モードにおいてハイインピー
ダンス状態とされる。

タイミング制御回路ＴＣは、外部から供給されるチップ
イネーブル信号σ１．ライトイネーブル信号ＷＥ、転送
イネーブル信号ＤＴＥ及び出力イネーブル信号σ１によ
って、上記各種のタイミング信号を形成し、各回路に供
給する。

第１図には、第２図のデータ出力回路ＤＯＣの一実施例
の回路図が示されている。

同図において、相補共通データ線ＣＤ−σ１はデータ出
力回路ＤＯＣ内のセンスアンプ回路ＳＡに結合される。

この相補共通データ線ＣＤ　−ＣＤには、前述のように
、データ人カバソファＤＩＢの出力端子も結合される。

センスアンプ回路ＳＡの出力信号は、相補出力信号とさ
れ、その反転出力信号ＳＤは、インバータ回路Ｎ２に供
給される。インバータ回路Ｎ２の出力信号は、相補伝送
ゲートを構成するＰチャンネルＭＯ５ＦＥ’ｌ’Ｑ２及
びＮチャンネルＭＯ３ＦＥＴＱ７を経て、インバータ回
路Ｎ３に供給される。ＭＯ３ＦＥＴＱ２のゲートには、
タイミング制御回路ＴＣから供給されるタイミング信号
φｓｌのインバータ回路Ｎ９による反転信号φＳ１が、
またＭＯＳＦＥＴＱ７のゲートには、タイミング信号φ
ｓ１がそれぞれ供給される。

インバータ回路Ｎ３はインバータ回路Ｎ４とその入出力
端子が交差結合され、第１のラッチ回路ＤＬＩを構成す
る。この第１のラッチ回路ＤＬＩを構成するインバータ
回路Ｎ３の出力信号は、相補伝送ゲートを構成するＰチ
ャンネルＭＯ５ＦＥＴＱ３及びＮチャンネルＭＯＳＦＥ
ＴＱＢを経て、インバータ回路Ｎ５に供給される。ＭＯ
３ＦＥＴＱ３のゲートには、タイミング制御回路ＴＣか
ら供給されるタイミング信号φｓ２のインバータ回路Ｎ
ＩＯによる反転信号φｓ２が、またＭＯ３ＦＥＴＱ８の
ゲートには、タイミング信号φｓ２がそれぞれ供給され
る。

インバータ回路Ｎ５はインバータ回路Ｎ６とその入出力
端子が交差結合され、第２のラッチ回路ＤＬ２を構成す
る。この第２のラッチ回路ＤＬ２を構成するインバータ
回路Ｎ５及びＮ６の出力信号は、ナントゲート回路ＮＡ
ＧＩ及びＮＡＧ２の一方の入力端子にそれぞれ供給され
る。これらのナントゲート回路ＮＡＧＩ及びＮＡＧ２の
他方の入力端子には、タイミング制御回路ＴＣから供給
されるタイミング信号φＯＳが供給される。ナントゲー
ト回路ＮＡＧ１及びＮＡＧ２の出力信号は、インバータ
回路Ｎ７及びＮ８によってそれぞれ反転され、出力回路
を構成するＮチャンネル型の出力ＭＯ５ＦＥＴＱ９及び
ＱＩＯのゲートに供給される。

出力ＭＯ５ＦＥＴＱ９は、回路の電源電圧Ｖｃｃと出力
端子Ｄｏｕｔとの間に設けられ、インバータ回路Ｎ７の
ハイレベルの出力信号によってオン状態となり、出力端
子Ｄｏｕｔにハイレベルの出力信号を送出する。また、
出力ＭＯ５ＦＥＴＱＩＯは、回路の接地電位と出力端子
Ｄｏｕｔとの間に設けられ、インバータ回路Ｎ８のハイ
レベルの出力信号によってオン状態となり、出力端子Ｄ
ｏｕｔにロウレベルの出力信号を送出する。

一方、センスアンプ回路ＳＡの非反転出力信号ＳＤは、
インバータ回路Ｎ１に供給される。インバータ回路Ｎｌ
の出力信号は、相補伝送ゲートを構成するＰチャンネル
ＭＯ３ＦＥＴＱＩ及びＮチャンネルＭＯ３ＦＥＴＱ６を
経て、上記の第２のラッチ回路ＤＬ２を構成するインバ
ータ回路Ｎ５に供給される。このＭＯ３ＦＥＴＱＩのゲ
ートには、タイミング制御回路ＴＣから供給されるタイ
ミング信号φｓ１及びφＳ２が同時にハイレベルとされ
た時に、ナントゲート回路ＮＡＣ；３によって形成され
るタイミング信号φ３ｄの反転信号１ｉが、またＭＯ３
ＦＥＴＱ６のゲートには、タイミング信号φｓｄがそれ
ぞれ供給される。

以上のことから、センスアンプ回路ＳＡの出力信号は、
タイミング信号φｓｌに従うて第１のラッチ回路ＤＬＬ
に取り込まれ、第１のラッチ回路ＤＬ１の出力信号は、
タイミング信号φｓ２に従って第２のラッチ回路ＤＬ２
に取り込まれる。また、タイミング信号φｓ１及びφｓ
２が同時にハイレベルにされる場合、タイミング信号φ
ｓｄが形成され、センスアンプ回路ＳＡの出力信号は、
第１のラッチ回路ＤＬＩを介することなく、直接第２の
ラッチ回路ＤＬ２に伝達される。さらに、第２のラッチ
回路ＤＬ２の出力信号は、タイミング信号φｏｅによっ
て出力ＭＯ３ＦＥＴＱ９及び°′Ｑ１０に伝達され、外
部の主装置等に出力される。

第３図には、この実施例のスタティック型ＲＡＭの読み
出し動作モードにおけるタイミング図が示されている。

この図により、第１図のデータ出力回路ＤＯＣの動作を
説明する。

第３図において、（ａ）の例は第１図のタイミング信号
φＳ１及びφＳ２が同時にハイレベルとされ、メモリセ
ルの読み出しデータが最も速く外部に出力される場合を
示し、また（ｂ）の例は外部の主装置等によってメモリ
セルの読み出しデータの保持時間及びそのデータ出力の
切り換えタイミングを任意のタイミングに調整している
場合を示している。

第３図の（ａ）例の場合、チップイネーブル信号ＣＥが
ハイレベルからロウレベルに立ち下がるとともに、アド
レスＡａ）Ｉｃｉ旨定するためのアドレス信号ＡＯ−Ａ
ｉ＋ｊが供給され、ライトイネーブル信号Ｗ下は読み出
し動作モードを指定するためにハイレベルのままとされ
る。また、転送イネーブル信号ｆ〒百がチップイネーブ
ル信号Ｓ１等と同時にロウレベルとされ、やや遅れて出
力イネーブル信号σ１がロウレベルとされる。タイミン
グ制御回路ＴＣは、アドレスＡａのメモリセルが選択さ
れ、その読み出し信号がセンスアンプ回路ＳＡによって
確定されるタイミングで、タイミング信号φｓ１を形成
する。また、転送イネーブル信号ｆ〒１の立ち下がりの
タイミングで出力イネーブル信号ＯＥがハイレベルであ
ることにより、タイミング信号φｓｌと同時にタイミン
グ信号φｓ２を形成する。また、出力イネーブル信号Ｏ
Ｅによって、タイミング信号φａｓを形成する。

タイミング信号φｓ１は、インバータ回路Ｎ９で反転さ
れ、ロウレベルの反転タイミング信号φｓｌが形成され
る。この反転タイミング信号φＳ１のロウレベルと、非
反転タイミング信号φｓｌのハイレベルによって、相補
伝送ゲートを構成するＭＯ３ＦＥＴＱ２及びＱ７がとも
にオン状態となる。これによりセンスアンプ回路ＳＡの
反転出力信号百方がインバータ回路Ｎ２によって反転さ
れ、第１のラッチ回路ＤＬＩを構成するインバータ回路
Ｎ３に入力される。第１のラッチ回路ＤＬ１は、それま
での保持データに関係なく、センスアンプ回路ＳＡの出
力信号として得られるアドレスＡａの読み出しデータを
取り込む。すなわち、第１のラッチ回路ＤＬＩは、タイ
ミング信号φ３１のハイレベルによって、アドレスＡａ
のデータを保持するものである。

第１図のデータ出力回路ＤＯＣでは、タイミング信号φ
ｓｌ及びφＳ２が同時にハイレベルとされることで、ナ
ントゲート回路ＮＡ、Ｇ３の出力信号がロウレベルとな
り、反転タイミング信号Ｔｉが形成される。この反転タ
イミング信号φ３ｄは、さらにインバータ回路Ｎｉｌで
反転され、ハイレベルのタイミツ２１ａ号φｓｄが形成
される。この反転タイミング信号１ｉのロウレベルと、
非反転タイミング信号φｓｄのハイレベルによって、相
補伝送ゲートを構成するＭＯ５ＦＥＴＱＩ及びＱ６がと
もにオン状態となる。これによりセンスアンプ回路ＳＡ
の非反転出力信号ＳＤがインバータ回路Ｎ１によって反
転され、第２のラッチ回路ＤＬ２を構成するインバータ
回路Ｎ５に入力される。第２のラッチ回路ＤＬ２は、そ
れまでの保持データに関係なく、センスアンプ回路ＳＡ
の出力信号として得られるアドレスＡａの読み出しデー
タを取り込む。

すなわち、第２のラッチ回路ＤＬ２は、タイミング信号
φｓｄのハイレベルによって、第１のラッチ回路ＤＬＩ
とほとんど同じタイミングで、アドレスＡａのデータを
保持する。センスアンプ回路ＳＡの非反転出力信号ＳＤ
がハイレベル（！！！理“１″）であった場合、インバ
ータ回路Ｎ１の出力信号はロウレベルとなり、インバー
タ回路Ｎ５の入力端子はロウレベルとされる。これによ
り、インバータ回路Ｎ５の出力信号はハイレベルとなり
、このハイレベルの出力はインバータ回路Ｎ６によって
反転され、インバータ回路Ｎ５の入力端子に正帰還され
る。したがって、第２のラッチ回路ＤＬ２は、インバー
タ回路Ｎ５の出力信号がハイレベル・となるようにラッ
チ状態となり、センスアンプ回路ＳＡの非反転出力信号
ＳＤに従ったハイレベルのデータを保持する。

一方、センスアンプ回路ＳＡの非反転出力信号ＳＤがロ
ウレベル（論理″０”）の場合、インバータ回路Ｎ１の
出力信号はハイレベルとなり、第２のラッチ回路ＤＬ２
のインバータ回路Ｎ５にハイレベルの入力信号が供給さ
れる。これにより、インバータ回路Ｎ５の出力信号はロ
ウレベルとなり、さらにインバータ回路Ｎ６によってハ
イレベルの出力信号がインバータ回路Ｎ５に正帰還され
る。したがって、第２のラッチ回路ＤＬ２は、インバー
タ回路Ｎ５の出力信号がロウレベルとなるようにラッチ
状態となり、センスアンプ回路ＳＡの非反転出力信号Ｓ
Ｄに従ったロウレベルのデータを保持する。

第２のラッチ回路ＤＬ２の相補出力信号は、ナントゲー
ト回路ＮＡＧ１及びＮＡＧ２にそれぞれ入力され、外部
から供給される出力イネーブル信号面によって形成され
たタイミング信号φｏｅに同期して、出力ＭＯ３ＦＥＴ
Ｑ９及びＱＩＯにそれぞれ伝達される。すなわち、タイ
ミング信号φｏｓがロウレベルの時は、ナントゲート回
路ＮＡＧ　１及びＮＡＧ２の出力信号はともにハイレベ
ルであるため、インバータ回路Ｎ７及びＮ８の出力信号
はともにロウレベルとなる。このため、出力ＭＯ５Ｆ　
ＥＴＱ　９及びＱＩＯはともにオフ状態となり、出力端
子Ｄｏｕｔは、ハイインピーダンス状ｆｉＨ２とされる
。タイミング信号φｏｅがハイレベルになると、第２の
ラッチ回路ＤＬ２がハイレベル（論理“ｌ”）の読み出
しデータを保持している場合にはナントゲート回路ＮＡ
ＧＩの出力信号がロウレベルとなり、インバータ回路Ｎ
７によってハイレベルの出力信号が出力ＭＯ５ＦＥＴＱ
９のゲートに供給される。これにより、ＭＯ３ＦＥＴＱ
９はオン状態となり、出力端子Ｄｏｕｔには電源電圧Ｖ
ＣＣのようなハイレベルか出力される。一方、第２のラ
ッチ回路ＤＬ２がロウレベル（論理“０”）の読み出し
データを保持している場合には、インバータ回路Ｎ６の
ハイレベルの出力信号によって、ナントゲート回路ＮＡ
Ｇ２の出力信号がロウレベルとなり、インバータ回路Ｎ
８によってハイレベルの出力信号が出力ＭＯ５ＦＥＴＱ
ＩＯのゲートに供給される。これにより、ＭＯ５ＦＥＴ
ＱＩＯはオン状態となり、出力端子Ｄｏｕｔには回路の
接地電位のようなロウレベルが出力される。

次に、第３図の（ｂ）例の場合、転送イネーブル信号Ｄ
ＴＥはこのスタティック型ＲＡＭにおいてメモリセルが
選択され、そのデータの読み出し動作が終了した後に、
遅れてハイレベルからロウレベルにされる。

第３図の（ｂ）例の場合、チップイネーブル信号ＣＥが
ハイレベルからロウレベルに立ち下がるとともに、アド
レスＡｂを指定するためのアドレス信号ＡＯ〜Ａｉ＋ｊ
が供給され、ライトイネーブル信号ＷＥはさらに読み出
し動作モードを指定するためにハイレベルのままとされ
る。タイミング制御回路ＴＯは、アドレスＡｂのメモリ
セルが選択され、その読み出し信号がセンスアンプ回路
ＳＡによって確定されるタイミングで、タイミング信号
φｓｌをハイレベルとする。これにより、前記と同様に
して、センスアンプ回路ＳＡの反転出力信号ＳＤがイン
バータ回路Ｎ２によって反転され、第１のラッチ回路Ｄ
ＬＩを構成するインバータ回路Ｎ３に入力される。第１
のラッチ回路ＤＬＩは、それまで保持していたアドレス
Ａａのデータに関係なく、センスアンプ回路ＳＡの出力
信号として得られるアドレスＡｂの読み出しデータを取
り込み、保持する。

チアブイネーブル信号ＣＥのロウレベルに少し遅れたタ
イミングで、出カイネーブル信号σ百がロウレベルにさ
れると、これによってタイミング信号φｏｅがハイレベ
ルとされる。この結果、前の読み出し動作により読み出
され、ラッチ回路ＤＬ２に保持されていたアドレスＡａ
に対応するデータが出力端子Ｄｏｕｔに出力される。

タイミング信号φｓ１のハイレベルが発生されたタイミ
ングに少し遅れたタイミングで、転送イネーブル信号「
〒１がロウレベルとされる。タイミング制御回路ＴＣは
、出力イネーブル信号σ１が転送イネーブル信号丁〒１
に先立ってロウレベルにされるので、転送イネーブル信
号「〒１のロウレベルによってタイミング信号φ３２を
ハイレベルとする。したがって、第１図のデータ出力回
路ＤｏＣでは、タイミング信号φｓｄが形成されないた
め、センスアンプ回路ＳＡの非反転出力信号ＳＤは伝達
されない、この状態において、第２のラッチ回路ＤＬ２
は、タイミング信号φｓ２及びφｓｄが形成されないた
め、まだ前回の読み出し動作における出力データを保持
している。

外部から供給される転送イネーブル信号ＤＴＥのロウレ
ベルによって形成されたタイミング信号φｓ２のハイレ
ベルと、インバータ回路ＮＩＯによる反転タイミング信
号φＳ２のロウレベルにより、相補伝送ゲートを構成す
るＭＯ３ＦＥＴＱ３及びＱ８がともにオン状態となる。

これにより、第１のラッチ回路ＤＬＬのインバータＥ路
Ｎ３の出力信号が、第２のラッチ回路ＤＬ２を構成する
インバータ回路Ｎ５に供給され、第２のラッチ回路ＤＬ
２のインバータ回路Ｎ５の出力信号が第１のラッチ回路
ＤＬＩのインバータ回路Ｎ３の出力信号の反転信号とな
るようなラッチ状態とされる。したがって、第２のラッ
チ回路ＤＬ２には、センスアンプ回路ＳＡの反転出力信
号の反転信号、すなわちアドレスＡｂのメモリセルから
の鼻反転読み出しデータが取り込まれる。出力イネーブ
ル信号ＯＥによって、上述の（ａ）例の場合と同様に、
第２のラッチ回路ＤＬ２の保持データ、すなわちアドレ
スＡｂの読み出しデータが、ただちに出力ＭＯ５ＦＥＴ
Ｑ９あるいはＱＩＯを介して出力端子Ｄｏｕｔに出力さ
れる。

以上のように、転送イネーブル信号ＤＴＥが出力イネー
ブル信号ＯＥより遅れて供給される場合、選択されたメ
モリセルの読み出しデータは第１のラッチ回路ＤＬＩま
で伝達され、転送イネーブル信号ＤＴＥがハイレベルか
らロウレベルに変化された時に形成されるタイミング信
号φｓ２によって第２のラッチ回路ＤＬ２に伝達され、
さらに、出力端子Ｄｏｕｔに送られる。メモリセルの読
み出しデータは、次の読み出し動作が開始され、タイミ
ング信号φｓ１が形成されるまで第１のラッチ回路ＤＬ
Ｉに保持される。また、第２のラッチ回路ＤＬ２に伝達
された読み出しデータは、転送イネーブル信号ＤＴＥが
ロウレベルとされ、タイミング信号φ３２が形成される
までの間、第２のラッチ回路ＤＬ２に保持される。第２
のラッチ回路ＤＬ２の保持データは、転送イネーブル信
号ｆ下下によって形成されるタイミング信号φｓ２によ
り、任意のタイミングで出力回路から出力される。した
がって、このスタティック型ＲＡＭをアクセスする主装
置は、転送イネーブル信号ＤＴＥを供給するタイミング
を制御することによって、その処理が、最も効率的とな
るような任意のタイミングで読み出しデータを第２のラ
ッチ回路ＤＬ２に移動し、また取り込むことができる。

ずなわぢ、転送イネーブル信号ＤＴＥを任意のり・イミ
ングで主装置から発生させることにより、読み出しデー
タの保持時間、言い換えると読み出しデータが前のデー
タから新しいデータに切り換わるタイミングを任意のタ
イミングに制御することができる。

以上の本実施例に示されるように、この発明をスタティ
ック型ＲＡＭ等の半導体記憶装置に通用した場合、次の
ような効果を得ることができる。

すなわち、 （１）アドレス信号によって選択されたメモリセルの読
み出し信号を増幅する増幅回路の出力信号を取り込み、
保持する第１のラッチ回路と、この第１のラッチ回路の
出力信号を外部から供給される第１の制御信号に従って
形成されるタイミング信号によって取り込み、保持する
第２のラッチ回路と、上記第２のラッチ回路の出力信号
を受け、外部から供給される第２の制？８信号に従って
形成される出力タイミング信号に従って外部端子に出力
する出力回路とを設けることで、読み出しデータを第１
のラッチ回路から第２のラッチ回路へ伝達し、外部に出
力するタイミングを、外部から供給される制御信号によ
って＄１１！ＩＩすることができ、読み出しデータを任
意の時間保持し、また任意のタイミングで出力しうる半
導体記憶装置が実現できるという効果が得られる。

（２）センスアンプ回路ＳＡの出力信号を、第１のラッ
チ回路ＤＬＩを介することなく、直接第２のラッチ回路
ＤＬ２に伝達する信号経路を設けることにより、通常の
読み出し動作における読み出しデータの出力を高速化す
ることができるという効果が得られる。

（３）センスアンプ回路ＳＡの出力を相補出力信号とし
、その一方を第１のラッチ回路ＤＬＩを介して伝達し、
その他方を上記（２）項のイｍ号経路を介して供給する
ことにより、センスアンプ回路ＳＡの出力負荷電平均化
することで、読み出しデータの出力経路をさらに高速化
することができるという効果が得られる。

（４）上記（１）項により、このようなスタティック型
等の半導体記憶装置をアクセスする主装置のタイミング
仕様に柔軟性を持たせることができ、より効率的な処理
システムを構成することができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を過膜しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図のＰ
チャンネルＭＯ３ＦＥＴ及びＮチャンネルＭＯ３ＦＥＴ
により構成される相補伝送ゲートは、ＰチャンネルＭＯ
３ＦＥＴあるいはＮチャンネルＭＯＳ　Ｆ　ＥＴのみの
伝送ゲートとしてもよい、また、タイミング信号φｓｄ
は、転送イネーブル信号ＤＴＥがチップイネ−プル信号
で１等とほぼ同時にロウレベルとされることで、タイミ
ング制御回路ＴＣにより形成されるものとしてもよい、
インパーク回路Ｎ１を介する信号経路を用いる場合、同
時に第１のラッチ回路ＤＬＩを介する信号経路でも読み
出しデータが伝達されるため、インバータ回路Ｎ１の駆
動能力をインバータ回路Ｎ３より大きくすることが効果
的であるし、タイミング信号φｓｄによって、第１のラ
ッチ回路ＤＬＩを介する信号経路を断つこともよい、さ
らに、データ出力回路ＤＯＣの具体的な構成や、制御信
号の組み合わせ等、種々の実施形態を採りうるちのであ
る。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティック型ＲＡ
Ｍ等に適用した場合について説明したが、それに限定さ
れるものではな（、たとえば、ＲＯＭ　（リード・オン
リー・メモリ）等他の各種の半導体記憶装置にも適用で
きる０本発明は、少なくとも半導体記憶装置あるいは半
導体記憶装置を内蔵するマイクロコンピュータ等の半導
体集８ｔｒｆ３路装置には適用できるものである。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。ずンよりち、アドレス信号によって選択されたメモ
リセルの読み出し信号を増幅する増幅回路の出力信号を
取り込み、保持する第１のラッチ回路と、この第１のラ
ッチ回路の出力信号を外部から供給される第１の制御信
号に従って形成されるタイミング信号によって取り込み
、保持する第２のラッチ回路と、上記第２のラッチ回路
の出力信号を受け、外部から供給される第２の制御信号
に従って形成される出力タイミング信号によって外部端
子に出力する出力回路とを設けることで、読み出しデー
タを第１のラッチ回路から第２のラッチ回路へ伝達し、
あるいは外部に出力するタイミングを、外部から供給さ
れる二つの制御信゛号によって制御することができ、読
み出しデータを任意の時間保持し、また任意のタイミン
グで出力しうる半導体記憶装置を実現できるものである
。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
のデータ出力回路ＤＯＣの回路図、第２図は、第１図の
データ出力回路ＤＯＣを含むスタティック型ＲＡＭの回
路ブロック図、第３図は、第２図のスタティック型ＲＡ
Ｍの読み出し動作モードにおけるタイミング図である。 ＤＯＣ・・・データ出力回路、ＳＡ・・・センスアンプ
回路、ＤＬＬ、ＤＬ２・・・ラッチ回路、Ｑ１〜Ｑ５・
・・ＰチャンネルＭＯＳＦＥＴ、Ｑ６〜Ｑ２３・・・Ｎ
チャンネルＭＯＳＦＥＴ、Ｎｌ〜Ｎｉｌ・・・インバー
タ回路、ＮＡＧ１〜ＮＡＧ−３・・・ナントゲート回路
。 Ｍ　−Ａ　ＲＹ・・・メモリアレイ、ＡＤＢ・・・・°
ｒドレスバ５・ファ、ＸＤＣＲ・・・Ｘアドレスデコー
ダ、ＹＤＣＲ・・・ＹアトＬ・スデコーダ、ＭＣ・・・
メモリセル、ＤＩＢ・・・データ入力バッファ、ＴＣ・
・・タイミングｗ制御回路。 第１図 ＳＷ 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号によって選択されるメモリセルからの
   読み出し信号が伝達される相補共通データ線と、上記相
   補共通データ線によって伝達されるメモリセルからの読
   み出し信号を増幅する増幅回路と、上記増幅回路の出力
   信号を第１のタイミング信号によって取り込み、保持す
   る第１のラッチ回路と、上記第１のラッチ回路の出力信
   号を第２のタイミング信号によって取り込み、保持する
   第２のラッチ回路と、上記第２のラッチ回路の出力信号
   を、第３のタイミング信号に従って外部端子に出力する
   出力回路とを具備することを特徴とする半導体記憶装置
   。 ２、上記第１のタイミング信号は、上記読み出し動作に
   従属して形成され、上記第２及び第３のタイミング信号
   は、外部から供給される第１及び第２の制御信号に従っ
   てそれぞれ形成されるものであることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ３、上記増幅回路と上記第２のラッチ回路との間には、
   上記メモリセルの読み出し動作が行われる以前に上記第
   １の制御信号が供給される場合に、上記増幅回路の出力
   信号を上記第２のラッチ回路に直接入力するための信号
   経路が設けられるものであることを特徴とする特許請求
   の範囲第１項、又は第２項記載の半導体記憶装置。 ４、上記増幅回路の出力信号は相補信号であり、上記第
   １のラッチ回路は上記相補出力信号の一方を受け、上記
   信号経路は上記相補出力信号の他方を受けるものである
   ことを特徴とする特許請求の範囲第３項記載の半導体記
   憶装置。