JPH0366094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばラッチ機能
付のスタティック型ＲＡＭ　（ランダム・アクセス・メ
モリ）やＲＯＭ　（リード・オンリー・メモリ）に利用
して有効な技術に関するものである。

〔従来の技術〕

メモリサイクルの短縮化等のために、ライトサイクルの
ときアドレス信号及び書き込みデータをライトクロック
の前縁エンジでラッチするというラッチ機能付メモリが
ある。このようなメモリに関しては、例えは特開昭６０
−２５３０８５号公報、特開昭６０−２５３０８６号公
報がある。

〔発明が解決しようとする課題〕

上記の従来技術では、メモリ素子側の設計のしやすさと
いう観点からラッチ機能を設けているが、ユーザーのタ
イミング的な使い易さという点には配慮がなされておら
ず、メモリ素子が高速になってもユーザーにおいて素子
の高速性を生かし切って使えないという問題がある。

この発明の目的は、タイミング的に使い勝手のよい半導
体記憶装置を提供することにある。

この発明の他の目的は、メモリ素子の高速性を生かして
使うことが可能な半導体記憶装置を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、クロックパルスの前縁エツジにより、クロッ
クパルス以外の入力信号を取り込んで内部回路に保持す
る機能を持たせる。

〔作　用〕

上記した手段によれば、クロソク以外の入力信号をその
前縁エツジに取り込むことにより、以降取り込んだ信号
に従い内部回路の動作が行われ、外部入力とは遮断され
、外部の影響を受けないからタイミング的な使い勝手を
容易にできる。

〔実施例〕

第１図には、この発明に係るスタティック型ＲＡＭの一
実施例のブロック図が示されている。同図の各回路ブロ
ックは、公知の半導体集積回路の製造技術により、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

同図において、二重枠により示した回路ブロックは、後
述するようにクロックパルスＣＫの前縁エツジで入力信
号をラッチして保持する機能を持つものである。すなわ
ち、複数ビットからなるアドレス信号Ａｉは、上記のよ
うなラッチ機能を持つアドレスバッファＡＤＢに入力さ
れる。このアドレスバソファＡＤＢに取り込まれたアド
レス信号は、デコーダ回路ＤＣＲに供給され、ここでメ
モリアレイＭ−ＡＲＹの選択信号が形成される。

メモリアレイＭ−ＡＲＹは、ワード線と相補データ線と
、その交点に設けられスタティック型メモリセルから構
成される。また、同図においては、メモリアレイＭ−Ａ
ＲＹにデータ線を選択するカラムスイッチ回路を含まれ
るものと理解されたい。

デコーダ回路ＤＣＲは、ワード線選択信号とデータ線選
択信号とをそれぞれ形成する２つのデコード部から構成
され、ワード線選択信号はデコーダ回路に含まれるワー
ドドライバを介してワード線に伝えられ、データ線選択
信号はカラムスイッチ回路に伝えられる。

リード／ライト動作を指示する制御信号Ｒ／Ｗ及び書き
込みデータＤｉも上記同様なラッチ機能を持つ入力制御
バッフ７ＲＷＢ及び入力データバフファＤＩに入力され
る。

入力データバッファＤＩの出力信号は、メモリアレイＭ
−ＡＲＹの入出力端子（共通データ線）に伝えられる。

メモリアレイＭ−ＡＲＹの入出力端子は、データ出力回
路Ｄｏの入力端子にも接続される。データ出力回路ＤＯ
の出力端子は、出力端子Ｄｏに接続される。

クロックパルスＣＫは、クロソク用バッファＣＢを介し
て、上記ラッチ機能を持つ各入力回路ＡＤＢＳＲＷＢ及
びＤＩに内部クロックパルスを伝える。このクロックパ
ルスＧＫがハイレベルの間、スタティック型ＲＡＭがア
クティブとなり、上記制御信号Ｒ／Ｗに従って読み出し
動作又は書き込み動作が行われる。そして、クロックパ
ルスＣＫがロウレベルの期間、ＲＡＭはプリチャージ期
間とされる。

この実施例では、上記クロックパルスＧＫの前縁（立ち
上がりエツジ）に同期して、上記各ラッチ機能を持つア
ドレスバッファＡｐＢ、制御１バソファＲＷＢ及びデー
タ入力バッファＤＩは、それぞれの入力信号を取り込む
。ただし、データ入力バンファＤＩに取り込まれたデー
タは、制御信号Ｒ／Ｗがロウレベルにされたライトモー
ドのとき有効となり書き込みデータとされ、リードモー
ドのときには無効にされる。このため、制御バッファＲ
ＷＢの出力信号は、データ入力バッファＤＩに伝えら、
上記取り込んだデータの有効／無効が指示される。上記
制御バンファＲＷＢの出力信号は、上記クロック用バッ
ファＣＢに伝えられ、デ−タ出力回路ＤＯやデータ入力
バンファＤＩに入力されるリードクロックやライトクロ
ックが上記クロックパルスＧＫに同期して発生される。

第２図には、上記スタティック型ＲＡＭの人力信号の取
り込み動作の一例を説明するためのタイミング図が示さ
れている。

上記ラッチ機能を持つ入力回路（ＡＤＢ、ＲＷＢ及びＤ
Ｉ）は、クロックパルスＧＫの前縁エツジ、すなわちロ
ウレベル（プリチャージ期間）からハイレベル（アクテ
ィブ）に立ち上がるタイミングにより、アドレス信号Ａ
ｉ、書き込みデータＤｉ及び制御信号Ｒ／Ｗの取り込み
を行う。この場合、上記各入力信号（Ａｔ、、Ｄｉ及び
Ｒ／Ｗ）は、クロックパルスＧＫの前縁エツジに対して
セットアツプタイムＴＳ、ホールドタイムＴＨを確保す
るだけでよい。すなわち、このようなセットアツプタイ
ムＴＳと、ホールドタイムＴＨ以外の期間（同図に斜線
を付した期間）においては上記各入力信号が変化しても
、ＲＡＭはクロックパルスＣＫがハイレベルのアクティ
ブの期間では上記タイミングで取り込んだ各入力信号ａ
ｉ、ｄｉ及びｒ／ｗに従って内部動作が進行するものと
なる。

これにより、アドレススキューやノイズ等により入力信
号が変化してもそれをＲＡＭは、それに影響されること
なくメモリ動作を確実に行うものとなる。

上記のセットアツプタイムＴＳやホールドタイムＴＨは
、サイクルタイムＴＣに比べて非常に小さな時間にでき
るので、ＲＡＭのユーザーにあってはタイミング設計が
やりやすくなり、使い勝手のよいメモリとすることがで
きる。

すなわち、上記のようなラッチ機能を備えない従来のス
タティック型ＲＡＭでは、入力信号のセットアツプタイ
ムをクロックパルスの前縁エツジで規定し、ホールドタ
イムをクロックパルスの後縁エツジで規定するから、メ
モリサイクルタイムが短くなる高速ＳＲＡＭでは、上記
クロックパルスの前縁エツジで規定されるセントアップ
タイムとクロックパルスの後縁エツジで規定されるホー
ルドタイムの確保に苦労するものとなる。

また、前記公報のラッチ機能付きＲＡＭは、書き込み動
作の高速化のためにアドレスラッチ回路を働かせるもの
であり、読み出し動作のときにはアドレスラッチ機能は
作動しない、このように、アドレスラッチ機能を持つ点
において一見類似するが、その目的、構成及び作用が本
願発明のそれと本質的に異なるものである。

第３図には、この発明に係るＲＯＭの一実施例のブロッ
ク図が示されている。同図の各回路ブロックは、公知の
半導体集積回路の製造技術により、特に制限されないが
、単結晶シリコンのような１個の半導体基板上において
形成される。

メモリアレイＭ−ＡＲＹは、特に制限されないが、プロ
セス的に記憶情報が書き込まれるマスクＲＯＭにより構
成される。特に制限されないが、ワード線の選択動作に
対して、データ線と接地電位点との間に電流バスを形成
するＭＯＳＦＥＴを実質的に形成するか、形成しないか
により記憶情報の書き込みが行われる。

このようなＲＯＭにあっては、読み出し機能しか持たな
いから、前記ＲＡＭにおけるような制御信号Ｒ／Ｗやデ
ータ入カバソファＤＩが不用となる。それ故、クロフク
パルスＣＫの前縁エツジにより、入力信号を取り込むの
はアドレスバフファＡＤＢのみとなる。この構成におい
ても、クロックパルスＧＫに同期して、ＲＯＭの読み出
しを開始するとき、その前縁エツジでアドレス信号を取
り込み、クロフクパルスＣＫがハイレベルにされるアク
ティブ期間においては、上記取り込んだアドレス信号に
従ってメモリセルの読み出し動作が行われ、前記第１図
のＲＡＭと同様にアドレス信号Ａｉのセットアツプタイ
ムＴＳやホールドタイムＴＨがサイクルタイムＴＣに比
べて非常に小さな時間にでき、ＲＯＭのユーザーにあっ
てはタイミング設計がやりやすくなり、使い勝手のよい
メモリとすることができる。

第４図には、この発明に係るスタティック型ＲＡＭの他
の一実施例のブロック図が示されている。

この実施例ＲＡＭは、基本的には前記第１図のＲＡＭと
同様であり、クロック用バフファＣＢに代えてクロック
発生回路ＣＫＧを用いている。このクロック発生回路Ｃ
ＫＧは、クロックパルスＧＫのハイレベル／ロウレベル
に従って内部クロックパルスを形成するクロック用バッ
ファＣＢと異なり、上記クロックパルスＧＫを受けて独
自のパルス幅を持つ内部クロツクパルスを形成する。す
なわち、内部回路をアクティブにする期間が上記クロソ
クパルスＣＫにより一義的に規定されるのではなく、Ｒ
ＡＭの動作速度に応じた期間だけ内部回路をアクティブ
にするものである。

第５図には、その動作の一例を説明するためのタイミン
グ図が示されている。

クロック発生回路ＣＫＧは、クロソクバルスＣＫがロウ
レベルからハイレベルに変化すると、それに応じて内部
クロックパルスＣＫ’　をハイレベルのアクティブにす
る。この内部クロックパルスＣＫ’　のハイレベルの期
間、言い換えるならば、ＲＡＭのアクティブ期間は、ク
ロソクパルス発生回路ＣＫＧにより決められた一定のパ
ルス幅のパルスとされる。このような構成を採ることに
より、ＲＡＭのメモリ動作が完了した時点で内部クロソ
クパルスＣＫ”をロウレベルにして、クロソクパルスＧ
Ｋがハイレベルのアクティブになっているにも係わらず
ＲＡＭの内部回路を非選択状態（プリチャージ期間）に
するものである、このようにすることによって、ワード
線の選択動作やセンスアンプやメインアンプでの直流電
流パスが形成されなくなるから低消費電力化を図ること
ができるものである。

上記のクロック発生回路ＣＫＧは、前記第３図に示した
ようなＲＯＭにも同様に適用することができるものであ
る。

第６図には、上記のスタティック型ＲＡＭやＲＯＭに用
いられるラッチ機能を持つ入力回路の一実施例の回路図
が示されている。

同図には、クロック用バンフｙＣＢと、アドレス信号Ａ
Ｏ〜Ａ２に対応したアドレスバッファが代表として例示
的に示されている。

クロックパルスＧＫは、入カバソファとしてのインバー
タ回路Ｎ１に入力される。このインバータ回路Ｎ１の出
力信号は、アドレスバッファを構成するＮチャンネル型
の伝送ゲートＭＯＳＦＥＴＣｌないしＱ３のゲートに伝
えられる。上記インバータ回路Ｎ１の出力信号は、イン
バータ回路Ｎ２を通して内部クロックパルスｃｋとされ
る。

アドレス（Ｋ号ＡＯに対応したアドレスバッファは、ア
ドレス信号ＡＯを受けるインバータ回路Ｎ３と、このイ
ンバータ回路Ｎ３の出力信号を伝える伝送ゲートＭＯＳ
ＦＥＴＱ１及び伝送ゲートＭＯＳＦＥＴＣｌを通した入
力信号を取り込むインバータ回路Ｎ４とＮ５からなるラ
ッチ回路から構成される。ラッチ回路を構成するインバ
ータ回路Ｎ４は、インバータ回路Ｎ５に比べてコンダク
タンスの大きなＭＯＳ　Ｆ　ＥＴから構成される。これ
により、ラッチ回路は、ＭＯＳＦＥＴＣｌを通したイン
バータ回路Ｎ３の出力信号のハイレベル／ロウレベルに
応じて保持レベルが変化するようにされる。

他のアドレス信号Ａｌ、Ａ２においても、上記同様な入
カバソファとしてのインバータ回路Ｎ６゜Ｎ７及び伝送
ゲートＭＯＳＦＥＴＱ２．Ｑ３並びにラッチ回路から構
成・される。

この構成においては、クロックパルスＧＫがロウレベル
のプリチャージ期間において、インバータ回路Ｎ１の出
力信号がハイレベルになり、ＭＯ３Ｆ　ＥＴＱ　１ない
しＱ３がオン状態になついる。

それ故、入力インバータ回路Ｎ３、Ｎ６及びＮ７を通し
たアドレス信号ＡＯ〜Ａ２は、伝送ＭＯＳＦＥＴＣｌな
いしＱ３を介してラッチ回路に人力されている。クロッ
クパルスＧＫがロウレベルからハイレベルに変化すると
、それに同期してＭＯＳＦＥＴＣｌないしＱ３がオフ状
態になる。それ故、ＭＯＳＦＥＴＣｌないしＱ３がオフ
状態になる直前のアドレス信゛号Ａ　Ｏ−Ａ　２をラッ
チ回路が保持するものとなる。

なお、他のアドレス信号に対応したアドレスバッファ、
制御信号Ｒ／Ｗや書き込みデータＤｉに対応した入力バ
ッファも上記同様な回路により構成される。

第７図には、上記のようなラッチ機能を持つ入力回路の
他の一実施例の回路図が示されている。

この実施例では、回路素子数低減のためにダイナミック
型ラッチ回路が利用される。すなわち、同図には、クロ
ック用バソファＣＢと、アドレス信号ＡＯ〜Ａ２に対応
したアドレスバッファが代表として例示的に示されてい
る。上記アドレス信号ＡＯとＡ１に対応した回路は、同
図に括弧で示すように書き込みデータＤｉと制御信号Ｒ
／Ｗに対応した入力回路にすることもできる。

この実施例では、ラッチ回路がインバータ回路Ｎ４等の
入力容量に蓄えられた蓄積電荷を利用するものである。

すなわち、クロソクパルスＧＫがロウレベルの期間にお
いて、ＭＯＳ　Ｆ　ＥＴＱ　１がオン状態にされている
から、インバータ回路Ｎ４の入力容量にはアドレス信号
ＡＯ（データ入力信号Ｄｉ）を受けるインバータ回路Ｎ
３のハイレベル／ロウレベルの信号によりチャージアッ
プ又はディスチャージされている。そして、クロックパ
ルスＧＫがハイレベルに変化すると、ＭＯＳＦＥＴＱＩ
がオフ状態になり、入力容量にはその直前の信号レベル
が保持される。インバータ回路Ｎ４はその入力容量の保
持信号に対応した出力信号を形成するものとなる。

他のアドレス信号ＡＩ、Ａ２や制御信号Ｒ／Ｗについて
も上記同様な構成にされる。

第８図には、上記のようなラッチ機能を持つ入力回路の
更に他の一実施例の回路図が示されている。前記第７図
の回路では、インバータ回路Ｎ４等の入力容量に蓄積さ
れた電荷が、リーク電流により時間の経過とともに減少
し、インバータ回路Ｎ４のロジックスレッショルド以下
になると出力信号がロウレベルからハイレベルに反転し
てしまうという誤動作を生じる。

そこで、この実施例では、入力容量のリーク電流を補う
ようなＭＯＳＦＥＴＱ４が設けられる。

このＭＯＳ　Ｆ　ＥＴＱ　４は、特に制限されないが、
ＰチャンネルＭＯＳ　Ｆ　ＥＴからなり、そのゲートに
はインバータ回路Ｎ４の出力信号が供給される。

この構成では、入力容量にハイレベルが蓄積され状態で
は、インバータ回路Ｎ４の出力信号がロウレベルになり
、ＭＯＳＦＥＴＱ４をオン状態にする。これにより、入
力容量にはＭＯＳＦＥＴＱ４を通してチャージアンプ電
流が流れるから、上記リーク電流があってもハイレベル
の維持するものとなる。なお、ＭＯＳＦＥＴＱ４は、そ
のコンダクタンスが上記リーク電流を補うに必要な極小
さく設定される。これにより、インバータ回路Ｎ３とＭ
ＯＳＦＥＴＱＩを通して入力容量をハイレベルからロウ
レベルに書き換えることができるものとなる。なお、入
力容量にロウレベルが蓄積された状態では、インバータ
回路Ｎ４の出力信号がハイレベルになってＭＯＳＦＥＴ
Ｑ４はオフ状態になるものである。他のアドレス信号Ａ
Ｉ、Ａ２や書き込みデータＤｉに対応したラッチ回路も
上記同様な構成とされる。

この構成では、素子数を少なくできるとともに安定した
入力信号の保持動作を行なわせることができるものであ
る。

第９図には、この発明に係るスタティック型ＲＡＭが内
蔵される大規模半導体集積回路装置の一実施例のブロッ
ク図が示されている。

大規模半導体集積回路装置ＬＳＩは、その周辺部にポン
ディングパッドＰが配置され、それに対応して入出力回
路１０Ｂが設けられる。内部回路として、前記実施例に
示したようなラッチ機能を持つスタティック型ＲＡＭが
内蔵される。このようなＲＡＭの間には、図示しないが
、所定の論理回路が設けられる。論理回路は、特に制限
されないが、予め用意されいてる特定機能を持つマクロ
セルの中からその用途、目的に応じたマクロセルが選ば
れて上記ＲＡＭとともに１つの情報処理システムを構成
する。前記実施例のようなスタティック型ＲＡＭもマク
ロセルの一種とされる。すなわち、複数のＲＡＭは、特
に制限されないが、その用途に応じて記憶容量や、デー
タビット数が異なるようにされる。

この実施例の大規模半導体集積回路装置ＬＳＩにおいて
は、内蔵されるＲＡＭは前記のようなラッチ機能により
入力信号を取り込むものである。

したがって、このようなオンチップＲＡＭを取り巻くイ
ンターフェイスのタイミング条件が、前記説明したよう
に緩和されるからタイミング設計をし易くなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）クロックパルスの前縁エツジにより、クロックパ
ルス以外の入力信号を取り込んで内部回路に保持するラ
ッチ機能を持たせる。この構成においては、各入力信号
がクロックパルスの前縁エツジに対してセットアツプタ
イム、ホールドタイムを確保するだけでよく、これ以外
の期間において上記各入力信号が変化しても、取り込ん
だ各入力信号に従って内部動作が行われる。上記のセッ
トアツプタイムやホールドタイムは、メモリのサイクル
タイムに比べて非常に小さな時間にできるので、ユーザ
ーにあってはタイミング設計がやりやすくなり、使い勝
手のよいメモリとすることができるという効果が得られ
る。

（２）素子の高速化に対しても、そのメモリサイクルに
比べて上記セットアツプタイムやホールドタイムを小さ
くできるから、その高速性を生かしてメモリアクセスを
行うことができるという効果が得られる。

（３）上記クロックパルスの前縁を基準にして、クロッ
クパルスに無関係に内部回路で形成した一定の時間幅を
持つ活性化信号により内部回路を活性化することにより
、クロックパルスがアクティブであっても、メモリ動作
が完了した時点で内部回路を非動作状態にできるから、
低消費電力化を図ることができるという効果が得られる
。

（４）クロックパルスの前縁エツジで入力信号を保持す
る回路として、クロックパルスを受けて上記入力信号を
伝達する伝送ゲー）ＭＯＳＦＥＴと、この伝送ゲートＭ
ＯＳＦＥＴを通した信号を保持するラッチ回路とを用い
ることにより、簡単な構成により入力回路にラッチ機能
を付加することかできるという効果が得られる。

（５）半導体集積回路装置に内蔵されるＲＡＭやＲＯＭ
といんたメモリ回路として、クロックパルスの前縁エツ
ジで入力信号をラッチするというラッチ機能を持たせる
ことにより、オンチップメモリを取り巻くインターフェ
イスのタイミング条件が、前記説明したように緩和され
るからタイミング設計をし易くなるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、入力信号を取り
込むラッチ回路としては、前記実施例の他、ラッチ回路
の帰還用インバータ回路の出力を、入力を取り込む伝送
ゲートＭＯＳＦＥＴと相補的に動作するＭＯＳ　Ｆ　Ｅ
Ｔを介して伝えるようにするもの、あるいは入カバソフ
ァとラッチ回路を構成する帰還用インバータ回路をクロ
ックドインバータ回路として、それをクロックパルスに
より相補的に動作状態にするもの等種々の実施形態を採
ることができる。クロックパルスＧＫは、チップイネー
ブル信号ＣＥ等のように呼ばれるものであってもよい、
すなわち、前記クロックパルスＣＫと同様にメモリ回路
に対してアクティブ期間とプリチャージ期間とを指示す
るものであればよい。・、スタティック型ＲＡＭを構成
するメモリセルとしては、その入力と出力とが交差接続
されてラッチ形態にされた一対のＣＭＯＳインバータ回
路を記憶回路とする完全ＣＭＯＳスタティック型メモリ
セルの他、上記ラッチ形態にされたＣＭＯＳインバータ
回路を構成するＰチャンネルＭＯＳＦＥＴに代えて、高
抵抗ポリシリコンを用いるものであってもよい、また、
スタティック型ＲＡＭは、一方の入出力端子のみから書
き込み／読み出しを行うシングルエンド構成のものであ
ってもよい。このようなシングルエンド構成の場合には
、データ線は１本から構成される。

この発明は、クロックパルスに同期して内部回路の活性
化が行われるＲＡＭ又はＲＯＭに広く利用でき、前記の
ように各種半導体集積回路装置に内蔵されるものであて
っもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、クロックパルスの前縁エツジにより、クロ
ックパルス以外の入力信号を取り込んで内部回路に保持
するラッチ機能を持たせる。この構成においては、各入
力信号がクロックパルスの前縁エツジに対してセットア
ツプタイム、ホールドタイムを確保するだけでよく、こ
れ以外の期間において上記各入力信号が変化しても、取
り込んだ各入力信号に従って内部動作が行われる。上記
のセットアンプタイムやホールドタイムは、メモリのサ
イクルタイムに比べて非常に小さな時間にできるので、
ユーザーにあってはタイミング設計がやりやすくなり、
使い勝手のよいメモリとすることができる。

【図面の簡単な説明】

第１図は、この発明に係るスタティック型ＲＡＭの一実
施例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、この発明に係るＲＯＭの一実施例を示すブロ
ック図、 第４図は、この発明に係るスタティック型ＲＡＭの他の
一実施例を示すブロック図、 第５図は、その動作の一例を説明するための５４１７７
図、 第６図は、上記スタティック型ＲＡＭやＲＯＭに用いら
れるラッチ機能を持つ入力回路の一実施例を示す回路図
、 第７図は、上記スタティック型ＲＡＭやＲＯＭに用いら
れるラッチ機能を持つ入力回路の他の一実施例を示す回
路図、 第８図は、上記スタティック型ＲＡＭやＲＯＭに用いら
れるラッチ機能を持つ入力回路の更に他の一実施例を示
す回路図、 第９図は、この発明に係るメモリ回路が内蔵される大規
模半導体集積回路装置の一実施例を示すブロック図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ＣＢ・・クロソク用バッ
ファ、ＲＷＥ・・入力制御用バッファ、ＡＤＢ・・アド
レスバッファ、ＤＣＲ・・デコーダ回路、ＤＩ・・デー
タ入カバン データ出力回路、ＣＫＧ・・クロ Ｎ１〜Ｎ７・・インバータ回路、 伝送ゲートＭＯＳＦＥＴ、ＬＳ　Ｉ 体集積回路装置、Ｐ・・ポンデイ ＯＢ・・入出力回路 ファ、Ｄｏ・・ ツタ発生回路、 Ｑｌ〜Ｑ３・・ ・・大規模半導 ングパフド、Ｉ Ｍｌ　　図

Claims (1)

1. 【特許請求の範囲】 １、クロックパルスの前縁エッジにより、クロックパル
   ス以外の入力信号を取り込んで内部回路に保持する機能
   を持つことを特徴とする半導体記憶装置。 ２、上記クロックパルスの前縁を基準にして、クロック
   パルスに無関係に内部回路で形成した一定の時間幅を持
   つ活性化信号により内部回路を活性化することを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。 ３、上記入力信号を取り込んで保持する回路は、クロッ
   クパルスを受けて上記入力信号を伝達する伝送ゲートＭ
   ＯＳＦＥＴと、この伝送ゲートＭＯＳＦＥＴを通した信
   号を保持するラッチ回路から構成されるものであること
   を特徴とする特許請求の範囲第１又は第２項記載の半導
   体記憶装置。