JPH03296996A - メモリ装置 - Google Patents
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- JPH03296996A JPH03296996A JP2097916A JP9791690A JPH03296996A JP H03296996 A JPH03296996 A JP H03296996A JP 2097916 A JP2097916 A JP 2097916A JP 9791690 A JP9791690 A JP 9791690A JP H03296996 A JPH03296996 A JP H03296996A
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- 230000000295 complement effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メモリ装置に関し、特に、相補型金属酸化膜
半導体で構成される、マイクロコンピュータなどの情報
処理装置に内蔵されるリードオンリーメモリ（以下、Ｒ
ＯＭと記す）に関する。
半導体で構成される、マイクロコンピュータなどの情報
処理装置に内蔵されるリードオンリーメモリ（以下、Ｒ
ＯＭと記す）に関する。
［従来の技術］
メモリ装置の記憶データを高速に読み出したい場合、例
えば、実行すべきプログラムを記憶するＲＯＭを内蔵し
たマイクロコンピュータ等において、高速動作が要求さ
れ、記憶データの読み出しも高速で行う必要がある場合
等においては、メモリセルの記憶データを検出して出力
する回路として電流センス型アンプを使用するのが一般
的である。
えば、実行すべきプログラムを記憶するＲＯＭを内蔵し
たマイクロコンピュータ等において、高速動作が要求さ
れ、記憶データの読み出しも高速で行う必要がある場合
等においては、メモリセルの記憶データを検出して出力
する回路として電流センス型アンプを使用するのが一般
的である。
第５図はメモリセルの一部と電流センス型アンプの従来
例を示す回路図である。同図において、ＡＩ、Ａ２はア
ドレス線、Ｄｌはデータ線、Ｑ１０１、Ｑ１０２はｎチ
ャネルＭＯ８）ランジスタ（以下、ｎＭＯ３と記す）に
よって構成されたメモリセル、１ａはｎＭＯ８Ｑ１、Ｑ
２、ｐチャネルＭＯ８）ランジスタ（以下、ｐＭＯ８と
記す）Ｑｌｌ、Ｑ１２およびインバータ１１、Ｉ７で構
成された電流センス型アンプ、２ａはｎ Ｍ ＯＳ Ｑ
３〜Ｑ５、ｐＭＯ８Ｑ１３、Ｑ１４およびインバータＩ
８で構成された、電流センス型アンプ１ａにリファレン
ス電圧を供給するリファレンス電圧発生回路である。
例を示す回路図である。同図において、ＡＩ、Ａ２はア
ドレス線、Ｄｌはデータ線、Ｑ１０１、Ｑ１０２はｎチ
ャネルＭＯ８）ランジスタ（以下、ｎＭＯ３と記す）に
よって構成されたメモリセル、１ａはｎＭＯ８Ｑ１、Ｑ
２、ｐチャネルＭＯ８）ランジスタ（以下、ｐＭＯ８と
記す）Ｑｌｌ、Ｑ１２およびインバータ１１、Ｉ７で構
成された電流センス型アンプ、２ａはｎ Ｍ ＯＳ Ｑ
３〜Ｑ５、ｐＭＯ８Ｑ１３、Ｑ１４およびインバータＩ
８で構成された、電流センス型アンプ１ａにリファレン
ス電圧を供給するリファレンス電圧発生回路である。
次に、第５図に示す従来例回路の動作について説明する
。いま、アドレス線Ａ１がハイレベル（電源電圧ＶＤＤ
レベル）になされ、アドレス線Ａ２がローレベル（ＧＮ
Ｄレベル）になされたとすると、アドレス線Ａ１をゲー
ト入力とするメモリセルＱ１０１はオン、アドレス線Ａ
２をゲート入力とするメモリセル１０２はオフとなる。
。いま、アドレス線Ａ１がハイレベル（電源電圧ＶＤＤ
レベル）になされ、アドレス線Ａ２がローレベル（ＧＮ
Ｄレベル）になされたとすると、アドレス線Ａ１をゲー
ト入力とするメモリセルＱ１０１はオン、アドレス線Ａ
２をゲート入力とするメモリセル１０２はオフとなる。
しかし、メモリセルＱ１０１はデータ線Ｄ１に接続され
ていないので、結局、節点Ｎ１からデータ線Ｄ１方向を
みたインピーダンスは無限大となる。このときｐＭＯ８
Ｑ１１はオンするが、このトランジスタの電流経路が形
成されないので、節点Ｎ１の電圧は、ＶＤＤ−Ｖ↑ｐ（
Ｖ丁Ｆは９ＭＯ３のスレ・ソシュホールド電圧であり、
約０．８Ｖ）となる０節点Ｎ１はｐＭＯ８Ｑ１２のゲー
トに接続されているのでｐＭＯ５Ｑ１２はほとんどオフ
しており、このときｎＭＯ８Ｑ２のゲートには、リファ
レンス電圧発生回路２ａより、後述するように、このト
ランジスタがオンするだけの電圧が供給されているので
、節点Ｎ２はローレベルとなる。したがって、インバー
タ回路１１の出力端子から記憶データとしてハイレベル
を得ることができる。
ていないので、結局、節点Ｎ１からデータ線Ｄ１方向を
みたインピーダンスは無限大となる。このときｐＭＯ８
Ｑ１１はオンするが、このトランジスタの電流経路が形
成されないので、節点Ｎ１の電圧は、ＶＤＤ−Ｖ↑ｐ（
Ｖ丁Ｆは９ＭＯ３のスレ・ソシュホールド電圧であり、
約０．８Ｖ）となる０節点Ｎ１はｐＭＯ８Ｑ１２のゲー
トに接続されているのでｐＭＯ５Ｑ１２はほとんどオフ
しており、このときｎＭＯ８Ｑ２のゲートには、リファ
レンス電圧発生回路２ａより、後述するように、このト
ランジスタがオンするだけの電圧が供給されているので
、節点Ｎ２はローレベルとなる。したがって、インバー
タ回路１１の出力端子から記憶データとしてハイレベル
を得ることができる。
次に、アドレス線Ａ２がハイレベル、アドレス線Ａ１が
ローレベルの場合には、メモリセルＱ１０２がオンする
ので、ＶＤＤ電源からｐＭＯ３Ｑ１１、ｎ Ｍ ＯＳ
Ｑ １ 、データ線Ｄ１、メモリセルＱ１０２を介して
接地点へ定常電流が流れることになる。したがって、節
点Ｎ１の電位は、メモリセルＱ１０２、ｎＭＯ８Ｑ１お
よびｐＭＯ８Ｑ１１のオン抵抗で決定される、ＶＤＤ−
ｖＴＰよりＧＮＤに近い電位となる。この電位によりｐ
ＭＯｓＱ１２は十分にオンするので、節点Ｎ２はＶＤＤ
に近い電位となり、インバータ回路１１の出力端子から
は記憶データとしてローレベルを得ることができる。
ローレベルの場合には、メモリセルＱ１０２がオンする
ので、ＶＤＤ電源からｐＭＯ３Ｑ１１、ｎ Ｍ ＯＳ
Ｑ １ 、データ線Ｄ１、メモリセルＱ１０２を介して
接地点へ定常電流が流れることになる。したがって、節
点Ｎ１の電位は、メモリセルＱ１０２、ｎＭＯ８Ｑ１お
よびｐＭＯ８Ｑ１１のオン抵抗で決定される、ＶＤＤ−
ｖＴＰよりＧＮＤに近い電位となる。この電位によりｐ
ＭＯｓＱ１２は十分にオンするので、節点Ｎ２はＶＤＤ
に近い電位となり、インバータ回路１１の出力端子から
は記憶データとしてローレベルを得ることができる。
リファレンス電圧発生回路２ａからは、ｎＭ。
ＳＱ５とｐＭＯ３Ｑ１４とのオン抵抗の比で決まるリフ
ァレンス電圧が出力される。また、ｐＭ。
ァレンス電圧が出力される。また、ｐＭ。
５Ｑ１４のゲートには、ｎＭＯｓＱ３、Ｑ４およびｐＭ
Ｏ３Ｑ１３のオン抵抗で決定される電圧が印加され、リ
ファレンス電圧はｎＭＯ５Ｑ２をオンにし、かつ、節点
Ｎ１の電圧に応じて、節点Ｎ２にロー、ハイレベルがあ
られれるようにコントロールされている。
Ｏ３Ｑ１３のオン抵抗で決定される電圧が印加され、リ
ファレンス電圧はｎＭＯ５Ｑ２をオンにし、かつ、節点
Ｎ１の電圧に応じて、節点Ｎ２にロー、ハイレベルがあ
られれるようにコントロールされている。
以上説明したように、電流センス型アンプは、データ線
Ｄ１にｎＭＯ８（メモリセル）が接続されてるか否かを
、電流が流れるか否かにより検出し、論理値として記憶
データを読み出すものであるので、いずれかのアドレス
線がアクティブになれば、所定メモリセルの記憶データ
をすぐに読み出すことができ、高速読み出しが可能であ
る。
Ｄ１にｎＭＯ８（メモリセル）が接続されてるか否かを
、電流が流れるか否かにより検出し、論理値として記憶
データを読み出すものであるので、いずれかのアドレス
線がアクティブになれば、所定メモリセルの記憶データ
をすぐに読み出すことができ、高速読み出しが可能であ
る。
［発明が解決しようとする課題］
上述したメモリセル装置では、リファレンス電圧発生回
路２ａにおいて、ｎＭＯ３Ｑ３、Ｑ４、ｐＭＯ３Ｑ１３
を介して定常電流が流れており、またｎＭＯ３Ｑ５およ
びｐＭＯ３Ｑ１４の回路にも定常電流が流れている。ま
た、電流センス型アンプ１ａでは、ｎＭＯｓＱｌ、ｐＭ
Ｏ３Ｑ１１からなる電流経路と、ｎＭＯ８Ｑ２、ｐＭＯ
３Ｑ１２からなる電流経路に定常電流が流れている。
路２ａにおいて、ｎＭＯ３Ｑ３、Ｑ４、ｐＭＯ３Ｑ１３
を介して定常電流が流れており、またｎＭＯ３Ｑ５およ
びｐＭＯ３Ｑ１４の回路にも定常電流が流れている。ま
た、電流センス型アンプ１ａでは、ｎＭＯｓＱｌ、ｐＭ
Ｏ３Ｑ１１からなる電流経路と、ｎＭＯ８Ｑ２、ｐＭＯ
３Ｑ１２からなる電流経路に定常電流が流れている。
マイクロコンピュータにおいては、ＲＯＭは通常８ビッ
ト単位にデータが記憶されており、読み出しも８ビット
単位であるため、電流センス型アンプも８個必要である
。そして、電流センス型アンプ１個当たり流れる定常電
流は、ＶＤＤ＝５■時において約２００μＡ程度である
。そのため、電流センス型アンプ全体では、メモリセル
の記憶データにも依存するが平均して１ｍＡ程度の電流
が定常的に流れる。この電流は、マイクロコンピュータ
の処理動作周波数に関係なく定常的に流れる電流である
ので、例えば高速処理動作が不要で、低消費電力が要求
される応用（電源遮断時におけるバッテリーバックアッ
プの応用や、バッテリーを電源とした応用など）の場合
には、消費電力が大きくなりすぎてしまう、したがって
、従来のメモリ装置では、これを内蔵したマイクロコン
ピュータが汎用性の乏しいものになるという欠点があっ
た。
ト単位にデータが記憶されており、読み出しも８ビット
単位であるため、電流センス型アンプも８個必要である
。そして、電流センス型アンプ１個当たり流れる定常電
流は、ＶＤＤ＝５■時において約２００μＡ程度である
。そのため、電流センス型アンプ全体では、メモリセル
の記憶データにも依存するが平均して１ｍＡ程度の電流
が定常的に流れる。この電流は、マイクロコンピュータ
の処理動作周波数に関係なく定常的に流れる電流である
ので、例えば高速処理動作が不要で、低消費電力が要求
される応用（電源遮断時におけるバッテリーバックアッ
プの応用や、バッテリーを電源とした応用など）の場合
には、消費電力が大きくなりすぎてしまう、したがって
、従来のメモリ装置では、これを内蔵したマイクロコン
ピュータが汎用性の乏しいものになるという欠点があっ
た。
［課題を解決するための手段］
本発明のメモリ装置は、所定タイミングによりアドレス
指定されるメモリセルと、メモリセルに電流が流れるか
否かを検出してメモリセルの記憶データを読み出す電流
センス型アンプと、メモリセルがアドレス指定されるタ
イミングにより活性化され、記憶データの読み出しが完
了した後に非活性化される制御信号を発生する回路と、
制御信号により電流センス型アンプに流れる定常電流経
路を遮断する回路と、を有している。
指定されるメモリセルと、メモリセルに電流が流れるか
否かを検出してメモリセルの記憶データを読み出す電流
センス型アンプと、メモリセルがアドレス指定されるタ
イミングにより活性化され、記憶データの読み出しが完
了した後に非活性化される制御信号を発生する回路と、
制御信号により電流センス型アンプに流れる定常電流経
路を遮断する回路と、を有している。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の第１の実施例を示す回路図である０
本実施例は、データ線をＤ１〜Ｄ８の８本備える場合の
例であるが、第１図では、電流センス型アンプに関して
はデータ線Ｄ１に接続されたものについてのみ詳細に記
載されている。同図において、第５図の従来例の部分と
同等の部分には同一の参照番号が付されている。
本実施例は、データ線をＤ１〜Ｄ８の８本備える場合の
例であるが、第１図では、電流センス型アンプに関して
はデータ線Ｄ１に接続されたものについてのみ詳細に記
載されている。同図において、第５図の従来例の部分と
同等の部分には同一の参照番号が付されている。
第１図に示すように、メモリセルのアドレスが変化した
タイミングを示すタイミング信号φ、はＲ−Ｓフリップ
フロップＦＦ１のセット端子に入力され、Ｒ−Ｓフリッ
プフロップＦＦＩの出力端子は２人カアンド回路ＡＤＩ
の１つの入力端子とデイレイ回路ＤＬの入力端子に接続
されている。
タイミングを示すタイミング信号φ、はＲ−Ｓフリップ
フロップＦＦ１のセット端子に入力され、Ｒ−Ｓフリッ
プフロップＦＦＩの出力端子は２人カアンド回路ＡＤＩ
の１つの入力端子とデイレイ回路ＤＬの入力端子に接続
されている。
このデイレイ回路のデイレイ時間は、アドレスが変化し
てから電流センス型アンプがデータの読み出しを完了す
るまでの時間にマージンを加えた値に設定されている。
てから電流センス型アンプがデータの読み出しを完了す
るまでの時間にマージンを加えた値に設定されている。
デイレイ回路ＤＬの出力は反転されてアンド回路ＡＤＩ
の他の入力端子に入力されている。２人カアンド回路Ａ
ＤＩの出力はラッチＬＴに入力された後、インバータ回
路１４に入力されている。
の他の入力端子に入力されている。２人カアンド回路Ａ
ＤＩの出力はラッチＬＴに入力された後、インバータ回
路１４に入力されている。
本実施例の電流センス型アンプ１は、ｎＭＯｓＱｌ、Ｑ
２、ｐＭＯ３Ｑ１１、Ｑｌ ２、Ｑｌ５、インバータ回
路工１、工２．２人カノア回路ＮＲ１およびラッチＬＴ
によって構成されている。この電流センス型アンプ１の
従来例のそれと相違する点は、■インバータ回路■７に
替えて、２つの入力端子がそれぞれデータ線ＤＩ、イン
バータ回路■４に接続され出力端子がｎＭＯｓＱｌのゲ
ートに接続された２人カノア回路ＮＲＩが設けられた点
、■ｐＭＯ３Ｑ１１と並列に、ゲートにインバータ回路
■４の出力がインバータＩ２を介して入力されるｐＭＯ
８Ｑ１５が設けられた点、■電流センス型アンプ回路の
出力信号がラッチＬＴを介して取り出されるようになさ
れた点、である。
２、ｐＭＯ３Ｑ１１、Ｑｌ ２、Ｑｌ５、インバータ回
路工１、工２．２人カノア回路ＮＲ１およびラッチＬＴ
によって構成されている。この電流センス型アンプ１の
従来例のそれと相違する点は、■インバータ回路■７に
替えて、２つの入力端子がそれぞれデータ線ＤＩ、イン
バータ回路■４に接続され出力端子がｎＭＯｓＱｌのゲ
ートに接続された２人カノア回路ＮＲＩが設けられた点
、■ｐＭＯ３Ｑ１１と並列に、ゲートにインバータ回路
■４の出力がインバータＩ２を介して入力されるｐＭＯ
８Ｑ１５が設けられた点、■電流センス型アンプ回路の
出力信号がラッチＬＴを介して取り出されるようになさ
れた点、である。
ここで、ラッチＬＴは、２人カアンド回路ＡＤＺの出力
がハイレベルであるときはアンラッチ動作を、すなわち
、インバータ回路１１の出力をそのまま出力端子Ｏｕｔ
に伝達する動作を、アンド回路ＡＤＩの出力がローレベ
ルであるときにはラッチ動作を、すなわち、アンド回路
ＡＤＩがローレベルどなる直前のインバータ回路１１の
出力を保持し続ける動作を行う回路である。
がハイレベルであるときはアンラッチ動作を、すなわち
、インバータ回路１１の出力をそのまま出力端子Ｏｕｔ
に伝達する動作を、アンド回路ＡＤＩの出力がローレベ
ルであるときにはラッチ動作を、すなわち、アンド回路
ＡＤＩがローレベルどなる直前のインバータ回路１１の
出力を保持し続ける動作を行う回路である。
また、本実施例のリファレンス電圧発生回路２は、ｎ
Ｍ ＯＳ Ｑ ３〜Ｑ ６、ｐＭＯ９Ｑ１３、Ｑ１４、
Ｑ１６、インバータ回路■３および２人カノア回路ＮＲ
２によって構成されている。このリファレンス電圧発生
回路の第５図に示した従来例のそれと相違する点は、■
インバータ回路■８に替えて、２つの入力端子がそれぞ
れインバータ回路Ｉ４の出力端子と、ｎＭＯ３Ｑ３のド
レインに接続され、出力端子がｎＭＯ３Ｑ４のゲートに
接続された２人カノア回路ＮＲ２が設けられた点、■ｎ
ＭＯ５Ｑ５−接地間に、ゲートにインバータ回路■４の
出力がインバータ回路Ｉ３を介して入力されるｎＭＯｓ
Ｑ６が接続された点、■ｐＭＯ９Ｑ１４と並列に、ゲー
トにインバータ回路Ｉ４の出力がインバータ回路Ｉ３を
介して入力されるｐＭＯＳＱ１６が接続された点、であ
る。
Ｍ ＯＳ Ｑ ３〜Ｑ ６、ｐＭＯ９Ｑ１３、Ｑ１４、
Ｑ１６、インバータ回路■３および２人カノア回路ＮＲ
２によって構成されている。このリファレンス電圧発生
回路の第５図に示した従来例のそれと相違する点は、■
インバータ回路■８に替えて、２つの入力端子がそれぞ
れインバータ回路Ｉ４の出力端子と、ｎＭＯ３Ｑ３のド
レインに接続され、出力端子がｎＭＯ３Ｑ４のゲートに
接続された２人カノア回路ＮＲ２が設けられた点、■ｎ
ＭＯ５Ｑ５−接地間に、ゲートにインバータ回路■４の
出力がインバータ回路Ｉ３を介して入力されるｎＭＯｓ
Ｑ６が接続された点、■ｐＭＯ９Ｑ１４と並列に、ゲー
トにインバータ回路Ｉ４の出力がインバータ回路Ｉ３を
介して入力されるｐＭＯＳＱ１６が接続された点、であ
る。
次に、本実施例回路の動作について、第２図のタイミン
グチャートを参照して説明する。まず、タイミング信号
φ、がハイレベルになることにより、メモリセルのアド
レスが更新され（所定のアドレス線がハイレベルになり
）、所定のメモリセルが選択される（第２図■）、タイ
ミング信号φ、により、Ｒ−Ｓフリップフロラ１ＦＦＩ
がセットされ、Ｒ−ＳフリップフロップＦＦ１の出力は
ハイレベルとなる（タイミング信号φ１がハイレベルに
なる以前には、Ｒ−ＳフリップフロップＦＦ１の出力は
ローレベルとなっているものとする）ので、２人カアン
ド回路ＡＤＩの出力は、デイレイ回路ＤＬのデイレイ時
間分だけハイレベルとなる（第２図■）、この２人カア
ンド回路ＡＤＩの出力はラッチＬＴのラッチ信号となっ
ているので、ラッチＬＴは、インバータ回路■１の出力
を出力端子Ｏｕｔにそのまま伝達するようになる。２人
カアンド回路ＡＤＩの出力は８個のラッチにラッチ信号
として入力された後、インバータ回路Ｉ４に入力される
ので、インバータ回路■４の出力はローレベルとなる（
第２図■）、インバータ回路Ｉ４の出力がローレベルの
とき、２人カノア回路ＮＲ１、ＮＲ２は、それぞれデー
タ線Ｄ１の電位およびｎＭＯ９）ランジスタＱ３のドレ
イン電位を各ゲートへ伝達し、また、このときインバー
タ回ＮＩ２およびＩ３の出力はハイレベルとなるので、
９ＭＯ３）ランジスタＱ１５およびＱ１６はオフとなり
、ｎＭＯ３Ｑ６はオンとなる。したがって、この場合、
リファレンス電圧発生回路２では、ｎ Ｍ ＯＳ Ｑ
５、Ｑ６とｐＭＯ３Ｑ１４とのオン抵抗比で決定される
リファレンス電圧を発生し、この電圧は、電流センス型
アンプ１内のｎＭＯ３Ｑ２のゲートに供給される。そし
て、電流センス型アンプは正常のセンスアンプ動作を行
うこととなり、このとき、例えばアドレスｌｌＡ１がハ
イレベルでメモリセルＱ１０１が選択されていれば、ｐ
ＭＯ３Ｑ１１のドレイン電位はＶＤＤ ＶＴＰとなり
、ｐＭＯｓＱ１２はほとんどオフし、インバータ回路１
１の入力はローレベルとなる。そして、インバータ回路
工１の出力として、ハイレベルが読み出され、ラッチＬ
Ｔから出力端子Ｏｕｔにハイレベルが伝達される。また
、アドレス線Ａ２がハイレベルでメモリセルＱ１０２が
選択されていれば、ｐ Ｍ ＯＳ Ｑ １２のゲートは
ＧＮＤに近い電位、インバータ回路１１の入力はハイレ
ベルに近い電位となり、インバータ回路１１の出力はロ
ーレベルとなる。したがって、読み出しデータとして、
ローレベルがラッチＬＴを介して出力端子Ｏｕｔに伝達
される。
グチャートを参照して説明する。まず、タイミング信号
φ、がハイレベルになることにより、メモリセルのアド
レスが更新され（所定のアドレス線がハイレベルになり
）、所定のメモリセルが選択される（第２図■）、タイ
ミング信号φ、により、Ｒ−Ｓフリップフロラ１ＦＦＩ
がセットされ、Ｒ−ＳフリップフロップＦＦ１の出力は
ハイレベルとなる（タイミング信号φ１がハイレベルに
なる以前には、Ｒ−ＳフリップフロップＦＦ１の出力は
ローレベルとなっているものとする）ので、２人カアン
ド回路ＡＤＩの出力は、デイレイ回路ＤＬのデイレイ時
間分だけハイレベルとなる（第２図■）、この２人カア
ンド回路ＡＤＩの出力はラッチＬＴのラッチ信号となっ
ているので、ラッチＬＴは、インバータ回路■１の出力
を出力端子Ｏｕｔにそのまま伝達するようになる。２人
カアンド回路ＡＤＩの出力は８個のラッチにラッチ信号
として入力された後、インバータ回路Ｉ４に入力される
ので、インバータ回路■４の出力はローレベルとなる（
第２図■）、インバータ回路Ｉ４の出力がローレベルの
とき、２人カノア回路ＮＲ１、ＮＲ２は、それぞれデー
タ線Ｄ１の電位およびｎＭＯ９）ランジスタＱ３のドレ
イン電位を各ゲートへ伝達し、また、このときインバー
タ回ＮＩ２およびＩ３の出力はハイレベルとなるので、
９ＭＯ３）ランジスタＱ１５およびＱ１６はオフとなり
、ｎＭＯ３Ｑ６はオンとなる。したがって、この場合、
リファレンス電圧発生回路２では、ｎ Ｍ ＯＳ Ｑ
５、Ｑ６とｐＭＯ３Ｑ１４とのオン抵抗比で決定される
リファレンス電圧を発生し、この電圧は、電流センス型
アンプ１内のｎＭＯ３Ｑ２のゲートに供給される。そし
て、電流センス型アンプは正常のセンスアンプ動作を行
うこととなり、このとき、例えばアドレスｌｌＡ１がハ
イレベルでメモリセルＱ１０１が選択されていれば、ｐ
ＭＯ３Ｑ１１のドレイン電位はＶＤＤ ＶＴＰとなり
、ｐＭＯｓＱ１２はほとんどオフし、インバータ回路１
１の入力はローレベルとなる。そして、インバータ回路
工１の出力として、ハイレベルが読み出され、ラッチＬ
Ｔから出力端子Ｏｕｔにハイレベルが伝達される。また
、アドレス線Ａ２がハイレベルでメモリセルＱ１０２が
選択されていれば、ｐ Ｍ ＯＳ Ｑ １２のゲートは
ＧＮＤに近い電位、インバータ回路１１の入力はハイレ
ベルに近い電位となり、インバータ回路１１の出力はロ
ーレベルとなる。したがって、読み出しデータとして、
ローレベルがラッチＬＴを介して出力端子Ｏｕｔに伝達
される。
次に、所定時間（例えば約３００ｎｓｅｃ）経過すると
、デイレイ回路ＤＬの出力がハイレベルとなり、２人カ
アンド回路ＡＤ１は、デイレイ回路ＤＬの反転出力を入
力としているのでローレベルとなる。このときラッチＬ
Ｔは２人カアンド回路ＡＤＩの出力がハイレベルからロ
ーレベルに変化する瞬間のインバータ回路１１の出力レ
ベルを読み出しデータとして保持する。
、デイレイ回路ＤＬの出力がハイレベルとなり、２人カ
アンド回路ＡＤ１は、デイレイ回路ＤＬの反転出力を入
力としているのでローレベルとなる。このときラッチＬ
Ｔは２人カアンド回路ＡＤＩの出力がハイレベルからロ
ーレベルに変化する瞬間のインバータ回路１１の出力レ
ベルを読み出しデータとして保持する。
一方、インバータ回路Ｉ４は、８個のラッチが読み出し
データを保持した後に、ハイレベルとなり、Ｒ−Ｓフロ
ップフロラ１ＦＦＩをリセットする。インバータ回路Ｉ
４の出力がハイレベルとなったことにより、２人カノア
回路ＮＲＩおよびＮＲ２の出力がローレベルとなり、ｎ
Ｍ ＯＳ Ｑ １およびＱ４がオフとなる。また、イ
ンバータ回路Ｉ２およびＩ３の出力は、ローレベルとな
るので、ｎＭＯ３Ｑ６がオフ、ｐＭＯ３Ｑ１５およびＱ
１６がオンとなる。よって、ｎＭＯ８Ｑ３、Ｑ４および
ｐＭＯ８Ｑ１３からなる定常電流経路、ｎＭＯＳＱ５、
Ｑ６およびｐＭＯ８Ｑ１４からなる定常電流経路並びに
ｎＭＯｓＱｌおよびｐＭＯ３Ｑ１１からなる定常電流経
路は、いずれも遮断される。このとき、ｎ Ｍ ＯＳ
Ｑ ２はゲートにリファレンス電圧としてＶＤＤが与え
られてオンするが、ｐＭＯ８ＱＬ２はゲートにＶＤＤが
与えられてほとんどオフし、インバータ回路■１の出力
端子にはハイレベルが出力される。しかし、このとき既
に、２人カアンド回路ＡＤＩの出力はローレベルとなっ
ているので、ラッチＬＴは以前の読み出しデータを保持
したままである。
データを保持した後に、ハイレベルとなり、Ｒ−Ｓフロ
ップフロラ１ＦＦＩをリセットする。インバータ回路Ｉ
４の出力がハイレベルとなったことにより、２人カノア
回路ＮＲＩおよびＮＲ２の出力がローレベルとなり、ｎ
Ｍ ＯＳ Ｑ １およびＱ４がオフとなる。また、イ
ンバータ回路Ｉ２およびＩ３の出力は、ローレベルとな
るので、ｎＭＯ３Ｑ６がオフ、ｐＭＯ３Ｑ１５およびＱ
１６がオンとなる。よって、ｎＭＯ８Ｑ３、Ｑ４および
ｐＭＯ８Ｑ１３からなる定常電流経路、ｎＭＯＳＱ５、
Ｑ６およびｐＭＯ８Ｑ１４からなる定常電流経路並びに
ｎＭＯｓＱｌおよびｐＭＯ３Ｑ１１からなる定常電流経
路は、いずれも遮断される。このとき、ｎ Ｍ ＯＳ
Ｑ ２はゲートにリファレンス電圧としてＶＤＤが与え
られてオンするが、ｐＭＯ８ＱＬ２はゲートにＶＤＤが
与えられてほとんどオフし、インバータ回路■１の出力
端子にはハイレベルが出力される。しかし、このとき既
に、２人カアンド回路ＡＤＩの出力はローレベルとなっ
ているので、ラッチＬＴは以前の読み出しデータを保持
したままである。
以上、本実施例の動作を要約すると、デイレイ回路ＤＬ
で決まるデイレイ時間の間だけ読み出し動作を実行し、
その読み出しデータを保持した後金ての定常電流を遮断
するということである。よって、本実施例によれば、大
幅な消費電力の削減が可能となる０例えば、タイミング
信号φ、の周期が３０μｓｅｃで、デイレイ回路ＤＬの
デイレイ時間が３００ｎｓｅｃ、定常電流が１ｍＡであ
るものとすると、平均電流は１０μＡ程度となり、消費
電力は大幅に低下する。
で決まるデイレイ時間の間だけ読み出し動作を実行し、
その読み出しデータを保持した後金ての定常電流を遮断
するということである。よって、本実施例によれば、大
幅な消費電力の削減が可能となる０例えば、タイミング
信号φ、の周期が３０μｓｅｃで、デイレイ回路ＤＬの
デイレイ時間が３００ｎｓｅｃ、定常電流が１ｍＡであ
るものとすると、平均電流は１０μＡ程度となり、消費
電力は大幅に低下する。
第３図は、本発明の第２の実施例を示す回路図である。
同図において、第１図の部分と同等の部分には同一の参
照記号が付されている。
照記号が付されている。
第３図に示すように、タイミング信号φ、は、デイレイ
時間３０〜５０ ｎ ｓｅｅのデイレイ回路ＤＩ、と２
人カアンド回路ＡＤ２の一方の入力端子に入力され、デ
イレイ回路ＤＬの出力信号は、Ｒ−Ｓフリップフロップ
ＦＦ２のセット信号となっている。また、デイレイ回路
ＤＬの反転出力は、２人カアンド回路ＡＤ２の他方の入
力端子に入力され、２人カアンド回路ＡＤ２の出力信号
は、Ｒ−ＳフリップフロップＦＦ３のセット信号となっ
ている。Ｒ−ＳフリップフロップＦＦ３の出力は、ラッ
チＬＴの入力信号となっており、８個のラッチをラッチ
信号として通過した後、インバータ回路工４に入力され
る。
時間３０〜５０ ｎ ｓｅｅのデイレイ回路ＤＩ、と２
人カアンド回路ＡＤ２の一方の入力端子に入力され、デ
イレイ回路ＤＬの出力信号は、Ｒ−Ｓフリップフロップ
ＦＦ２のセット信号となっている。また、デイレイ回路
ＤＬの反転出力は、２人カアンド回路ＡＤ２の他方の入
力端子に入力され、２人カアンド回路ＡＤ２の出力信号
は、Ｒ−ＳフリップフロップＦＦ３のセット信号となっ
ている。Ｒ−ＳフリップフロップＦＦ３の出力は、ラッ
チＬＴの入力信号となっており、８個のラッチをラッチ
信号として通過した後、インバータ回路工４に入力され
る。
電流センス型アンプ１は、先の実施例のそれからインバ
ータ回路Ｉ２が除去され、ｐＭＯ８Ｑ１５のゲートには
Ｒ−ＳフリップフロップＦＦ２の出力信号が入力されて
いる。また、リファレンス電圧発生回路２は、先の実施
例のそれと同様に構成されている。
ータ回路Ｉ２が除去され、ｐＭＯ８Ｑ１５のゲートには
Ｒ−ＳフリップフロップＦＦ２の出力信号が入力されて
いる。また、リファレンス電圧発生回路２は、先の実施
例のそれと同様に構成されている。
この実施例で追加されるダミーセンスアンプ３は、ｎＭ
Ｏ８Ｑ７〜Ｑ９、ｐＭＯ３Ｑ１７〜Ｑ１９、インバータ
回路Ｉ５、Ｉ６および２人力ノア回路ＮＲ３によって構
成され、その出力信号はリセット信号としてＲ−Ｓフリ
ップフロップＦＦ３に与えられる。ダミーセンスアンプ
３は、電流センス型アンプ１と同等の機能、特性を有す
るように、ダミーセンスアンプ３内の各素子は、電流セ
ンス型アンプ１内の対応する素子と同様の特性を有する
ように設計されている。すなわち、ｎＭ。
Ｏ８Ｑ７〜Ｑ９、ｐＭＯ３Ｑ１７〜Ｑ１９、インバータ
回路Ｉ５、Ｉ６および２人力ノア回路ＮＲ３によって構
成され、その出力信号はリセット信号としてＲ−Ｓフリ
ップフロップＦＦ３に与えられる。ダミーセンスアンプ
３は、電流センス型アンプ１と同等の機能、特性を有す
るように、ダミーセンスアンプ３内の各素子は、電流セ
ンス型アンプ１内の対応する素子と同様の特性を有する
ように設計されている。すなわち、ｎＭ。
ＳＱ７、Ｑ８、Ｑ９は、それぞれメモリセルＱ１０１（
あるいはＱ１０２）、ｎＭＯｓＱｌ、Ｑ２と、また、ｐ
Ｍ ＯＳ Ｑ １７、Ｑ１８、Ｑ１９は、それぞれｐ
ＭＯ８Ｑ１５、Ｑｌｌ、Ｑ１２と、ノア回路ＮＲ３はノ
ア回路ＮＲ１と、また、インバータ回路■５はインバー
タ回路１１と、同一の電気的特性を有するように、トラ
ンジスタ形状、サイズおよび配置が同等になるように設
計されている。
あるいはＱ１０２）、ｎＭＯｓＱｌ、Ｑ２と、また、ｐ
Ｍ ＯＳ Ｑ １７、Ｑ１８、Ｑ１９は、それぞれｐ
ＭＯ８Ｑ１５、Ｑｌｌ、Ｑ１２と、ノア回路ＮＲ３はノ
ア回路ＮＲ１と、また、インバータ回路■５はインバー
タ回路１１と、同一の電気的特性を有するように、トラ
ンジスタ形状、サイズおよび配置が同等になるように設
計されている。
次に、第３図の実施例回路の動作について、第４図のタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
まず、タイミング信号φ１がハイレベルになった瞬間に
は、デイレイ回路ＤＬの出力は、まだローレベルになっ
ているから、２人カアンド回路ＡＤ２の出力はハイレベ
ルとなり、Ｒ−ＳフリップフロップＦＦ３の出力がハイ
レベルとなる（第４図■）、シたがって、インバータ回
路工４の出力がローレベルとなり（第４図■）、２人力
ノア回路ＮＲＩ、ＮＲ２およびＮＲ３は、それぞれデー
タ線Ｄ１の電位、ｎ Ｍ ＯＳ Ｑ ３、Ｑ７のドレイ
ンの電位を各ゲートへ伝達するようになる。また、イン
バータ回路工３の出力がハイレベルとなるので、ｎＭＯ
３Ｑ６がオン、ｐＭＯｓＱｌ６がオフとなる。
は、デイレイ回路ＤＬの出力は、まだローレベルになっ
ているから、２人カアンド回路ＡＤ２の出力はハイレベ
ルとなり、Ｒ−ＳフリップフロップＦＦ３の出力がハイ
レベルとなる（第４図■）、シたがって、インバータ回
路工４の出力がローレベルとなり（第４図■）、２人力
ノア回路ＮＲＩ、ＮＲ２およびＮＲ３は、それぞれデー
タ線Ｄ１の電位、ｎ Ｍ ＯＳ Ｑ ３、Ｑ７のドレイ
ンの電位を各ゲートへ伝達するようになる。また、イン
バータ回路工３の出力がハイレベルとなるので、ｎＭＯ
３Ｑ６がオン、ｐＭＯｓＱｌ６がオフとなる。
このときデイレイ回路ＤＬの出力がローレベルであるた
め、Ｒ−ＳフリップフロップＦＦ２の出力はまだローレ
ベルであり、ｐＭＯｓＱｌ５およびＱ１７はオンしてい
る。この状態では、リファレンス電圧発生回路２におい
て、ｎ Ｍ ＯＳ Ｑ ５、Ｑ６、およびｐＭＯｓＱｌ
４のオン抵抗比で決まるリファレンス電圧が発生され、
また、ＰＭＯ３Ｑ１９のゲートには、ｎＭＯ８Ｑ７、Ｑ
８およびｐＭＯｓＱｌ ７のオン抵抗で決まる電圧が印
加される。ここで、ｐＭＯｓＱｌ５およびＱ１７のオン
抵抗を十分小さく設計しておけば、ｐＭＯｓＱｌ９のゲ
ートにはＶＯＯに近い電位が印加される。
め、Ｒ−ＳフリップフロップＦＦ２の出力はまだローレ
ベルであり、ｐＭＯｓＱｌ５およびＱ１７はオンしてい
る。この状態では、リファレンス電圧発生回路２におい
て、ｎ Ｍ ＯＳ Ｑ ５、Ｑ６、およびｐＭＯｓＱｌ
４のオン抵抗比で決まるリファレンス電圧が発生され、
また、ＰＭＯ３Ｑ１９のゲートには、ｎＭＯ８Ｑ７、Ｑ
８およびｐＭＯｓＱｌ ７のオン抵抗で決まる電圧が印
加される。ここで、ｐＭＯｓＱｌ５およびＱ１７のオン
抵抗を十分小さく設計しておけば、ｐＭＯｓＱｌ９のゲ
ートにはＶＯＯに近い電位が印加される。
したがって、ｐＭＯｓＱｌ ９のオン抵抗がｎＭ。
ＳＱ９のそれより大きくなり、インバータ回路Ｉ５には
ローレベルが入力され、インバータ回路Ｉ６はローレベ
ルを出力する。また、このとき電流センス型アンプ１で
は、ｐＭＯｓＱｌ ５のオン抵抗が低いので、アドレス
線がどのメモリセルを選択したかによらずに、インバー
タ回路工１の出力はハイレベルとなる。
ローレベルが入力され、インバータ回路Ｉ６はローレベ
ルを出力する。また、このとき電流センス型アンプ１で
は、ｐＭＯｓＱｌ ５のオン抵抗が低いので、アドレス
線がどのメモリセルを選択したかによらずに、インバー
タ回路工１の出力はハイレベルとなる。
次に、デイレイ回路ＤＬが、３０〜５０ｎＳｅＣのデイ
レイ時間後、ハイレベルを出力すると、Ｒ−Ｓフリップ
フロップＦＦ２の出力はハイレベルとなり（第４図■）
、ｐＭＯｓＱｌ５、Ｑ１７がオフとなり、ｐＭＯｓＱ
ｌ ９のゲート電位は、ｎＭＯ３Ｑ７、Ｑ８およびｐＭ
ＯｓＱｌ８のオン抵抗で決まる、ＧＮＤに近い電位とな
る。したがって、ｐＭＯｓＱｌ９のオン抵抗が、ｎＭＯ
３Ｑ９のオン抵抗より小さくなり、インバータ回路Ｉ５
の出力はローレベル、インバータ回路Ｉ６の出力はハイ
レベルとなる（第４図■）。よって、Ｒ−Ｓフリップフ
ロップＦＦ３はリセットされ、その出力はローレベルと
なる（第４図■）。
レイ時間後、ハイレベルを出力すると、Ｒ−Ｓフリップ
フロップＦＦ２の出力はハイレベルとなり（第４図■）
、ｐＭＯｓＱｌ５、Ｑ１７がオフとなり、ｐＭＯｓＱ
ｌ ９のゲート電位は、ｎＭＯ３Ｑ７、Ｑ８およびｐＭ
ＯｓＱｌ８のオン抵抗で決まる、ＧＮＤに近い電位とな
る。したがって、ｐＭＯｓＱｌ９のオン抵抗が、ｎＭＯ
３Ｑ９のオン抵抗より小さくなり、インバータ回路Ｉ５
の出力はローレベル、インバータ回路Ｉ６の出力はハイ
レベルとなる（第４図■）。よって、Ｒ−Ｓフリップフ
ロップＦＦ３はリセットされ、その出力はローレベルと
なる（第４図■）。
一方、Ｒ−ＳフリップフロップＦＦ２の出力がハイレベ
ルとなり、ｐＭＯｓＱｌ５がオフとなったことにより、
電流センス型アンプ１は通常の電流センス型アンプとし
て動作するようになる。したがって、このときメモリセ
ルＱ１０１が選択されていれば、インバータ回路１１の
出力はハイレベルのままであるが、メモリセルＱ１０２
が選択されていれば、インバータ回路１１の出力はロー
レベルと反転する。そして、このインバータ回路工１の
出力がローレベルとなる時刻は、インバータ回路■５の
出力がローレベルとなる時刻とほぼ等しいので、Ｒ−Ｓ
フリップフロップＦＦ３の出力がローレベルとなった時
には、インバータ回路１１はメモリセルの記憶データの
読み出しを完了している。この読み出しデータはラッチ
ＬＴにラッチされる。然る後、インバータ回路Ｉ４がハ
イレベルとなるので、２人カノア回路ＮＲＩ、ＮＲ２お
よびＮＲ３の出力がローレベルとなり、ｎＭＯＳＱＩ、
Ｑ４およびＱ８がオフとなる。また、インバータ回路Ｉ
３の出力がローレベルとなるので、ｎＭＯｓＱ６がオフ
、ｐＭＯｓＱｌ６がオンとなり、リファレンス電圧がｖ
ＤＤレベルとなる。
ルとなり、ｐＭＯｓＱｌ５がオフとなったことにより、
電流センス型アンプ１は通常の電流センス型アンプとし
て動作するようになる。したがって、このときメモリセ
ルＱ１０１が選択されていれば、インバータ回路１１の
出力はハイレベルのままであるが、メモリセルＱ１０２
が選択されていれば、インバータ回路１１の出力はロー
レベルと反転する。そして、このインバータ回路工１の
出力がローレベルとなる時刻は、インバータ回路■５の
出力がローレベルとなる時刻とほぼ等しいので、Ｒ−Ｓ
フリップフロップＦＦ３の出力がローレベルとなった時
には、インバータ回路１１はメモリセルの記憶データの
読み出しを完了している。この読み出しデータはラッチ
ＬＴにラッチされる。然る後、インバータ回路Ｉ４がハ
イレベルとなるので、２人カノア回路ＮＲＩ、ＮＲ２お
よびＮＲ３の出力がローレベルとなり、ｎＭＯＳＱＩ、
Ｑ４およびＱ８がオフとなる。また、インバータ回路Ｉ
３の出力がローレベルとなるので、ｎＭＯｓＱ６がオフ
、ｐＭＯｓＱｌ６がオンとなり、リファレンス電圧がｖ
ＤＤレベルとなる。
更に、インバータ回路■４の出力がハイレベルとなった
ことにより、Ｒ−ＳフリップフロップＦＦ２の出力がロ
ーレベルとなり、ｐＭＯｓＱｌ ５、Ｑ１７がオンする
。よって、すべての定常電流経路が遮断されることにな
る。
ことにより、Ｒ−ＳフリップフロップＦＦ２の出力がロ
ーレベルとなり、ｐＭＯｓＱｌ ５、Ｑ１７がオンする
。よって、すべての定常電流経路が遮断されることにな
る。
以上説明したように、本実施例では、ダミーセンスアン
プ３により電流センス型アンプｌのデータ読み出し動作
を模擬し、このデータ読み出し期間（１００〜１５０ｎ
ｓｅｃ ）にデイレイ回路ＤＬのデイレイ時間（３０〜
５０ｎｓｅｃ）を加えた期間中だけ定常電流を流すよう
にしている。したがって、本実施例によれば、定常電流
が流れる時間は、高々２００ ｎ ｓｅｃにすぎないの
で、３００ｎｓｅｃ定常電流を流した先の実施例の場合
よりもさらに消費電流を削減することができる。
プ３により電流センス型アンプｌのデータ読み出し動作
を模擬し、このデータ読み出し期間（１００〜１５０ｎ
ｓｅｃ ）にデイレイ回路ＤＬのデイレイ時間（３０〜
５０ｎｓｅｃ）を加えた期間中だけ定常電流を流すよう
にしている。したがって、本実施例によれば、定常電流
が流れる時間は、高々２００ ｎ ｓｅｃにすぎないの
で、３００ｎｓｅｃ定常電流を流した先の実施例の場合
よりもさらに消費電流を削減することができる。
［発明の効果コ
以上説明したように、本発明は、メモリセルのアドレス
指定のタイミングを開始時刻として、電流センス型アン
プやリファレンス電圧発生回路を動作させ、電流センス
型アンプがメモリセルの記憶データの読み出しが完了し
た後に、電流センス型アンプやリファレンス電圧発生回
路における定常電流を遮断するものであるので、本発明
によれば、記憶データの高速読み出し特性を犠牲にする
ことなく、消費電力を大幅に削減することができる。
指定のタイミングを開始時刻として、電流センス型アン
プやリファレンス電圧発生回路を動作させ、電流センス
型アンプがメモリセルの記憶データの読み出しが完了し
た後に、電流センス型アンプやリファレンス電圧発生回
路における定常電流を遮断するものであるので、本発明
によれば、記憶データの高速読み出し特性を犠牲にする
ことなく、消費電力を大幅に削減することができる。
したがって、マイクロコンピュータ等に本発明によるメ
モリ装置を内蔵した場合には、そのマイクロコンピュー
タは、高速用の用途にも、また低消費電力型用途にも使
用しうるちのとなるので、その汎用性は向上する。
モリ装置を内蔵した場合には、そのマイクロコンピュー
タは、高速用の用途にも、また低消費電力型用途にも使
用しうるちのとなるので、その汎用性は向上する。
第１図は本発明の第１の実施例を示す回路図、第２図は
その主な信号のタイミングチャート、第３図は本発明の
第２の実施例を示す回路図、第４図はその主な信号のタ
イミングチャート、第５図は従来例の回路図である。 Ａｌ、Ａ２・・・アドレス線、 ＡＤＩ、ＡＤ２・・・
２人カアンド回路、 Ｄ１〜Ｄ８・・・データ線、ＤＬ
・・・デイレイ回路、 ＦＦＩ〜ＦＦ３・・・Ｒ−Ｓフ
リップフロップ、 ■１〜Ｉ８・・・インバータ回路
、 ＬＴ・・・ラッチ、 ＮＲＩ〜ＮＲ３・・・２人力
ノア回路、 Ｏｕｔ・・・出力端子、 Ｑ１〜Ｑ９・・
・ｎチャネルＭＯ８）ランジスタ、 Ｑｌｌ〜Ｑ１９・
・・ｎチャネルＭＯＳトランジスタ、 Ｑ１０１、Ｑ１
０２・・・メモリセル（ｎチャネルＭＯＳトランジスタ
）、 １・・・電流センス型アンプ、 ２・・・リフ
ァレンス電圧発生回路、 ３・・・ダミーセンスアンプ
。
その主な信号のタイミングチャート、第３図は本発明の
第２の実施例を示す回路図、第４図はその主な信号のタ
イミングチャート、第５図は従来例の回路図である。 Ａｌ、Ａ２・・・アドレス線、 ＡＤＩ、ＡＤ２・・・
２人カアンド回路、 Ｄ１〜Ｄ８・・・データ線、ＤＬ
・・・デイレイ回路、 ＦＦＩ〜ＦＦ３・・・Ｒ−Ｓフ
リップフロップ、 ■１〜Ｉ８・・・インバータ回路
、 ＬＴ・・・ラッチ、 ＮＲＩ〜ＮＲ３・・・２人力
ノア回路、 Ｏｕｔ・・・出力端子、 Ｑ１〜Ｑ９・・
・ｎチャネルＭＯ８）ランジスタ、 Ｑｌｌ〜Ｑ１９・
・・ｎチャネルＭＯＳトランジスタ、 Ｑ１０１、Ｑ１
０２・・・メモリセル（ｎチャネルＭＯＳトランジスタ
）、 １・・・電流センス型アンプ、 ２・・・リフ
ァレンス電圧発生回路、 ３・・・ダミーセンスアンプ
。
Claims (2)
- （１）複数のメモリセルと、 アドレス指定されたメモリセルに電流が流れるか否かを
検出して該メモリセルの記憶データの読み出しを行う電
流センス型アンプと、 メモリセルをアドレス指定するのに同期して活性状態と
なり、メモリセル記憶データの読み出しが終了した後に
非活性状態となる制御信号を発生する制御手段と、 前記制御信号に基づき、前記電流センス型アンプにおけ
る定常電流経路を遮断する回路手段と、を備えたメモリ
装置。 - （２）複数のメモリセルと、 アドレス指定されたメモリセルに電流が流れるか否かを
検出して該メモリセルの記憶データの読み出しを行う電
流センス型アンプと、 前記電流センス型アンプにリファレンス電圧を供給する
リファレンス電圧発生回路と、 メモリセルをアドレス指定するのに同期して活性状態と
なり、メモリセル記憶データの読み出しが終了した後に
非活性状態となる制御信号を発生する制御手段と、 前記制御信号に基づき、前記電流センス型アンプにおけ
る定常電流経路を遮断する回路手段と、前記制御信号に
基づき、前記リファレンス電圧発生回路における定常電
流経路を遮断する回路手段と、 を備えたメモリ装置。 （２）前記電流センス型アンプのデータ読み出し動作が
完了したことを認識する回路手段を備え、該回路手段が
電流センス型アンプによるデータ読み出し動作が完了し
たことを認識した後に前記制御手段の発する制御信号を
非活性状態とする請求項１または２記載のメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9791690A JP2789779B2 (ja) | 1990-04-14 | 1990-04-14 | メモリ装置 |
| US07/686,118 US5459689A (en) | 1990-04-14 | 1991-04-15 | Memory device with current path cut-off circuit for sense amplifier |
| DE69112475T DE69112475T2 (de) | 1990-04-14 | 1991-04-15 | Speicheranordnung. |
| EP91303294A EP0453206B1 (en) | 1990-04-14 | 1991-04-15 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9791690A JP2789779B2 (ja) | 1990-04-14 | 1990-04-14 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296996A true JPH03296996A (ja) | 1991-12-27 |
| JP2789779B2 JP2789779B2 (ja) | 1998-08-20 |
Family
ID=14205029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9791690A Expired - Lifetime JP2789779B2 (ja) | 1990-04-14 | 1990-04-14 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5459689A (ja) |
| EP (1) | EP0453206B1 (ja) |
| JP (1) | JP2789779B2 (ja) |
| DE (1) | DE69112475T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187074A (ja) * | 1992-06-19 | 1994-07-08 | Intel Corp | 電力消費を節減する方法および装置 |
| US6388924B1 (en) | 1999-08-02 | 2002-05-14 | Seiko Epson Corporation | Semiconductor integrated device and electronic apparatus mounted with the device |
| JP2009181599A (ja) * | 2008-01-29 | 2009-08-13 | Nec Electronics Corp | センスアンプ回路、及びそれを用いた半導体記憶装置 |
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|---|---|---|---|---|
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
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| US5717633A (en) * | 1997-02-11 | 1998-02-10 | Artisan Components, Inc. | Low power consuming memory sense amplifying circuitry |
| WO1998035354A1 (en) * | 1997-02-11 | 1998-08-13 | Artisan Components, Inc. | Sense amplifying methods and sense amplification and output buffer integrated circuits |
| US5886929A (en) * | 1997-04-21 | 1999-03-23 | Artisan Components, Inc. | High speed addressing buffer and methods for implementing same |
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