JP2000011661A - データアウトバッファ回路 - Google Patents
データアウトバッファ回路Info
- Publication number
- JP2000011661A JP2000011661A JP10180563A JP18056398A JP2000011661A JP 2000011661 A JP2000011661 A JP 2000011661A JP 10180563 A JP10180563 A JP 10180563A JP 18056398 A JP18056398 A JP 18056398A JP 2000011661 A JP2000011661 A JP 2000011661A
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- circuit
- bus line
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 プリチャージ方式を採用するＳＲＭのデータ
アウトバッファ回路における信号伝達時間の確保を図
る。 【解決手段】 データアウトバッファ回路は、プリチャ
ージ期間中にライトリードバス線７をプリチャージする
プリチャージ回路１と、プリチャージ期間中に以前の読
み出しデータを保持するデータラッチ回路２とを備え、
ライトリードバス線７のプリチャージ期間中に、データ
ラッチ回路２で保持したデータをデータ外部出力回路３
を経由して外部に出力する。プリチャージ方式による信
号変化の高速化と、プリチャージ期間中の信号伝達によ
る信号伝達の信頼性確保の双方を可能にする。
アウトバッファ回路における信号伝達時間の確保を図
る。 【解決手段】 データアウトバッファ回路は、プリチャ
ージ期間中にライトリードバス線７をプリチャージする
プリチャージ回路１と、プリチャージ期間中に以前の読
み出しデータを保持するデータラッチ回路２とを備え、
ライトリードバス線７のプリチャージ期間中に、データ
ラッチ回路２で保持したデータをデータ外部出力回路３
を経由して外部に出力する。プリチャージ方式による信
号変化の高速化と、プリチャージ期間中の信号伝達によ
る信号伝達の信頼性確保の双方を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、データアウトバッ
ファ回路に関し、特に、プリチャージ方式を採用しデー
タ読出しの高速化を図ったＳＲＡＭのデータアウトバッ
ファ回路におけるデータ保持特性の改善に関する。
ファ回路に関し、特に、プリチャージ方式を採用しデー
タ読出しの高速化を図ったＳＲＡＭのデータアウトバッ
ファ回路におけるデータ保持特性の改善に関する。
【０００２】
【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）では、近年、データの読出しに先立ってライト
リードバス線の電位を所定電位にプリチャージするプリ
チャージ回路を採用し、データ読出しの高速化が図られ
ている。プリチャージ回路を備えるＳＲＡＭにおける従
来のデータアウトバッファ回路について説明する。
ＲＡＭ）では、近年、データの読出しに先立ってライト
リードバス線の電位を所定電位にプリチャージするプリ
チャージ回路を採用し、データ読出しの高速化が図られ
ている。プリチャージ回路を備えるＳＲＡＭにおける従
来のデータアウトバッファ回路について説明する。
【０００３】図４及び図５は、従来のデ−タアウトバッ
ファ回路の回路図及び信号タイミングチャートである。
時刻Ｔ０は、データの読出し期間中であり、アドレス信
号の変化を示すアドレス変化検出信号（ＲＢＥＱ）信号
１０４がＨｉｇｈレベル、データ外部出力回路１０３の
動作を制御するデ−タ出力回路制御（ＣＷＯ）信号１０
６がＨｉｇｈレベルである。図示しないセンスアンプの
出力を伝達するライトリードバス（ＷＲＢ）線１０７
は、高電位電源電圧と低電位電源電圧との間でフルスイ
ングし、ここでは、伝達するデータがＨｉｇｈレベルで
あるとする。
ファ回路の回路図及び信号タイミングチャートである。
時刻Ｔ０は、データの読出し期間中であり、アドレス信
号の変化を示すアドレス変化検出信号（ＲＢＥＱ）信号
１０４がＨｉｇｈレベル、データ外部出力回路１０３の
動作を制御するデ−タ出力回路制御（ＣＷＯ）信号１０
６がＨｉｇｈレベルである。図示しないセンスアンプの
出力を伝達するライトリードバス（ＷＲＢ）線１０７
は、高電位電源電圧と低電位電源電圧との間でフルスイ
ングし、ここでは、伝達するデータがＨｉｇｈレベルで
あるとする。
【０００４】ＲＢＥＱ信号１０４がＨｉｇｈレベルであ
ることから、Ｐｃｈ．型ＭＯＳ（以下、ＰＭＯＳと呼
ぶ）トランジスタＱ１０１及びＮｃｈ．型ＭＯＳ（以
下、ＮＭＯＳ呼ぶ）トランジスタＱ１０４はいずれもＯ
ＦＦであり、従って、ライトリ−ドバスプリチャ−ジ回
路１０１は不動作である。また、ＣＷＯ信号１０６もＨ
ｉｇｈレベルであることから、デ−タ外部出力回路１０
３は、出力端子１０８を経由してＬｏｗレベルのデ−タ
をＳＲＡＭの外部に出力している。
ることから、Ｐｃｈ．型ＭＯＳ（以下、ＰＭＯＳと呼
ぶ）トランジスタＱ１０１及びＮｃｈ．型ＭＯＳ（以
下、ＮＭＯＳ呼ぶ）トランジスタＱ１０４はいずれもＯ
ＦＦであり、従って、ライトリ−ドバスプリチャ−ジ回
路１０１は不動作である。また、ＣＷＯ信号１０６もＨ
ｉｇｈレベルであることから、デ−タ外部出力回路１０
３は、出力端子１０８を経由してＬｏｗレベルのデ−タ
をＳＲＡＭの外部に出力している。
【０００５】次の時刻Ｔ１で、ＳＲＡＭへの外部からの
アドレス入力信号が変化したとする。このアドレス入力
信号の変化を、アドレス変化検出回路（図示せず）によ
って検知し、時刻Ｔ２においてＲＢＥＱ信号１０４をＬ
ｏｗレベルに切り換えて、プリチャージ期間に移行す
る。同時にＣＷＯ信号をＬｏｗレベルにして、デ−タ外
部出力回路１０３中のＮＡＮＤゲート１０９及びＮＯＲ
ゲー１１０をいずれも閉とし、データ外部出力回路１０
３を不動作にする。ＲＢＥＱ信号１０４がＬｏｗレベル
になることで、ＰＭＯＳトランジスタ１０１及びＮＭＯ
Ｓトランジスタ１０４はいずれもＯＮになり、ライトリ
−ドバスプリチャ−ジ回路１０１は動作状態になる。
アドレス入力信号が変化したとする。このアドレス入力
信号の変化を、アドレス変化検出回路（図示せず）によ
って検知し、時刻Ｔ２においてＲＢＥＱ信号１０４をＬ
ｏｗレベルに切り換えて、プリチャージ期間に移行す
る。同時にＣＷＯ信号をＬｏｗレベルにして、デ−タ外
部出力回路１０３中のＮＡＮＤゲート１０９及びＮＯＲ
ゲー１１０をいずれも閉とし、データ外部出力回路１０
３を不動作にする。ＲＢＥＱ信号１０４がＬｏｗレベル
になることで、ＰＭＯＳトランジスタ１０１及びＮＭＯ
Ｓトランジスタ１０４はいずれもＯＮになり、ライトリ
−ドバスプリチャ−ジ回路１０１は動作状態になる。
【０００６】ＰＭＯＳトランジスタＱ１０２のゲ−ト及
びドレインは、ライトリードバス線１０７に接続されて
おり、また、ＮＭＯＳトランジスタＱ１０３のゲ−ト及
びドレインも、ライトリードバス線１０７に接続されて
いることから、ライトリ−ドバスプリチャ−ジ回路１０
１には貫通電流が流れ、ライトリードバス線１０７は電
源電位Ｖｃｃの約１／２の電位である１／２Ｖｃｃの電
位に充電される。この時、ライトリードバス線１０７
は、デ−タ外部出力回路１０３に伝達すべきデ−タを失
うことになる。このとき、データ外部出力回路１０３
は、前記の通り不動作であり、プリチャージ期間中のラ
イトリードバス線１０７の電位が外部に伝達されること
はない。
びドレインは、ライトリードバス線１０７に接続されて
おり、また、ＮＭＯＳトランジスタＱ１０３のゲ−ト及
びドレインも、ライトリードバス線１０７に接続されて
いることから、ライトリ−ドバスプリチャ−ジ回路１０
１には貫通電流が流れ、ライトリードバス線１０７は電
源電位Ｖｃｃの約１／２の電位である１／２Ｖｃｃの電
位に充電される。この時、ライトリードバス線１０７
は、デ−タ外部出力回路１０３に伝達すべきデ−タを失
うことになる。このとき、データ外部出力回路１０３
は、前記の通り不動作であり、プリチャージ期間中のラ
イトリードバス線１０７の電位が外部に伝達されること
はない。
【０００７】引き続き、時刻Ｔ３でＲＢＥＱ信号が再び
Ｈｉｈｇになり、プリチャージ期間を終了し、データ読
出し期間に移行する。時刻Ｔ４でデータがライトリード
バス線１０７に伝達されると、時刻Ｔ５においてＣＷＯ
信号１０６がＨｉｇｈレベルになり、データ外部出力回
路１０３が動作状態となる。これによって、ライトリー
ドバス線１０７に伝達された、メモリセルからの読出し
データが外部に伝達される。
Ｈｉｈｇになり、プリチャージ期間を終了し、データ読
出し期間に移行する。時刻Ｔ４でデータがライトリード
バス線１０７に伝達されると、時刻Ｔ５においてＣＷＯ
信号１０６がＨｉｇｈレベルになり、データ外部出力回
路１０３が動作状態となる。これによって、ライトリー
ドバス線１０７に伝達された、メモリセルからの読出し
データが外部に伝達される。
【０００８】
【発明が解決しようとする課題】上記従来のデータアウ
トバッファ回路では、データの読出しに先立ってライト
リードバス線１０７を一旦１／２Ｖｃｃ電位にプリチャ
ージすることで、ＳＲＡＭにおけるライトリードバス線
１０７の電位変化を速め、データ伝達の高速化を図って
いる。しかし、この従来回路では、プリチャージの際に
前の読出しデータが失われるので、このプリチャージの
際にはＣＷＯ信号１０６を一旦Ｌｏｗレベルにして、デ
ータ外部出力回路１０３を不動作に切り替える必要があ
る。このため、アドレス変化が生じた後にはデータ伝達
は出来ず、読み出しデータを外部に出力するために利用
できるデータ保持時間が短くなるという欠点、つまり、
データ保持特性に欠けるという欠点があった。
トバッファ回路では、データの読出しに先立ってライト
リードバス線１０７を一旦１／２Ｖｃｃ電位にプリチャ
ージすることで、ＳＲＡＭにおけるライトリードバス線
１０７の電位変化を速め、データ伝達の高速化を図って
いる。しかし、この従来回路では、プリチャージの際に
前の読出しデータが失われるので、このプリチャージの
際にはＣＷＯ信号１０６を一旦Ｌｏｗレベルにして、デ
ータ外部出力回路１０３を不動作に切り替える必要があ
る。このため、アドレス変化が生じた後にはデータ伝達
は出来ず、読み出しデータを外部に出力するために利用
できるデータ保持時間が短くなるという欠点、つまり、
データ保持特性に欠けるという欠点があった。
【０００９】本発明は、上記に鑑み、ライトリードバス
線をプリチャージする際にも読出しデータを保持するこ
とが出来るデータアウトバッファ回路を提供し、もっ
て、従来のプリチャージ方式を採用するＳＲＡＭのデー
タアウトバッファ回路におけるデータ保持特性を改善す
ることを目的とする。
線をプリチャージする際にも読出しデータを保持するこ
とが出来るデータアウトバッファ回路を提供し、もっ
て、従来のプリチャージ方式を採用するＳＲＡＭのデー
タアウトバッファ回路におけるデータ保持特性を改善す
ることを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のデータアウトバッファ回路は、読出し期間
中に読出しデータを伝達するライトリードバス線と、プ
リチャージ期間中に前記ライトリードバス線を所定電位
にプリチャージするプリチャージ回路と、前記読出し期
間中のライトリードバス線のデータをラッチして後続す
るプリチャージ期間中に保持するデータラッチ回路と、
前記データラッチ回路の出力を外部に伝達するデータ外
部出力回路とを備えることを特徴とする。
め、本発明のデータアウトバッファ回路は、読出し期間
中に読出しデータを伝達するライトリードバス線と、プ
リチャージ期間中に前記ライトリードバス線を所定電位
にプリチャージするプリチャージ回路と、前記読出し期
間中のライトリードバス線のデータをラッチして後続す
るプリチャージ期間中に保持するデータラッチ回路と、
前記データラッチ回路の出力を外部に伝達するデータ外
部出力回路とを備えることを特徴とする。
【００１１】本発明のデータアウトバッファ回路がデー
タをラッチする対象のデータバス線は、１本のバス線で
データを伝達する単相伝送方式を採用するものである。
つまり、メモリアレイ内で通常用いられている相補信号
を伝達するビット線対とは異なる。従来、メモリセルか
ら対応するビット線対に読み出されたデータによって発
生する微少な相補信号を伝達する際にこれをラッチする
メモリ回路は知られている（例えば特開昭６２−２９８
０８８号公報）。しかし、本発明のラッチ回路が配設さ
れるデータバス線は、電源電圧のレベルでフルスイング
して信号を伝達する単相伝送方式のバス線であり、従
来、このようなフルスイングの信号を伝送する単相伝送
方式のデータバス線のデータをラッチしてこれを所定時
間保持する構成は全く考えられていなかった。
タをラッチする対象のデータバス線は、１本のバス線で
データを伝達する単相伝送方式を採用するものである。
つまり、メモリアレイ内で通常用いられている相補信号
を伝達するビット線対とは異なる。従来、メモリセルか
ら対応するビット線対に読み出されたデータによって発
生する微少な相補信号を伝達する際にこれをラッチする
メモリ回路は知られている（例えば特開昭６２−２９８
０８８号公報）。しかし、本発明のラッチ回路が配設さ
れるデータバス線は、電源電圧のレベルでフルスイング
して信号を伝達する単相伝送方式のバス線であり、従
来、このようなフルスイングの信号を伝送する単相伝送
方式のデータバス線のデータをラッチしてこれを所定時
間保持する構成は全く考えられていなかった。
【００１２】前記プリチャージ回路は、前記ライトリー
ドバス線を電源電位の約１／２の電位に充電するもので
あってもよく、或いは、電源電位を所定の比率で分圧す
るものでもよい。
ドバス線を電源電位の約１／２の電位に充電するもので
あってもよく、或いは、電源電位を所定の比率で分圧す
るものでもよい。
【００１３】本発明のＳＲＡＭは、上記本発明のデータ
アウトバッファ回路を備えるものである。
アウトバッファ回路を備えるものである。
【００１４】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第一の実施形態例のデータアウトバッファ
回路を示す。本実施形態例のデ−タアウトバッファ回路
は、ＳＲＡＭのデータ読出しに利用されるものであり、
図示しないセンスアンプの出力を伝達するライトリード
バス線（ＷＲＢ線）からのデータを外部回路に向けて伝
達するものである。本実施形態例のデータアウトバッフ
ァ回路は、従来のデータアウトバッファ回路と同様なデ
ータ外部出力回路３及びライトリードバスプリチャージ
回路１に加えて、プリチャージ期間中にライトリードバ
ス線７の前回の読出しデータを保持するデータラッチ回
路２を有する。
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第一の実施形態例のデータアウトバッファ
回路を示す。本実施形態例のデ−タアウトバッファ回路
は、ＳＲＡＭのデータ読出しに利用されるものであり、
図示しないセンスアンプの出力を伝達するライトリード
バス線（ＷＲＢ線）からのデータを外部回路に向けて伝
達するものである。本実施形態例のデータアウトバッフ
ァ回路は、従来のデータアウトバッファ回路と同様なデ
ータ外部出力回路３及びライトリードバスプリチャージ
回路１に加えて、プリチャージ期間中にライトリードバ
ス線７の前回の読出しデータを保持するデータラッチ回
路２を有する。
【００１５】ライトリ−ドバスプリチャ−ジ回路（ＲＢ
ＥＱ回路、以下、プリチャージ回路と呼ぶ）１は、セン
スアンプ（図示せず）から出力された信号をデ−タラッ
チ回路２に伝達するライトリードバス線７（第１ライト
リードバス線：ＷＲＢ７）を約１／２Ｖｃｃレべルにプ
リチャ−ジする機能を有している。このプリチャージ回
路１は、２つのＰＭＯＳトランジスタＱ１、Ｑ２と、２
つのＮＭＯＳトランジスタＱ３、Ｑ４とをこの順に直列
接続することによって構成されている。ＰＭＯＳトラン
ジスタＱ１は、ソ−スがＶｃｃ電源に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ２のソ−スに接続され、ゲ
−トにアドレス変化検出（ＲＢＥＱ）信号４が入力され
ている。
ＥＱ回路、以下、プリチャージ回路と呼ぶ）１は、セン
スアンプ（図示せず）から出力された信号をデ−タラッ
チ回路２に伝達するライトリードバス線７（第１ライト
リードバス線：ＷＲＢ７）を約１／２Ｖｃｃレべルにプ
リチャ−ジする機能を有している。このプリチャージ回
路１は、２つのＰＭＯＳトランジスタＱ１、Ｑ２と、２
つのＮＭＯＳトランジスタＱ３、Ｑ４とをこの順に直列
接続することによって構成されている。ＰＭＯＳトラン
ジスタＱ１は、ソ−スがＶｃｃ電源に接続され、ドレイ
ンがＰＭＯＳトランジスタＱ２のソ−スに接続され、ゲ
−トにアドレス変化検出（ＲＢＥＱ）信号４が入力され
ている。
【００１６】ＰＭＯＳトランジスタＱ２のゲ−ト及びド
レインは、第１ライトリードバス線７に接続されてい
る。ＮＭＯＳトランジスタＱ３のゲ−ト及びドレインは
第１ライトリードバス線７に接続され、ソ−スはＮＭＯ
ＳトランジスタＱ４のドレインに接続されている。ま
た、ＮＭＯＳトランジスタＱ４のソ−スはＧＮＤ電位に
接続され、ゲ−トにはインバータＩＮＶ１を介して前記
ＲＢＥＱ信号４の反転信号が入力されている。
レインは、第１ライトリードバス線７に接続されてい
る。ＮＭＯＳトランジスタＱ３のゲ−ト及びドレインは
第１ライトリードバス線７に接続され、ソ−スはＮＭＯ
ＳトランジスタＱ４のドレインに接続されている。ま
た、ＮＭＯＳトランジスタＱ４のソ−スはＧＮＤ電位に
接続され、ゲ−トにはインバータＩＮＶ１を介して前記
ＲＢＥＱ信号４の反転信号が入力されている。
【００１７】デ−タラッチ回路２は２つのＰＭＯＳトラ
ンジスタＱ５、Ｑ６と、２つのＮＭＯＳトランジスタＱ
７、Ｑ８とをこの順に直列接続する直列回路を有する。
ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６
の双方のドレインを接続する接続ノードが第２ライトリ
ードバス線（ＷＲＢ線）９を構成している。ＰＭＯＳト
ランジスタＱ５は、ソ−スがＶｃｃ電源に接続され、ド
レインがＰＭＯＳトランジスタＱ６のソ−スに接続さ
れ、ゲ−トにはデータラッチ回路２の動作を制御するラ
ッチ制御信号（ＬＥ信号）５の反転信号が入力されてい
る。第２のデータＰＭＯＳトランジスタＱ６のゲ−トは
第１ライトリードバス線７に接続されている。ＮＭＯＳ
トランジスタＱ７のドレインは第２ライトリードバス線
９に接続され、ソ−スはＮＭＯＳトランジスタＱ８のド
レインに接続され、ゲ−トは第１ライトリードバス線７
に接続されている。更に、ＮＭＯＳトランジスタＱ８の
ソ−スはＧＮＤ電位に接続され、ゲ−トにはＬＥ信号５
が入力されている。
ンジスタＱ５、Ｑ６と、２つのＮＭＯＳトランジスタＱ
７、Ｑ８とをこの順に直列接続する直列回路を有する。
ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６
の双方のドレインを接続する接続ノードが第２ライトリ
ードバス線（ＷＲＢ線）９を構成している。ＰＭＯＳト
ランジスタＱ５は、ソ−スがＶｃｃ電源に接続され、ド
レインがＰＭＯＳトランジスタＱ６のソ−スに接続さ
れ、ゲ−トにはデータラッチ回路２の動作を制御するラ
ッチ制御信号（ＬＥ信号）５の反転信号が入力されてい
る。第２のデータＰＭＯＳトランジスタＱ６のゲ−トは
第１ライトリードバス線７に接続されている。ＮＭＯＳ
トランジスタＱ７のドレインは第２ライトリードバス線
９に接続され、ソ−スはＮＭＯＳトランジスタＱ８のド
レインに接続され、ゲ−トは第１ライトリードバス線７
に接続されている。更に、ＮＭＯＳトランジスタＱ８の
ソ−スはＧＮＤ電位に接続され、ゲ−トにはＬＥ信号５
が入力されている。
【００１８】デ−タラッチ回路２は、更に、２つのイン
バ−タ回路ＩＮＶ２、ＩＮＶ３によって構成されるフリ
ップフロップ１０を有しており、第２ライトリードバス
線９のデ−タを保持する機能を有している。上記構成に
より、ＬＥ信号のＨｉｇｈレベルのときに第１のライト
リードバス線７の信号が第２のライトリードバス線９に
伝達され、ＬＥ信号５がＬｏｗレベルのときに第２のラ
イトリードバス線９上の信号がラッチされる。つまり、
データラッチ回路２は、ＬＥ信号５に応答して、読出し
期間に第１ライトリードバス線７に伝達された信号の反
転信号を第２ライトリードバス線９でラッチし、この第
２ライトリードバス線９の信号は、データ読出し期間及
びプリチャージ期間を含む期間中にデータラッチ回路２
のインバータＩＮＶ４を経由して出力される。
バ−タ回路ＩＮＶ２、ＩＮＶ３によって構成されるフリ
ップフロップ１０を有しており、第２ライトリードバス
線９のデ−タを保持する機能を有している。上記構成に
より、ＬＥ信号のＨｉｇｈレベルのときに第１のライト
リードバス線７の信号が第２のライトリードバス線９に
伝達され、ＬＥ信号５がＬｏｗレベルのときに第２のラ
イトリードバス線９上の信号がラッチされる。つまり、
データラッチ回路２は、ＬＥ信号５に応答して、読出し
期間に第１ライトリードバス線７に伝達された信号の反
転信号を第２ライトリードバス線９でラッチし、この第
２ライトリードバス線９の信号は、データ読出し期間及
びプリチャージ期間を含む期間中にデータラッチ回路２
のインバータＩＮＶ４を経由して出力される。
【００１９】デ−タ外部出力回路３は、ＰＭＯＳトラン
ジスタＱ９、ＮＭＯＳトランジスタＱ１０、及び、３つ
のインバタ−ＩＮＶ５〜ＩＮＶ７、ＮＡＮＤゲートＮＡ
ＮＤ１、ＮＯＲゲートＮＯＲ１によって構成されてお
り、デ−タ出力回路制御（ＣＷＯ）信号６が常時Ｈｉｇ
ｈレベルであるため、デ−タラッチ回路２に保持されて
いるデ−タに従って、Ｈｉｇｈレベル又はＬｏｗレベル
のデ−タをＳＲＡＭの外部へ出力する機能を有してい
る。
ジスタＱ９、ＮＭＯＳトランジスタＱ１０、及び、３つ
のインバタ−ＩＮＶ５〜ＩＮＶ７、ＮＡＮＤゲートＮＡ
ＮＤ１、ＮＯＲゲートＮＯＲ１によって構成されてお
り、デ−タ出力回路制御（ＣＷＯ）信号６が常時Ｈｉｇ
ｈレベルであるため、デ−タラッチ回路２に保持されて
いるデ−タに従って、Ｈｉｇｈレベル又はＬｏｗレベル
のデ−タをＳＲＡＭの外部へ出力する機能を有してい
る。
【００２０】図２は、図１のデータアウトバッファ回路
の信号タイミングチャートを示す。まず、データ読出し
期間中の時刻Ｔ０では、ＲＢＥＱ信号４がＨｉｇｈレベ
ル、ＬＥ信号５がＨｉｇｈレベル、ＣＷＯ信号６がＨｉ
ｇｈレベルである。ここで、第１ライトリードバス線７
は、伝達すべきデータに従って電源電位Ｖｃｃと同じＨ
ｉｇｈレベルであるとする。
の信号タイミングチャートを示す。まず、データ読出し
期間中の時刻Ｔ０では、ＲＢＥＱ信号４がＨｉｇｈレベ
ル、ＬＥ信号５がＨｉｇｈレベル、ＣＷＯ信号６がＨｉ
ｇｈレベルである。ここで、第１ライトリードバス線７
は、伝達すべきデータに従って電源電位Ｖｃｃと同じＨ
ｉｇｈレベルであるとする。
【００２１】ＲＢＥＱ信号４がＨｉｇｈレベルであるこ
とから、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトラン
ジスタＱ４はいずれもＯＦＦであり、ライトリ−ドバス
プリチャ−ジ回路１は不動作である。また、ＬＥ信号５
がＨｉｇｈレベルであることから、第１ライトリードバ
ス線７のＨｉｇｈレベルのデ−タは第２ライトリードバ
ス線９に伝達され、第２ライトリードバス線９にはＬｏ
ｗレベルのデ−タが伝達される。また、ＣＷＯ信号６も
Ｈｉｇｈレベルであることから、デ−タ外部出力回路３
はＬｏｗレベルのデ−タを出力端子８からＳＲＡＭの外
部に出力している。
とから、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトラン
ジスタＱ４はいずれもＯＦＦであり、ライトリ−ドバス
プリチャ−ジ回路１は不動作である。また、ＬＥ信号５
がＨｉｇｈレベルであることから、第１ライトリードバ
ス線７のＨｉｇｈレベルのデ−タは第２ライトリードバ
ス線９に伝達され、第２ライトリードバス線９にはＬｏ
ｗレベルのデ−タが伝達される。また、ＣＷＯ信号６も
Ｈｉｇｈレベルであることから、デ−タ外部出力回路３
はＬｏｗレベルのデ−タを出力端子８からＳＲＡＭの外
部に出力している。
【００２２】次に、時刻Ｔ１でＳＲＡＭに対する外部か
らのアドレス入力信号が変化したとする。このアドレス
入力信号の変化を図示しないアドレス変化検出回路（ア
ドレス・トランスファ・ディテクタ回路）によって検知
し、時刻Ｔ２でＲＢＥＱ信号４及びＬＥ信号５をＨｉｇ
ｈからＬｏｗレベルに切り換えてプリチャージ期間に移
行する。ＬＥ信号５がＬｏｗレベルになることで、ＰＭ
ＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ８は
いずれもＯＦＦになり、第１ライトリードバス線７とデ
−タラッチ回路２とは電気的に切り離される。このた
め、第１ライトリードバス線７のデ−タは第２ライトリ
ードバス線９に伝達されなくなり、第２ライトリードバ
ス線９にはＬｏｗレベルのデ−タが保持される。
らのアドレス入力信号が変化したとする。このアドレス
入力信号の変化を図示しないアドレス変化検出回路（ア
ドレス・トランスファ・ディテクタ回路）によって検知
し、時刻Ｔ２でＲＢＥＱ信号４及びＬＥ信号５をＨｉｇ
ｈからＬｏｗレベルに切り換えてプリチャージ期間に移
行する。ＬＥ信号５がＬｏｗレベルになることで、ＰＭ
ＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ８は
いずれもＯＦＦになり、第１ライトリードバス線７とデ
−タラッチ回路２とは電気的に切り離される。このた
め、第１ライトリードバス線７のデ−タは第２ライトリ
ードバス線９に伝達されなくなり、第２ライトリードバ
ス線９にはＬｏｗレベルのデ−タが保持される。
【００２３】この時、ＣＷＯ信号６はＨｉｇｈレベルに
固定されていることから、デ−タ外部出力回路３はＬｏ
ｗレベルのデ−タをＳＲＡＭの外部に出力し続ける。一
方、ＲＢＥＱ信号４がＬｏｗレベルになることで、ＰＭ
ＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ４は
いずれもＯＮになり、プリチャ−ジ回路１は動作状態に
なる。ＰＭＯＳトランジスタＱ２のゲ−ト及びドレイン
は第１ライトリードバス線７に接続されており、また、
ＮＭＯＳトランジスタＱ３のゲ−ト及びドレインも第１
ライトリードバス線７に接続されていることから、プリ
チャージ回路１には貫通電流が流れ、第１ライトリード
バス線７は約１／２Ｖｃｃの電位に充電される。
固定されていることから、デ−タ外部出力回路３はＬｏ
ｗレベルのデ−タをＳＲＡＭの外部に出力し続ける。一
方、ＲＢＥＱ信号４がＬｏｗレベルになることで、ＰＭ
ＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ４は
いずれもＯＮになり、プリチャ−ジ回路１は動作状態に
なる。ＰＭＯＳトランジスタＱ２のゲ−ト及びドレイン
は第１ライトリードバス線７に接続されており、また、
ＮＭＯＳトランジスタＱ３のゲ−ト及びドレインも第１
ライトリードバス線７に接続されていることから、プリ
チャージ回路１には貫通電流が流れ、第１ライトリード
バス線７は約１／２Ｖｃｃの電位に充電される。
【００２４】その後、時刻Ｔ３でＲＢＥＱ信号３をＨｉ
ｇｈレベルに切り換えることで、ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ４はいずれも再びＯＦ
Ｆになり、プリチャ−ジ回路１は不動作になる。次に、
時刻Ｔ４から、センスアンプより第１ライトリードバス
線７にＬｏｗレベルのデ−タが出力され、第１ライトリ
ードバス線７は接地電位と同じＬｏｗレベルまでフルス
イングする。
ｇｈレベルに切り換えることで、ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ４はいずれも再びＯＦ
Ｆになり、プリチャ−ジ回路１は不動作になる。次に、
時刻Ｔ４から、センスアンプより第１ライトリードバス
線７にＬｏｗレベルのデ−タが出力され、第１ライトリ
ードバス線７は接地電位と同じＬｏｗレベルまでフルス
イングする。
【００２５】更に、時刻Ｔ５でＬＥ信号５をＨｉｇｈレ
ベルに切り換えることで、ＰＭＯＳトランジスタＱ５及
びＮＭＯＳトランジスタＱ８はいずれも再びＯＮにな
り、第１ライトリードバス線７のＬｏｗレベルのデ−タ
は第２ライトリードバス線９に伝達され、デ−タラッチ
回路２にはＬｏｗレベルのデ−タが保持される。また、
ＣＷＯ信号６はＨｉｇｈレベルに固定されていることか
ら、時刻Ｔ６からデ−タ外部出力回路３はＬｏｗレベル
のデ−タをＳＲＡＭの外部に出力する。
ベルに切り換えることで、ＰＭＯＳトランジスタＱ５及
びＮＭＯＳトランジスタＱ８はいずれも再びＯＮにな
り、第１ライトリードバス線７のＬｏｗレベルのデ−タ
は第２ライトリードバス線９に伝達され、デ−タラッチ
回路２にはＬｏｗレベルのデ−タが保持される。また、
ＣＷＯ信号６はＨｉｇｈレベルに固定されていることか
ら、時刻Ｔ６からデ−タ外部出力回路３はＬｏｗレベル
のデ−タをＳＲＡＭの外部に出力する。
【００２６】上記実施形態例では、従来のデータアウト
バッファ回路に比してデータ保持時間を長くしつつ、ラ
イトリードバス線の１／２Ｖｃｃレベルへのプリチャー
ジによるアクセススピ−ドの高速化を実現できる。これ
は、データラッチ回路２を使用してプリチャージ期間中
にも出力デ−タを保持しておくことによって得られる。
つまり、ライトリードバス線を約１／２Ｖｃｃレベルに
プリチャ−ジすることによるアクセススピ−ドの高速化
と、このプリチャージ期間中に出力デ−タを保持して外
部に出力することによる読出し時間の確保とを両立させ
ることが可能になる。本実施形態例では、プリチャージ
回路のＰＭＯＳトランジスタＱ１，Ｑ２とＮＭＯＳトラ
ンジスタＱ３，Ｑ４とは略同じ抵抗値（ＯＮ抵抗）を有
する。
バッファ回路に比してデータ保持時間を長くしつつ、ラ
イトリードバス線の１／２Ｖｃｃレベルへのプリチャー
ジによるアクセススピ−ドの高速化を実現できる。これ
は、データラッチ回路２を使用してプリチャージ期間中
にも出力デ−タを保持しておくことによって得られる。
つまり、ライトリードバス線を約１／２Ｖｃｃレベルに
プリチャ−ジすることによるアクセススピ−ドの高速化
と、このプリチャージ期間中に出力デ−タを保持して外
部に出力することによる読出し時間の確保とを両立させ
ることが可能になる。本実施形態例では、プリチャージ
回路のＰＭＯＳトランジスタＱ１，Ｑ２とＮＭＯＳトラ
ンジスタＱ３，Ｑ４とは略同じ抵抗値（ＯＮ抵抗）を有
する。
【００２７】図３は、本発明の第２の実施形態例のデー
タアウトバッファ回路の構成を示す。本実施形態例で
は、ライトリ−ドバスプリチャ−ジ回路１を、スイッチ
ング用のＰＭＯＳトランジスタＱ１及びＮＭＯＳトラン
ジスタＱ４と、これらのトランジスタと夫々同じ抵抗値
を持つ２つの抵抗体Ｒ１、Ｒ２とによって構成した点に
おいて、第１の実施形態例と異なる。
タアウトバッファ回路の構成を示す。本実施形態例で
は、ライトリ−ドバスプリチャ−ジ回路１を、スイッチ
ング用のＰＭＯＳトランジスタＱ１及びＮＭＯＳトラン
ジスタＱ４と、これらのトランジスタと夫々同じ抵抗値
を持つ２つの抵抗体Ｒ１、Ｒ２とによって構成した点に
おいて、第１の実施形態例と異なる。
【００２８】本実施形態例では、ライトリードバス線７
のプリチャ−ジレベルは、 Ｖｃｃ×Ｒ２／（Ｒ１＋Ｒ２） で決定される。ここで、Ｒ１、Ｒ２の抵抗値の比はマス
クパ−タ−ンにより一義的に決定されるため、抵抗値の
変動は生じず、第１の実施形態例でＳＲＡＭ製造工程で
の製造バラツキによって生じるライトリ−ドバス線のプ
リチャ−ジレベルの変動量をより小さく抑えることが出
来る。
のプリチャ−ジレベルは、 Ｖｃｃ×Ｒ２／（Ｒ１＋Ｒ２） で決定される。ここで、Ｒ１、Ｒ２の抵抗値の比はマス
クパ−タ−ンにより一義的に決定されるため、抵抗値の
変動は生じず、第１の実施形態例でＳＲＡＭ製造工程で
の製造バラツキによって生じるライトリ−ドバス線のプ
リチャ−ジレベルの変動量をより小さく抑えることが出
来る。
【００２９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のデータアウトバッファ回路
は、上記実施形態例の構成にのみ限定されるものではな
く、上記実施形態例の構成から種々の修正及び変更を施
したデータアウトバッファ回路も、本発明の範囲に含ま
れる。
づいて説明したが、本発明のデータアウトバッファ回路
は、上記実施形態例の構成にのみ限定されるものではな
く、上記実施形態例の構成から種々の修正及び変更を施
したデータアウトバッファ回路も、本発明の範囲に含ま
れる。
【００３０】
【発明の効果】以上、本発明のデータアウトバッファ回
路によると、出力デ−タの保持時間を長く維持したデー
タ伝達の信頼性と、プリチャージを利用したアクセスス
ピ−ドの高速化の双方が実現できる。
路によると、出力デ−タの保持時間を長く維持したデー
タ伝達の信頼性と、プリチャージを利用したアクセスス
ピ−ドの高速化の双方が実現できる。
【図１】本発明の第１の実施形態例のデ−タアウトバッ
ファ回路の回路図。
ファ回路の回路図。
【図２】図１のデータアウトバッファ回路の信号タイミ
ングチャ−ト。
ングチャ−ト。
【図３】本発明の第２の実施形態例のデータアウトバッ
ファ回路の回路図。
ファ回路の回路図。
【図４】従来のデ−タアウトバッファ回路の回路図。
【図５】図４のデ−タアウトバッファ回路の信号タイミ
ングチャ−ト
ングチャ−ト
１、１０１ プリチャージ回路 ２ データラッチ回路 ３、１０３ データ外部出力回路 ４、１０４ アドレス変化検出（ＲＢＥＱ）信号 ５ ラッチ制御（ＬＥ）信号 ６、１０６ デ−タ出力回路制御（ＣＷＯ）信号 ７、１０７ ライトリードバス線（第１ライトリードバ
ス線） ８、１０８ 出力端子 ９ 第２ライトリードバス線
ス線） ８、１０８ 出力端子 ９ 第２ライトリードバス線
Claims (5)
- 【請求項１】 読出し期間中に読出しデータを伝達する
ライトリードバス線と、プリチャージ期間中に前記ライ
トリードバス線を所定電位にプリチャージするプリチャ
ージ回路と、前記読出し期間中のライトリードバス線の
データをラッチして後続するプリチャージ期間中に保持
するデータラッチ回路と、前記データラッチ回路の出力
を外部に伝達するデータ外部出力回路とを備えることを
特徴とするデータアウトバッファ回路。 - 【請求項２】 前記プリチャージ回路は、前記ライトリ
ードバス線を電源電位の約１／２の電位プリチャージす
る、請求項１に記載のデータアウトバッファ回路。 - 【請求項３】 前記プリチャージ回路は、第１の電源と
第２の電源との間に相互に直列に接続されたＰＭＯＳト
ランジスタ、該ＰＭＯＳトランジスタのＯＮ抵抗と実質
的に同じ抵抗値を有する第１の抵抗体、ＮＭＯＳトラン
ジスタ、及び、該ＮＭＯＳトランジスタのＯＮ抵抗と実
質的に同じ抵抗値を有する第２の抵抗体を有する、請求
項１に記載のデータアウトバッファ回路。 - 【請求項４】 前記ライトリードバス線は、高電位電源
電圧と低電位電源電圧との間でフルスイングする、請求
項１乃至３の何れか１に記載のＳＲＡＭ。 - 【請求項５】 請求項１乃至４のいずれか一に記載のデ
ータアウトバッファ回路を備えることを特徴とするＳＲ
ＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180563A JP2000011661A (ja) | 1998-06-26 | 1998-06-26 | データアウトバッファ回路 |
| US09/335,747 US6122210A (en) | 1998-06-26 | 1999-06-18 | Data out buffer circuit and SRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180563A JP2000011661A (ja) | 1998-06-26 | 1998-06-26 | データアウトバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000011661A true JP2000011661A (ja) | 2000-01-14 |
Family
ID=16085476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10180563A Pending JP2000011661A (ja) | 1998-06-26 | 1998-06-26 | データアウトバッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6122210A (ja) |
| JP (1) | JP2000011661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979384B1 (ko) | 2008-03-31 | 2010-08-31 | 한양대학교 산학협력단 | 아날로그 버퍼회로 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3520810B2 (ja) * | 1999-07-02 | 2004-04-19 | 日本電気株式会社 | バックアップ機能を有するデータ保持回路 |
| FR2823362B1 (fr) * | 2001-04-06 | 2005-03-11 | St Microelectronics Sa | Dispositif de lecture de cellules memoire |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298088A (ja) * | 1986-06-17 | 1987-12-25 | Mitsubishi Electric Corp | メモリ回路 |
| US5311471A (en) * | 1989-11-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR960013401B1 (ko) * | 1993-11-09 | 1996-10-04 | 김광호 | 스태틱 랜덤 억세스 메모리 |
| JP2630272B2 (ja) * | 1994-08-25 | 1997-07-16 | 日本電気株式会社 | 半導体集積回路 |
| KR0167235B1 (ko) * | 1995-03-28 | 1999-02-01 | 문정환 | 메모리의 데이타 전송장치 |
| JPH08273365A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| KR100206928B1 (ko) * | 1996-07-26 | 1999-07-01 | 구본준 | 반도체 메모리의 데이타라인 등화 제어회로 |
-
1998
- 1998-06-26 JP JP10180563A patent/JP2000011661A/ja active Pending
-
1999
- 1999-06-18 US US09/335,747 patent/US6122210A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979384B1 (ko) | 2008-03-31 | 2010-08-31 | 한양대학교 산학협력단 | 아날로그 버퍼회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6122210A (en) | 2000-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US4417328A (en) | Random access semiconductor memory device using MOS transistors | |
| KR100332331B1 (ko) | 다이나믹 감지 증폭기 및 디지탈 데이타 출력 신호 발생 방법 | |
| KR930008577B1 (ko) | 반도체 메모리장치 | |
| JPH10208484A (ja) | 半導体記憶装置のデータ読出回路及び半導体記憶装置 | |
| US5459689A (en) | Memory device with current path cut-off circuit for sense amplifier | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP3032962B2 (ja) | 出力バッファ回路 | |
| US5067109A (en) | Data output buffer circuit for a SRAM | |
| JP2000011661A (ja) | データアウトバッファ回路 | |
| JPH0883491A (ja) | データ読出回路 | |
| JPH11260064A (ja) | センスアンプ | |
| JP3846748B2 (ja) | 半導体記憶装置 | |
| JPS63149898A (ja) | メモリの出力回路の自己同期デバイス | |
| JPH07182871A (ja) | スタティックランダムアクセスメモリ | |
| JP3181759B2 (ja) | 半導体記憶装置 | |
| JP3016757B2 (ja) | アドレス遷移検出回路 | |
| JPH0612879A (ja) | 半導体集積回路装置 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| KR100394066B1 (ko) | 반도체 메모리의 데이터 라이트 회로 | |
| JP3016985B2 (ja) | 半導体記憶装置 | |
| JP3369706B2 (ja) | 半導体記憶装置 | |
| JP2000268577A (ja) | 半導体記憶装置とその制御方法 | |
| JP2828945B2 (ja) | 半導体メモリ装置のアドレスバッファ回路 | |
| JP2000090683A (ja) | センスアンプ回路 |