JP3846748B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にセンスイネーブル時間を最適化した半導体記憶装置に関する。
【０００２】
【従来の技術】
図１４に従来の半導体記憶装置の一例として、１ビットのデータの入出力を行うＳＲＡＭ（staticRAM）９０の構成を示す。
図１４に示すように、ビット線ＢＬおよびバーＢＬ間に複数のメモリセルＭＣ１〜ＭＣｎが接続されてメモリセルカラムＣＣが構成されている。メモリセルＭＣ１〜ＭＣｎには、アドレスデコーダから延在するワード線ＷＬ１〜ＷＬｎがそれぞれ接続されている。このようなメモリセルカラムＣＣが並列して複数配置され、それぞれのメモリセルカラムＣＣから延在するビット線ＢＬおよびバーＢＬはカラムセレクタＣＳに接続されている。
【０００３】
カラムセレクタＣＳからは入出力線ＩＯおよびバーＩＯが延在し、読み出しブロックＲＢのセンスアンプＳＡの正入力および負入力に接続されている。また、入出力線ＩＯおよびバーＩＯは書き込みドライバＷＤの出力および反転出力にも接続されている。
【０００４】
センスアンプＳＡの出力ノードＮ１はトライステートバッファＴＢの入力に接続されている。ここで、センスアンプＳＡおよびトライステートバッファＴＢにはセンスイネーブル信号ＳＥが与えられる構成となっており、センスイネーブル信号ＳＥに応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【０００５】
トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌを構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【０００６】
また、書き込みドライバＷＤは、ライトイネーブル信号ＷＥが与えられる構成となっており、ライトイネーブル信号ＷＥに応じて活性あるいは非活性状態となり、活性状態の場合にデータ入力ポートＤＩより入力されたデータを、入出力線ＩＯおよびバーＩＯに相補的に出力する。
【０００７】
次に、ＳＲＡＭ９０の書き込み、読み出し動作の概略について説明する。データ入力ポートＤＩより入力されたデータは、書き込み時に活性状態となる書き込みドライバＷＤによって増幅され、入出力線ＩＯおよびバーＩＯに相補的に出力される。このとき、アドレス入力ポートＡＤより入力された書き込みアドレス信号は、アドレスデコーダＡＤＤによりデコードされ、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択し、そのワード線に接続されたメモリセルにデータを書き込む。
【０００８】
一方、所望のメモリセルからデータを読み出す場合、アドレス入力ポートＡＤから当該所望のメモリセルを指定する読み出しアドレス信号を入力し、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択する。所望のメモリセルが選択されると、その中に書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力される。このとき、読み出しブロックＲＢ内のセンスアンプＳＡおよびトライステートバッファＴＢはセンスイネーブル信号ＳＥで活性状態となっており、出力ノードＮ２から読み出しデータが増幅されて出力される。
【０００９】
以下、図１５に示すタイミングチャートを参照しつつ読み出しブロックＲＢの動作について説明する。
図１５に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図１５においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【００１０】
ここで、センスアンプＳＡおよびトライステートバッファＴＢはセンスイネーブル信号ＳＥを“Ｈ”状態にすることで活性状態となるように構成されている。従って、センスイネーブル信号ＳＥが“Ｈ”状態の期間（すなわちセンスアンプＳＡおよびトライステートバッファＴＢが活性状態の期間）は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【００１１】
データ保持手段Ｌに到達した読み出しデータは、インバータＩ１で反転増幅され出力ノードＮ３に出力される。なお、インバータＩ１では伝搬の遅延が生じるため、出力ノードＮ３における読み出しデータの出力タイミングは出力ノードＮ２よりもさらにずれている。
【００１２】
そして、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅されて出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００１３】
一方、センスイネーブル信号ＳＥが“Ｌ”状態の期間（すなわちセンスアンプＳＡおよびトライステートバッファＴＢが非活性状態の期間）は、センスアンプＳＡの出力ノードＮ１は高インピーダンス状態（“ＨｉＺ”状態）となる。
【００１４】
ここで、トライステートバッファＴＢの出力ノードＮ２にはインバータＩ２の出力が与えられる構成となっているので、出力ノードＮ２が“ＨｉＺ”状態になることはなく、また、出力ノードＮ３の読み出しデータはセンスイネーブル信号ＳＥが“Ｌ”状態となっても、所定の期間は直前のデータを維持する、すなわちラッチする。
【００１５】
そして、センスイネーブル信号ＳＥのサイクル１が終了しサイクル２が始まる、すなわち再びセンスイネーブル信号ＳＥが“Ｈ”になると、サイクル１とサイクル２とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータが異なるので、データ保持手段Ｌにラッチされたデータ、すなわち出力ノードＮ３が所定時間経過後に、“Ｌ”状態から“Ｈ”状態に反転する。ここで、センスイネーブル信号ＳＥのサイクル１が終了しサイクル２が始まった時点（センスイネーブル信号ＳＥの立ち上がり半値点）から、出力ノードＮ３が“Ｌ”状態から“Ｈ”状態に反転した時点（出力ノードＮ３の立ち上がり半値点）までをラッチ反転時間と呼称する。
【００１６】
なお、センスイネーブル信号ＳＥのサイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータが同じなので、サイクル２が終了しサイクル３が始まる、すなわち再びセンスイネーブル信号ＳＥが“Ｈ”になってもデータ保持手段Ｌにラッチされたデータは変化しない。
【００１７】
【発明が解決しようとする課題】
ＳＲＡＭ９０を一例として説明した従来の半導体記憶装置は以上のように構成されているので、センスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられている。センスイネーブル信号ＳＥが“Ｈ”状態の期間は、いわゆるセンス時間ということになるが、前に読み出したデータ（データ保持手段Ｌにラッチされたデータ）と、現在読み出されているデータが同じ場合（例えば図１５に示すサイクル２とサイクル３の場合）においては、両データが同じであることが確認されればそれ以上のセンス時間は不要である。
【００１８】
また、前に読み出したデータ（データ保持手段Ｌにラッチされたデータ）と、現在読み出されているデータが異なる場合（例えば図１５に示すサイクル１とサイクル２の場合）において、センス時間は、短い場合は、出力ノードＮ２が変化するまでの時間、長くてもデータ保持手段Ｌにラッチされたデータ、すなわち出力ノードＮ３が反転するまでの所定時間、すなわちラッチ反転時間だけで十分である。
【００１９】
しかしながら、従来の半導体記憶装置では図１５に示すように、センス時間はラッチ反転時間が経過した後にまで及び、センスする必要がなくなってもセンスイネーブル信号ＳＥが“Ｈ”状態の期間が続くことになる。
【００２０】
このように、センス時間がラッチ反転時間だけでなくセンス不要時間を含んでいたのは、出力ノードＮ２が変化するまでの時間や、ラッチ反転時間は素子（トランジスタなど）の電圧特性や温度特性などによってばらつきが生じるため、設計時にラッチ反転時間を正確に求めることが困難であり、センス時間が短すぎてラッチが完了しないといった不具合を防止するためセンス時間にマージンを設定する必要があったためである。
【００２１】
一方、センスアンプＳＡは、メモリセルから読み出された微小なビット線電位や入出力線電位を増幅する差動アンプであり、活性状態（すなわちセンス状態）では常にＤＣ電流が流れ続けるカレントミラー回路などを有した構成となっている。従って、センス不要時間においてもＤＣ電流が流れ続けるので、不要な電力を消費するといった問題があった。
【００２２】
本発明は上記のような問題点を解消するためになされたもので、センスイネーブル時間を最適化して不要な電力消費を低減した半導体記憶装置を提供する。
【００２３】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体記憶装置は、メモリセルに保持されたデータを読み出すデータ読み出し手段を備える半導体記憶装置であって、前記データ読み出し手段が、周期的に与えられる読み出し制御信号に応答して前記データを増幅して出力するセンス増幅手段と、前記センス増幅手段の出力を受け、前記データを一時的に保持した後、外部出力端子に出力するデータ保持手段と、前記読み出し制御信号の第１のサイクルで前記センス増幅手段から出力され、前記データ保持手段に保持された保持データと、前記読み出し制御信号の第２のサイクルで前記センス増幅手段から出力され、前記データ保持手段に保持される前の保持前データとを比較して、その比較結果を出力するデータ比較手段と、前記データ比較手段に接続され、前記比較結果に応じて前記読み出し制御信号を変更する信号変更手段とを備え、前記読み出し制御信号は、前記センス増幅手段を活性状態にして前記データを増幅して出力させる活性化信号と、前記センス増幅手段を非活性状態にする非活性化信号とで１のサイクルを構成し、前記信号変更手段は、前記比較結果が所定の結果を呈する場合には、前記活性化信号を、強制的に前記非活性化信号に転化させる。
【００２４】
本発明に係る請求項２記載の半導体記憶装置は、前記所定の結果が、前記保持前データと前記保持データとが異なる結果であって、前記データ比較手段は、一方の入力を前記保持データを検出することが可能なノードに接続され、他方の入力を前記保持前データを検出することが可能なノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の比較結果信号を出力する組み合わせ論理回路を有している。
【００２５】
本発明に係る請求項３記載の半導体記憶装置は、前記データ保持手段が、直列に接続された少なくとも１の第１および第２の信号反転手段を有し、前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、前記保持データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の出力ノードであって、前記保持前データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の入力ノードである。
【００２６】
本発明に係る請求項４記載の半導体記憶装置は、前記組み合わせ論理回路がＥＸＮＯＲ回路である。
【００２７】
本発明に係る請求項５記載の半導体記憶装置は、前記所定の結果が、前記保持前データと前記保持データとが同一の結果であって、前記データ比較手段は、一方の入力を前記保持データを検出することが可能なノードに接続され、他方の入力を前記保持前データを検出することが可能なノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の信号を出力する第１の組み合わせ論理回路と、前記第１の組み合わせ論理回路の出力と、前記活性化信号が与えられるタイミングに対応して与えられるパルス状のタイミング信号とを受け、前記保持前データと前記保持データとが同一の場合にのみ、前記タイミング信号に対応したパルス状の比較結果信号を出力する第２の組み合わせ論理回路とを有している。
【００２８】
本発明に係る請求項６記載の半導体記憶装置は、前記データ読み出し手段が、前記センス増幅手段の出力部と前記データ保持手段の入力部との間に介挿され、前記データを所定の期間遅延させて出力する遅延手段を備え、前記データ比較手段は、前記センス増幅手段の出力と前記遅延手段の出力とを受け、前記読み出し制御信号のうち、前記活性化信号が与えられている期間は、前記センス増幅手段の出力を出力し、前記非活性化信号が与えられている期間は、前記遅延手段の出力を出力する切り替え手段と、前記読み出し制御信号を受け、前記活性化信号が与えられるタイミングに対応して前記タイミング信号を生成するパルス生成手段とを有し、前記データ保持手段は、直列に接続された少なくとも１の第１および第２の信号反転手段を有し、前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、前記保持データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、前記保持前データを検出することが可能なノードは、前記切り替え手段の出力ノードである。
【００２９】
本発明に係る請求項７記載の半導体記憶装置は、前記第１の組み合わせ論理回路がＥＸＮＯＲ回路であり、前記第２の組み合わせ論理回路がＡＮＤ回路である。
【００３０】
本発明に係る請求項８記載の半導体記憶装置は、前記所定の結果が、前記保持前データと前記保持データとが異なる第１の結果と、前記保持前データと前記保持データとが同一である第２の結果とを含み、前記データ比較手段は、一方の入力を前記保持データを検出することが可能な第１のノードに接続され、他方の入力を前記保持前データを検出することが可能な第２のノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の第１の比較結果信号を出力する第１の組み合わせ論理回路と、一方の入力を前記保持データを検出することが可能な第３のノードに接続され、他方の入力を前記保持前データを検出することが可能な第４のノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の信号を出力する第２の組み合わせ論理回路と、前記第２の組み合わせ論理回路の出力と、前記活性化信号が与えられるタイミングに対応して与えられるパルス状のタイミング信号とを受け、前記保持前データと前記保持データとが同一の場合にのみ、前記タイミング信号に対応したパルス状の第２の比較結果信号を出力する第３の組み合わせ論理回路と、前記第１の組み合わせ論理回の出力と、前記第３の組み合わせ論理回路の出力とを受け、前記保持前データと前記保持データとが異なる場合には前記第１の比較結果信号を、前記保持前データと前記保持データとが同一の場合には前記第２の比較結果信号を出力する第４の組み合わせ論理回路とを有している。
【００３１】
本発明に係る請求項９記載の半導体記憶装置は、前記データ読み出し手段が、前記センス増幅手段の出力部と前記データ保持手段の入力部との間に介挿され、前記データを所定の期間遅延させて出力する遅延手段を備え、前記データ比較手段は、前記センス増幅手段の出力と前記遅延手段の出力とを受け、前記読み出し制御信号のうち、前記活性化信号が与えられている期間は、前記センス増幅手段の出力を出力し、前記非活性化信号が与えられている期間は、前記遅延手段の出力を出力する切り替え手段と、前記読み出し制御信号を受け、前記活性化信号が与えられるタイミングに対応して前記タイミング信号を生成するパルス生成手段とを有し、前記データ保持手段は、直列に接続された少なくとも１の第１および第２の信号反転手段を有し、前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、前記保持データを検出することが可能な第１のノードは、前記少なくとも１の第１の信号反転手段の出力ノードであり、前記保持前データを検出することが可能な第２のノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、前記保持データを検出することが可能な第３のノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、前記保持前データを検出することが可能な第４のノードは、前記切り替え手段の出力ノードである。
【００３２】
本発明に係る請求項１０記載の半導体記憶装置は、前記第１の組み合わせ論理回路はＥＸＮＯＲ回路であり、前記第２の組み合わせ論理回路はＥＸＮＯＲ回路であり、前記第３の組み合わせ論理回路はＡＮＤ回路であり、前記第４の組み合わせ論理回路はＯＲ回路である。
【００３３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体記憶装置の実施の形態１として、１ビットのデータの入出力を行うＳＲＡＭ１００の構成および動作について図１〜図６を用いて説明する。
【００３４】
＜Ａ−１−１．全体構成＞
図１はＳＲＡＭ１００の全体構成を示す図である。図１に示すように、ビット線ＢＬおよびバーＢＬ間に複数のメモリセルＭＣ１〜ＭＣｎが接続されてメモリセルカラムＣＣが構成されている。メモリセルＭＣ１〜ＭＣｎには、アドレスデコーダから延在するワード線ＷＬ１〜ＷＬｎがそれぞれ接続されている。このようなメモリセルカラムＣＣが並列して複数配置され、それぞれのメモリセルカラムＣＣから延在するビット線ＢＬおよびバーＢＬはカラムセレクタＣＳに接続されている。
【００３５】
カラムセレクタＣＳからは入出力線ＩＯおよびバーＩＯが延在し、読み出しブロックＲＢ１のセンスアンプＳＡの正入力および負入力に接続されている。また、入出力線ＩＯおよびバーＩＯは書き込みドライバＷＤの出力および反転出力にも接続されている。
【００３６】
センスアンプＳＡの出力ノードＮ１はトライステートバッファ（遅延手段）ＴＢの入力に接続されている。そして、トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌ１を構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力ノードＮ１１にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【００３７】
また、出力ノードＮ２およびＮ３はＥＸＮＯＲ回路Ｇ１の入力に接続され、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４はリセット回路ＲＳに接続されている。ここで、ＥＸＮＯＲ回路Ｇ１は、後に説明する理由からデータ比較手段と言うことができ、リセット回路ＲＳは、後に説明する理由から信号変更手段と言うことができる。
【００３８】
リセット回路ＲＳにはセンスイネーブル信号ＳＥ（読み出し制御信号）が入力され、その出力ノードＮ５はセンスアンプＳＡおよびトライステートバッファＴＢに接続される構成となっており、センスアンプＳＡおよびトライステートバッファＴＢは出力ノードＮ５から与えられる信号に応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【００３９】
また、書き込みドライバＷＤは、ライトイネーブル信号ＷＥが与えられる構成となっており、ライトイネーブル信号ＷＥに応じて活性あるいは非活性状態となり、活性状態の場合にデータ入力ポートＤＩより入力されたデータを、入出力線ＩＯおよびバーＩＯに相補的に出力する。
【００４０】
＜Ａ−１−２．センスアンプの構成＞
図２にセンスアンプＳＡの構成を示す。図２に示すようにセンスアンプＳＡはＰＭＯＳトランジスタＱ１およびＱ２と、ＮＭＯＳトランジスタＱ３〜Ｑ５によって構成されるカレントミラー回路を有している。
【００４１】
ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３、およびＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４が直列に接続され、ＰＭＯＳトランジスタＱ１およびＱ２のソース電極は電源電位ＶDDに接続され、ＮＭＯＳトランジスタＱ３およびＱ４のソース電極は、ＮＭＯＳトランジスタＱ５のドレイン電極に共通に接続されている。なお、ＮＭＯＳトランジスタＱ５のソース電極は接地電位ＧＮＤに接続されている。
【００４２】
ここで、ＰＭＯＳトランジスタＱ１およびＱ２のゲート電極は、共通してＮＭＯＳトランジスタＱ３のドレイン電極に接続され、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４の接続ノードがセンスアンプＳＡの出力ノードＮ１となっている。また、ＮＭＯＳトランジスタＱ３およびＱ４のゲート電極には、それぞれ入出力線ＩＯおよびバーＩＯが接続され、ＮＭＯＳトランジスタＱ５のゲート電極にはリセット回路ＲＳの出力ノードＮ５が接続される構成となっている。
【００４３】
このような構成のセンスアンプＳＡにおいては、出力ノードＮ５が“Ｌ”状態にあるときは、出力ノードＮ１は高インピーダンス状態（“ＨｉＺ”状態）となる。
【００４４】
＜Ａ−１−３．トライステートバッファの構成＞
図３にトライステートバッファＴＢの構成を示す。図３に示すようにトライステートバッファＴＢは、電源電位ＶDDと接地電位ＧＮＤの間に順に直列に接続されたＰＭＯＳトランジスタＱ１１、Ｑ１２、ＮＭＯＳトランジスタＱ１３、Ｑ１４と、入力側がＮＭＯＳトランジスタＱ１４のゲート電極に接続され、出力側がＰＭＯＳトランジスタＱ１１のゲート電極に接続されたインバータＩ１０とで構成される前段回路と、電源電位ＶDDと接地電位ＧＮＤの間に順に直列に接続されたＰＭＯＳトランジスタＱ１５、Ｑ１６、ＮＭＯＳトランジスタＱ１７、Ｑ１８と、入力側がＮＭＯＳトランジスタＱ１８のゲート電極に接続され、出力側がＰＭＯＳトランジスタＱ１５のゲート電極に接続されたインバータＩ１１とで構成される後段回路とを有している。
【００４５】
前段回路において、ＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３のゲート電極は、共通してセンスアンプＳＡの出力ノードＮ１に接続され、ＮＭＯＳトランジスタＱ１４のゲート電極にはリセット回路ＲＳの出力ノードＮ５が接続される構成となっている。
【００４６】
後段回路において、ＰＭＯＳトランジスタＱ１６およびＮＭＯＳトランジスタＱ１７のゲート電極は、共通してＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３の接続ノードに接続され、ＰＭＯＳトランジスタＱ１６およびＮＭＯＳトランジスタＱ１７の接続ノードがトライステートバッファＴＢの出力ノードＮ２となっている。また、ＮＭＯＳトランジスタＱ１８のゲート電極にはリセット回路ＲＳの出力ノードＮ５が接続される構成となっている。
【００４７】
このような構成のトライステートバッファＴＢにおいては、出力ノードＮ５が“Ｌ”状態にあるときは、出力ノードＮ２は高インピーダンス状態（“ＨｉＺ”状態）となるが、先に説明したようにトライステートバッファＴＢの出力ノードＮ２にはインバータＩ２の出力が与えられる構成となっているので、出力ノードＮ２が“ＨｉＺ”状態になることはない。
【００４８】
＜Ａ−１−４．リセット回路の構成＞
図４にリセット回路ＲＳの構成を示す。図４に示すようにリセット回路ＲＳはＥＸＮＯＲ回路Ｇ１１およびＧ１２、反転入力ＥＸＯＲ回路Ｇ１３、ＮＯＲ回路Ｇ１４とを備えている。
【００４９】
ＥＸＮＯＲ回路Ｇ１１および反転入力ＥＸＯＲ回路Ｇ１３のそれぞれの一方の入力にはセンスイネーブル信号ＳＥが与えられ、ＥＸＮＯＲ回路Ｇ１２およびＮＯＲ回路Ｇ１４のそれぞれの一方の入力にはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４が接続される構成となっている。また、ＥＸＮＯＲ回路Ｇ１１の出力はＥＸＮＯＲ回路Ｇ１２の他方の入力に接続され、ＥＸＮＯＲ回路Ｇ１２の出力は反転入力ＥＸＯＲ回路Ｇ１３の他方の入力に接続され、反転入力ＥＸＯＲ回路Ｇ１３の出力はＮＯＲ回路Ｇ１４およびＥＸＮＯＲ回路Ｇ１１の他方の入力に接続されている。そしてＮＯＲ回路Ｇ１４の出力がリセット回路ＲＳの出力ノードＮ５となっている。
【００５０】
図５にリセット回路ＲＳの単独動作を示す。図５に示すように、出力ノードＮ４が“Ｌ”状態にあるときはセンスイネーブル信号ＳＥはそのまま通過し、出力ノードＮ４が“Ｈ”状態になったときは出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しく、センスイネーブル信号ＳＥは非活性（ディスエーブル）状態になるに等しい。
【００５１】
また、出力ノードＮ４が“Ｈ”状態になるタイミングで出力ノードＮ５は“Ｌ”状態になるが、一旦“Ｌ”状態になる（リセットされると）と、次にセンスイネーブル信号ＳＥが“Ｈ”になる（すなわちセットされる）まで“Ｌ”状態を維持する。このように、リセット回路ＲＳはセンスイネーブル信号ＳＥを実質的に変更するので信号変更手段と言うことができる。
【００５２】
＜Ａ−２．装置動作＞
次に、ＳＲＡＭ１００の書き込み、読み出し動作の概略について説明する。データ入力ポートＤＩより入力されたデータは、書き込み時に活性状態となる書き込みドライバＷＤによって増幅され、入出力線ＩＯおよびバーＩＯに相補的に出力される。このとき、アドレス入力ポートＡＤより入力された書き込みアドレス信号は、アドレスデコーダＡＤＤによりデコードされ、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択し、そのワード線に接続されたメモリセルにデータを書き込む。
【００５３】
一方、所望のメモリセルからデータを読み出す場合、アドレス入力ポートＡＤから当該所望のメモリセルを指定する読み出しアドレス信号を入力し、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択する。所望のメモリセルが選択されると、その中に書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力される。以後の動作は読み出しブロックＲＢ１内のＥＸＮＯＲ回路Ｇ１およびリセット回路ＲＳの動作と密接に関連するので、図６に示すタイミングチャートを参照しつつ説明する。
【００５４】
図６に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図６においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【００５５】
ここで、図６に示すように、サイクル１の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。センスアンプＳＡおよびトライステートバッファＴＢは、図２および図３を用いて説明したようにリセット回路ＲＳの出力ノードＮ５を“Ｈ”状態にすることで活性状態となるように構成されている。従って、出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００５６】
なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【００５７】
データ保持手段Ｌ１においては、サイクル１になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態なのでＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。
【００５８】
そして、サイクル１で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｈ”状態になる）と、出力ノードＮ３は“Ｈ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノード４は“Ｈ”状態となり、図４を用いて説明したようにリセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【００５９】
ここで、ＥＸＮＯＲ回路Ｇ１はデータ保持手段Ｌ１にラッチされたデータの変化を検出し、その結果をリセット回路ＲＳに出力するので、データ比較手段と言うことができる。
【００６０】
なお、先に説明したように、リセット回路ＲＳは出力ノードＮ４が“Ｈ”状態になるタイミングで出力ノードＮ５を“Ｌ”状態にする回路であり、一旦“Ｌ”状態になる（リセットされると）と、次にセンスイネーブル信号ＳＥが“Ｈ”になる（すなわちセットされる）まで“Ｌ”状態を維持する。
【００６１】
また、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。先に説明したように、出力ノードＮ１１は出力ノードＮ２に接続されているので、出力ノードＮ５が“Ｌ”状態になって、センスアンプＳＡおよびトライステートバッファＴＢが非活性状態になっても、出力ノードＮ２は“Ｈ”状態を維持する。
【００６２】
次に、サイクル１からサイクル２に変わると、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが変わる。サイクル２の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、リセット回路ＲＳの出力ノードＮ５からセンスイネーブル信号ＳＥがそのまま出力される。出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００６３】
データ保持手段Ｌ１においては、サイクル２になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｈ”状態、出力ノードＮ３は“Ｌ”状態なのでＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。
【００６４】
そして、サイクル２で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｌ”状態になる）と、出力ノードＮ３は“Ｌ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｈ”状態となる。従って、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【００６５】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００６６】
次に、サイクル２からサイクル３に変わっても、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは変化しない。サイクル３の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、リセット回路ＲＳの出力ノードＮ５からセンスイネーブル信号ＳＥがそのまま出力される。出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００６７】
読み出しデータが変化しないので、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態を維持し、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態を維持する。従って、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることはない。
【００６９】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００７０】
＜Ａ−３．特徴的作用効果＞
以上説明したように、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前後で変化するサイクル１およびサイクル２においては、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることにより、センスイネーブル時間を最適化でき、保持データと現在読み出しているデータが異なっている場合にセンスアンプＳＡが活性状態にある期間を短縮し、センスアンプＳＡで消費される電力を低減することができる。
【００７１】
なお、図６に示すサイクル１およびサイクル２において、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。ここで、当該センス時間はトライステートバッファの出力ノードＮ２が完全に変化するまでの時間をカバーしているので十分な長さを有していると言える。
【００７２】
また、図６に示すサイクル３においても、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。この場合は、センスイネーブル信号ＳＥが“Ｈ”状態の期間と同じであるのでセンスアンプＳＡで消費される電力を低減することはできないが、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前後で変化する場合が多い装置、例えば画像処理装置などに本実施の形態を適用すると、構成が比較的簡単で、消費電力の低減効果を十分に得ることができる。
【００７３】
＜Ａ−４．変形例＞
ここで、図６に示すサイクル１およびサイクル２において、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４が“Ｈ”状態にある期間を、データ変化検出期間と呼称することができる。
【００７４】
このデータ変化検出期間は、出力ノードＮ２が変化してから出力ノードＮ３が変化するまでの期間によって規定される。従って、出力ノードＮ２が変化してから出力ノードＮ３が変化するまでの期間が長くなるように、増幅手段（ドライバやバッファ等）や論理反転手段（インバータ等）を出力ノードＮ２、Ｎ３、Ｎ１１、およびデータ出力ポートＤＯに付加することで、このデータ変化検出期間を長くすることができる。
【００７５】
データ変化検出期間を長くすることによる利点は、出力ノードＮ４を確実に“Ｈ”状態にできることにある。すなわち、出力ノードＮ２が変化してから出力ノードＮ３が変化するまでの期間が短いと、ＥＸＮＯＲ回路Ｇ１を構成する半導体素子（トランジスタ等）の動作が変化に追いつけず、出力ノードＮ４を確実に“Ｈ”状態にできないからである。
【００７６】
なお、データ変化検出期間を１ナノ秒（ｎｓｅｃ）程度とするには、インバータを使用する場合には５〜１０個のインバータを、例えばインバータＩ１に付加すれば良い。
【００７７】
この場合、データ保持手段Ｌ１におけるデータの変化を検出するためには、データの取り出しノードは出力ノードＮ２とＮ３だけに限らず、データ保持手段Ｌ１の入力からデータ出力ポートＤＯまでの間であれば、何れの出力ノードから取り出しても良い。
【００７８】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る半導体記憶装置の実施の形態２として、１ビットのデータの入出力を行うＳＲＡＭ２００の構成および動作について図７〜図１１を用いて説明する。
【００７９】
＜Ｂ−１−１．読み出しブロックの構成＞
図７にＳＲＡＭ２００の読み出しブロックＲＢ２の構成を示す。なお、読み出しブロックＲＢ２に、入出力線ＩＯおよびバーＩＯを介してカラムセレクタＣＳやメモリセルカラムＣＣ等が接続され、入出力線ＩＯおよびバーＩＯに書き込みドライバＷＤが接続される構成については、図１に示したＳＲＡＭ１００と同様であるので、簡略化のため図示は省略する。また、図１と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８０】
図７において、センスアンプＳＡの出力ノードＮ１はトライステートバッファＴＢの入力に接続されている。そして、トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌ２を構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力ノードＮ１１にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【００８１】
また、出力ノードＮ１およびＮ２はセレクタＳＬ（切り替え手段）に接続され、セレクタＳＬの出力ノードＮ６はＥＸＮＯＲ回路Ｇ２の一方の入力に接続されている。そして、ＥＸＮＯＲ回路Ｇ２の他方の入力には出力ノードＮ２が接続され、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８はＡＮＤ回路Ｇ３の一方の入力に接続されている。
【００８２】
ＡＮＤ回路Ｇ３の出力ノードＮ９はリセット回路ＲＳに接続されている。リセット回路ＲＳにはセンスイネーブル信号ＳＥが入力され、その出力ノードＮ５はセンスアンプＳＡおよびトライステートバッファＴＢに接続される構成となっており、センスアンプＳＡおよびトライステートバッファＴＢは出力ノードＮ５から与えられる信号に応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【００８３】
また、センスイネーブル信号ＳＥは、セレクタＳＬおよびパルス生成手段ＰＧにも与えられ、パルス生成手段ＰＧの出力ノードＮ７はＡＮＤ回路Ｇ３の他方の入力に接続されている。
【００８４】
＜Ｂ−１−２．パルス生成手段の構成＞
図８にパルス生成手段ＰＧの構成を示す。図８に示すようにパルス生成手段ＰＧは、直列に接続されたインバータＩ２１〜Ｉ２３とＡＮＤ回路Ｇ２１とを有している。そして、センスイネーブル信号ＳＥがＡＮＤ回路Ｇ２１の一方の入力、およびインバータＩ２１の入力に与えられる構成となっている。また、インバータＩ２３の出力ノードＮ２１はＡＮＤ回路Ｇ２１の他方の入力に接続され、ＡＮＤ回路Ｇ２１の出力が出力ノードＮ７となっている。
【００８５】
図９にパルス生成手段ＰＧの単独動作を示す。図９に示すように、センスイネーブル信号ＳＥが“Ｈ”状態になると、インバータＩ２１〜Ｉ２３で発生する所定の遅延時間が経過した後、インバータＩ２３の出力ノードＮ２１が“Ｌ”状態となる。ＡＮＤ回路Ｇ２１は、センスイネーブル信号ＳＥおよび出力ノードＮ２１における信号変化のタイミングの時間差に相当する期間だけ“Ｈ”状態となる。すなわちパルス信号を出力ノードＮ７に与える。
【００８６】
＜Ｂ−１−３．セレクタの構成＞
図１０にセレクタＳＬの構成を示す。図１０に示すようにセレクタＳＬはトランスミッションゲートＴＧ１およびＴＧ２と、インバータＩ３１とを備えている。
【００８７】
トランスミッションゲートＴＧ１およびＴＧ２の入力端子には、それぞれ出力ノードＮ１およびＮ２が接続され、トランスミッションゲートＴＧ１およびＴＧ２の出力端子が共通して出力ノードＮ６となっている。そして、トランスミッションゲートＴＧ１のＮＭＯＳトランジスタ側のゲート電極およびトランスミッションゲートＴＧ２のＰＭＯＳトランジスタ側のゲート電極にはセンスイネーブル信号ＳＥが与えられ、トランスミッションゲートＴＧ１のＰＭＯＳトランジスタ側のゲート電極およびトランスミッションゲートＴＧ２のＮＭＯＳトランジスタ側のゲート電極には、インバータＩ３１を介してセンスイネーブル信号ＳＥの反転信号が与えられる構成となっている。
【００８８】
このような構成のセレクタＳＬにおいては、センスイネーブル信号ＳＥが“Ｈ”状態の場合は出力ノードＮ１のデータを出力ノードＮ６に与え、センスイネーブル信号ＳＥが“Ｌ”状態の場合は出力ノードＮ２のデータを出力ノードＮ６に与えることになる。
【００８９】
＜Ｂ−２．装置動作＞
ＳＲＡＭ２００の書き込み、読み出し動作の概略については、ＳＲＡＭ１００と同様であるので重複する説明は省略する。なお、所望のメモリセルに書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力された後の動作は、データ比較手段であるＥＸＮＯＲ回路Ｇ２、ＡＮＤ回路Ｇ３、セレクタＳＬ、パルス生成手段ＰＧ、およびリセット回路ＲＳの動作と密接に関連するので、図１１に示すタイミングチャートを参照しつつ説明する。
【００９０】
図１１に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図１１においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【００９１】
ここで、図１１に示すように、サイクル１の直前においてはＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”である。従って、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。センスアンプＳＡおよびトライステートバッファＴＢは、図２および図３を用いて説明したようにリセット回路ＲＳの出力ノードＮ５を“Ｈ”状態にすることで活性状態となるように構成されている。従って、出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００９２】
なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【００９３】
データ保持手段Ｌ２においては、サイクル１になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態である。そして、サイクル１で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｈ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２はＬである。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【００９４】
やがて、出力ノードＮ２が“Ｈ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【００９５】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられる。従ってＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままであり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力することになる。
【００９６】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００９７】
次に、サイクル１からサイクル２に変わると、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが変わる。サイクル２の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態である。従って、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【００９８】
データ保持手段Ｌ２においては、サイクル２になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｈ”状態、出力ノードＮ３は“Ｌ”状態である。そして、サイクル２で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｈ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【００９９】
やがて、出力ノードＮ２が“Ｌ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【０１００】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられる。従ってＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままであり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力することになる。
【０１０１】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【０１０２】
次に、サイクル２からサイクル３に変わっても、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは変化しない。サイクル３の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”である。従って、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【０１０３】
しかし、サイクル３においては、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態であり、サイクル３で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｌ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態のままである。
【０１０４】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられるが、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｈ”状態であるので、当該パルス信号に対応してＡＮＤ回路Ｇ３の出力ノードＮ９が“Ｈ”状態となり、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１０５】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【０１０６】
＜Ｂ−３．特徴的作用効果＞
以上説明したように、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前のサイクルと変わらないサイクル３においては、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることにより、センスイネーブル時間を最適化してセンスアンプＳＡが活性状態にある期間を短縮するので、保持データと現在読み出しているデータが同一の場合にセンスアンプＳＡで消費される電力を低減することができる。
【０１０７】
なお、図１１に示すサイクル３において、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。ここで、当該センス時間は出力ノードＮ１およびＮ２において、データの変化がないことを確認するだけの長さがあれば良いので、トライステートバッファの出力ノードＮ２が完全に変化するまでの時間をカバーする必要があった実施の形態１におけるセンス時間よりもさらに短縮されている。
【０１０８】
また、図１１に示すサイクル１およびサイクル２においても、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。この場合は、センスイネーブル信号ＳＥが“Ｈ”状態の期間と同じであるのでセンスアンプＳＡで消費される電力を低減することはできないが、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前のサイクルと変わらない場合が多い装置、例えば読み出しが多いインストラクションメモリなどに本実施の形態を適用すると、消費電力の低減効果が大きな装置を得ることができる。
【０１０９】
＜Ｂ−４．変形例＞
ここで、図１１に示すサイクル１およびサイクル２において、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｌ”状態にある期間を、データ変化検出期間と呼称することができる。
【０１１０】
このデータ変化検出期間は、出力ノードＮ１が変化してから出力ノードＮ２が変化するまでの期間によって規定される。従って、出力ノードＮ１が変化してから出力ノードＮ２が変化するまでの期間が長くなるように、増幅手段（ドライバやバッファ等）や論理反転手段（インバータ等）を出力ノードＮ２、Ｎ３、Ｎ１１、およびデータ出力ポートＤＯに付加することで、このデータ変化検出期間を長くすることができる。
【０１１１】
データ変化検出期間を長くすることによる利点は、出力ノードＮ８を確実に“Ｌ”状態にできることにある。すなわち、出力ノードＮ１が変化してから出力ノードＮ２が変化するまでの期間が短いと、ＥＸＮＯＲ回路Ｇ２を構成する半導体素子（トランジスタ等）の動作が変化に追いつけず、出力ノードＮ８を確実に“Ｌ”状態にできないからである。
【０１１２】
この場合、データの変化を検出するためのデータの取り出しノードは、出力ノードＮ１およびＮ２に限られず、センスアンプＳＡの出力からデータ保持手段Ｌ２の入力での間であれば、何れの出力ノードから取り出しても良い。
【０１１３】
また、図７においては、パルス生成手段ＰＧを用いて、センスイネーブル信号ＳＥに基づいて出力ノードＮ７のパルス信号を生成しているが、当該信号はセンスイネーブル信号ＳＥとは別個に、外部から供給するようにしても良い。この場合、専用の外部クロック信号などを使用する。
【０１１４】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る半導体記憶装置の実施の形態３として、１ビットのデータの入出力を行うＳＲＡＭ３００の構成および動作について図１２および図１３を用いて説明する。
【０１１５】
＜Ｃ−１−１．読み出しブロックの構成＞
図１２にＳＲＡＭ３００の読み出しブロックＲＢ３の構成を示す。なお、読み出しブロックＲＢ３に、入出力線ＩＯおよびバーＩＯを介してカラムセレクタＣＳやメモリセルカラムＣＣ等が接続され、入出力線ＩＯおよびバーＩＯに書き込みドライバＷＤが接続される構成については、図１に示したＳＲＡＭ１００と同様であるので、簡略化のため図示は省略する。また、図１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１６】
図１２において、センスアンプＳＡの出力ノードＮ１はトライステートバッファＴＢの入力に接続されている。そして、トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌ３を構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力ノードＮ１１にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【０１１７】
また、出力ノードＮ１およびＮ２はセレクタＳＬに接続され、セレクタＳＬの出力ノードＮ６はＥＸＮＯＲ回路Ｇ２の一方の入力に接続されている。そして、ＥＸＮＯＲ回路Ｇ２の他方の入力には出力ノードＮ２が接続され、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８はＡＮＤ回路Ｇ３の一方の入力に接続されている。
【０１１８】
ＡＮＤ回路Ｇ３の出力ノードＮ９はＯＲ回路Ｇ４の一方の入力に接続され、ＯＲ回路Ｇ４の出力ノードＮ１０はリセット回路ＲＳに接続されている。
【０１１９】
リセット回路ＲＳにはセンスイネーブル信号ＳＥが入力され、その出力ノードＮ５はセンスアンプＳＡおよびトライステートバッファＴＢに接続される構成となっており、センスアンプＳＡおよびトライステートバッファＴＢは出力ノードＮ５から与えられる信号に応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【０１２０】
また、センスイネーブル信号ＳＥは、セレクタＳＬおよびパルス生成手段ＰＧにも与えられ、パルス生成手段ＰＧの出力ノードＮ７はＡＮＤ回路Ｇ３の他方の入力に接続されている。
【０１２１】
また、出力ノードＮ２およびＮ３はＥＸＮＯＲ回路Ｇ１の入力に接続され、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４はＯＲ回路Ｇ４の他方の入力に接続されている。
【０１２２】
＜Ｃ−２．装置動作＞
ＳＲＡＭ３００の書き込み、読み出し動作の概略については、ＳＲＡＭ１００およびＳＲＡＭ２００と同様であるので重複する説明は省略する。なお、所望のメモリセルに書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力された後の動作は、データ比較手段であるＥＸＮＯＲ回路Ｇ１およびＧ２、ＡＮＤ回路Ｇ３、ＯＲ回路Ｇ４、セレクタＳＬ、パルス生成手段ＰＧ、およびリセット回路ＲＳの動作と密接に関連するので、図１３に示すタイミングチャートを参照しつつ説明する。
【０１２３】
図１３に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図１３においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【０１２４】
ここで、図１３に示すように、サイクル１の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。また、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態である。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は“Ｌ”状態となり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【０１２５】
センスアンプＳＡおよびトライステートバッファＴＢは、図２および図３を用いて説明したようにリセット回路ＲＳの出力ノードＮ５を“Ｈ”状態にすることで活性状態となるように構成されている。従って、出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【０１２６】
なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【０１２７】
データ保持手段Ｌ３においては、サイクル１になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態である。
【０１２８】
そして、サイクル１で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｈ”状態になる）と、出力ノードＮ３は“Ｈ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｈ”状態となる。
【０１２９】
また、サイクル１で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｈ”状態になった）時点では、出力ノードＮ２はＬである。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【０１３０】
やがて、出力ノードＮ２が“Ｈ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【０１３１】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられ、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままである。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は、出力ノードＮ４の変化に合わせて“Ｈ”状態となり、出力ノードＮ４が“Ｌ”状態となると出力ノードＮ１０も“Ｌ”状態となる。
【０１３２】
出力ノードＮ１０が“Ｈ”状態になると、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１３３】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【０１３４】
次に、サイクル１からサイクル２に変わると、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが変わる。サイクル２の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態である。また、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は“Ｌ”状態であり、リセット回路ＲＳの出力ノードＮ５からセンスイネーブル信号ＳＥがそのまま出力される。出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【０１３５】
データ保持手段Ｌ３においては、サイクル２になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｈ”状態、出力ノードＮ３は“Ｌ”状態なのでＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。
【０１３６】
そして、サイクル２で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｌ”状態になる）と、出力ノードＮ３は“Ｌ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｈ”状態となる。
【０１３７】
また、サイクル２で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｈ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【０１３８】
やがて、出力ノードＮ２が“Ｌ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【０１３９】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられ、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままである。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は、出力ノードＮ４の変化に合わせて“Ｈ”状態となり、出力ノードＮ４が“Ｌ”状態となると出力ノードＮ１０も“Ｌ”状態となる。
【０１４０】
出力ノードＮ１０が“Ｈ”状態になると、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１４１】
次に、サイクル２からサイクル３に変わっても、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは変化しない。サイクル３の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”である。また、サイクル３の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、ＯＲ回路Ｇ４の出力ノードＮ１０は“Ｌ”であり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【０１４２】
しかし、サイクル３においては、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態であり、サイクル３で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｌ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態のままである。
【０１４３】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられるが、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｈ”状態であるので、当該パルス信号に対応してＡＮＤ回路Ｇ３の出力ノードＮ９が“Ｈ”状態となる。
【０１４４】
一方、読み出しデータが変化しないので、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態を維持し、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態を維持する。従ってＯＲ回路Ｇ４の出力ノードＮ１０は“Ｈ”状態となり、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１４５】
＜Ｃ−３．特徴的作用効果＞
以上説明したように、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前後で変化するサイクル１およびサイクル２において、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態とし、また、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前のサイクルと変わらないサイクル３において、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることにより、センスイネーブル時間を最適化してセンスアンプＳＡが活性状態にある期間を短縮するので、保持データと現在読み出しているデータが異なっている場合でも同一の場合でも、センスアンプＳＡで消費される電力を大幅に低減することができる。
【０１４６】
＜Ｃ−４．変形例＞
ここで、データ変化検出期間である、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４が“Ｈ”状態にある期間、およびＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｌ”状態にある期間を調整して、出力ノードＮ４を確実に“Ｈ”状態に、出力ノードＮ８を確実に“Ｌ”状態にするために、増幅手段（ドライバやバッファ等）や論理反転手段（インバータ等）を出力ノードＮ２、Ｎ３、Ｎ１１、およびデータ出力ポートＤＯに付加しても良いことは実施の形態１および実施の形態２と同様である。
【０１４７】
【発明の効果】
本発明に係る請求項１記載の半導体記憶装置によれば、データ比較手段により、データ保持手段に保持された保持データと、データ保持手段に保持される前の保持前データとを比較し、その比較結果が所定の結果を呈する場合には、信号変更手段により、読み出し制御信号のうち、センス増幅手段を活性化させる活性化信号を、強制的に非活性化信号に転化させるので、センス増幅手段が活性状態にある期間を短縮し、センス増幅手段で消費される電力を低減して、低消費電力の半導体記憶装置を得ることができる。
【０１４８】
本発明に係る請求項２記載の半導体記憶装置によれば、保持データと保持前データとが異なる結果の場合、組み合わせ論理回路からパルス状の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させるので、保持データと保持前データとが異なる場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが異なる場合には、センス増幅手段が活性状態にある期間を短縮し、センス増幅手段で消費される電力を低減して、低消費電力の半導体記憶装置を得ることができる。
【０１４９】
本発明に係る請求項３記載の半導体記憶装置によれば、データ保持手段の少なくとも１の第１の信号反転手段の出力ノードから保持データを検出し、少なくとも１の第１の信号反転手段の入力ノードから保持前データを検出することにより、保持データと保持前データとの間に少なくとも１の第１の信号反転手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。
【０１５０】
本発明に係る請求項４記載の半導体記憶装置によれば、組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の比較結果信号を信号変更手段に与えることができる。
【０１５１】
本発明に係る請求項５記載の半導体記憶装置によれば、第１の組み合わせ論理回路から、保持前データと保持データとが異なる場合にのみパルス状の信号を出力し、第２の組み合わせ論理回路において、当該パルス状の信号とタイミング信号とを比較し、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合にのみ、第２の組み合わせ論理回路からタイミング信号に対応したパルス状の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させるので、保持データと保持前データとが同一の場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが同一の場合には、センス増幅手段が活性状態にある期間を短縮し、センス増幅手段で消費される電力を低減して、低消費電力の半導体記憶装置を得ることができる。
【０１５２】
本発明に係る請求項６記載の半導体記憶装置によれば、少なくとも１の第１の信号反転手段の入力ノードから保持データを検出し、切り替え手段の出力ノードから保持前データを検出することにより、保持データと保持前データとの間に遅延手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。また、活性化信号が与えられるタイミングに対応してタイミング信号を生成するパルス生成手段を備えるので、外部からタイミング信号を与えることが不要になる。
【０１５３】
本発明に係る請求項７記載の半導体記憶装置によれば、第１の組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の信号を出力することができ、第２の組み合わせ論理回路をＡＮＤ回路とすることで、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合には、タイミング信号に対応したパルス状の比較結果信号を信号変更手段に与えることができる。
【０１５４】
本発明に係る請求項８記載の半導体記憶装置によれば、保持データと保持前データとが異なる結果の場合、第１の組み合わせ論理回路からパルス状の第１の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させ、第２の組み合わせ論理回路から、保持前データと保持データとが異なる場合にのみパルス状の信号を出力し、第３の組み合わせ論理回路において、当該パルス状の信号とタイミング信号とを比較し、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合にのみ、第３の組み合わせ論理回路からタイミング信号に対応したパルス状の第２の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させるので、保持データと保持前データとが異なる場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが異なる場合に、センス増幅手段が活性状態にある期間を短縮するとともに、保持データと保持前データとが同一の場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが同一の場合にも、センス増幅手段が活性状態にある期間を短縮するので、センス増幅手段で消費される電力を大幅に低減して、低消費電力の半導体記憶装置を得ることができる。
【０１５５】
本発明に係る請求項９記載の半導体記憶装置によれば、データ保持手段の少なくとも１の第１の信号反転手段の出力ノードから保持データを検出し、少なくとも１の第１の信号反転手段の入力ノードから保持前データを検出することにより、保持データと保持前データとの間に少なくとも１の第１の信号反転手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。また、少なくとも１の第１の信号反転手段の入力ノードから保持データを検出し、切り替え手段の出力ノードから保持前データを検出することにより、保持データと保持前データとの間に遅延手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。また、活性化信号が与えられるタイミングに対応してタイミング信号を生成するパルス生成手段を備えるので、外部からタイミング信号を与えることが不要になる。
【０１５６】
本発明に係る請求項１０記載の半導体記憶装置によれば、第１の組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の第１の比較結果信号を出力することができ、第２の組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の信号を出力することができ、第３の組み合わせ論理回路をＡＮＤ回路とすることで、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合には、タイミング信号に対応したパルス状の第２の比較結果信号を出力することができ、第４の組み合わせ論理回路をＯＲ回路とすることで、保持前データと保持データとが異なる場合には第１の比較結果信号を、保持前データと保持データとが同一の場合には第２の比較結果信号を信号変更手段に与えることができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体記憶装置の実施の形態１の構成を示す図である。
【図２】 センスアンプの構成を示す図である。
【図３】 トライステートバッファの構成を示す図である。
【図４】 リセット回路の構成を示す図である。
【図５】 リセット回路の動作を説明するタイミングチャートである。
【図６】 本発明に係る半導体記憶装置の実施の形態１の動作を説明するタイミングチャートである。
【図７】 本発明に係る半導体記憶装置の実施の形態２の構成を示す図である。
【図８】 パルス生成手段の構成を示す図である。
【図９】 パルス生成手段の動作を説明するタイミングチャートである。
【図１０】 セレクタの構成を示す図である。
【図１１】 本発明に係る半導体記憶装置の実施の形態２の動作を説明するタイミングチャートである。
【図１２】 本発明に係る半導体記憶装置の実施の形態３の構成を示す図である。
【図１３】 本発明に係る半導体記憶装置の実施の形態３の動作を説明するタイミングチャートである。
【図１４】 従来の半導体記憶装置の構成を示す図である。
【図１５】 従来の半導体記憶装置の動作を説明するタイミングチャートである。
【符号の説明】
ＲＳ リセット回路、ＳＡ センスアンプ、ＴＢ トライステートバッファ、ＳＬ セレクタ、ＰＧ パルス生成手段。
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にセンスイネーブル時間を最適化した半導体記憶装置に関する。
【０００２】
【従来の技術】
図１４に従来の半導体記憶装置の一例として、１ビットのデータの入出力を行うＳＲＡＭ（staticRAM）９０の構成を示す。
図１４に示すように、ビット線ＢＬおよびバーＢＬ間に複数のメモリセルＭＣ１〜ＭＣｎが接続されてメモリセルカラムＣＣが構成されている。メモリセルＭＣ１〜ＭＣｎには、アドレスデコーダから延在するワード線ＷＬ１〜ＷＬｎがそれぞれ接続されている。このようなメモリセルカラムＣＣが並列して複数配置され、それぞれのメモリセルカラムＣＣから延在するビット線ＢＬおよびバーＢＬはカラムセレクタＣＳに接続されている。
【０００３】
カラムセレクタＣＳからは入出力線ＩＯおよびバーＩＯが延在し、読み出しブロックＲＢのセンスアンプＳＡの正入力および負入力に接続されている。また、入出力線ＩＯおよびバーＩＯは書き込みドライバＷＤの出力および反転出力にも接続されている。
【０００４】
センスアンプＳＡの出力ノードＮ１はトライステートバッファＴＢの入力に接続されている。ここで、センスアンプＳＡおよびトライステートバッファＴＢにはセンスイネーブル信号ＳＥが与えられる構成となっており、センスイネーブル信号ＳＥに応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【０００５】
トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌを構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【０００６】
また、書き込みドライバＷＤは、ライトイネーブル信号ＷＥが与えられる構成となっており、ライトイネーブル信号ＷＥに応じて活性あるいは非活性状態となり、活性状態の場合にデータ入力ポートＤＩより入力されたデータを、入出力線ＩＯおよびバーＩＯに相補的に出力する。
【０００７】
次に、ＳＲＡＭ９０の書き込み、読み出し動作の概略について説明する。データ入力ポートＤＩより入力されたデータは、書き込み時に活性状態となる書き込みドライバＷＤによって増幅され、入出力線ＩＯおよびバーＩＯに相補的に出力される。このとき、アドレス入力ポートＡＤより入力された書き込みアドレス信号は、アドレスデコーダＡＤＤによりデコードされ、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択し、そのワード線に接続されたメモリセルにデータを書き込む。
【０００８】
一方、所望のメモリセルからデータを読み出す場合、アドレス入力ポートＡＤから当該所望のメモリセルを指定する読み出しアドレス信号を入力し、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択する。所望のメモリセルが選択されると、その中に書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力される。このとき、読み出しブロックＲＢ内のセンスアンプＳＡおよびトライステートバッファＴＢはセンスイネーブル信号ＳＥで活性状態となっており、出力ノードＮ２から読み出しデータが増幅されて出力される。
【０００９】
以下、図１５に示すタイミングチャートを参照しつつ読み出しブロックＲＢの動作について説明する。
図１５に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図１５においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【００１０】
ここで、センスアンプＳＡおよびトライステートバッファＴＢはセンスイネーブル信号ＳＥを“Ｈ”状態にすることで活性状態となるように構成されている。従って、センスイネーブル信号ＳＥが“Ｈ”状態の期間（すなわちセンスアンプＳＡおよびトライステートバッファＴＢが活性状態の期間）は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【００１１】
データ保持手段Ｌに到達した読み出しデータは、インバータＩ１で反転増幅され出力ノードＮ３に出力される。なお、インバータＩ１では伝搬の遅延が生じるため、出力ノードＮ３における読み出しデータの出力タイミングは出力ノードＮ２よりもさらにずれている。
【００１２】
そして、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅されて出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００１３】
一方、センスイネーブル信号ＳＥが“Ｌ”状態の期間（すなわちセンスアンプＳＡおよびトライステートバッファＴＢが非活性状態の期間）は、センスアンプＳＡの出力ノードＮ１は高インピーダンス状態（“ＨｉＺ”状態）となる。
【００１４】
ここで、トライステートバッファＴＢの出力ノードＮ２にはインバータＩ２の出力が与えられる構成となっているので、出力ノードＮ２が“ＨｉＺ”状態になることはなく、また、出力ノードＮ３の読み出しデータはセンスイネーブル信号ＳＥが“Ｌ”状態となっても、所定の期間は直前のデータを維持する、すなわちラッチする。
【００１５】
そして、センスイネーブル信号ＳＥのサイクル１が終了しサイクル２が始まる、すなわち再びセンスイネーブル信号ＳＥが“Ｈ”になると、サイクル１とサイクル２とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータが異なるので、データ保持手段Ｌにラッチされたデータ、すなわち出力ノードＮ３が所定時間経過後に、“Ｌ”状態から“Ｈ”状態に反転する。ここで、センスイネーブル信号ＳＥのサイクル１が終了しサイクル２が始まった時点（センスイネーブル信号ＳＥの立ち上がり半値点）から、出力ノードＮ３が“Ｌ”状態から“Ｈ”状態に反転した時点（出力ノードＮ３の立ち上がり半値点）までをラッチ反転時間と呼称する。
【００１６】
なお、センスイネーブル信号ＳＥのサイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータが同じなので、サイクル２が終了しサイクル３が始まる、すなわち再びセンスイネーブル信号ＳＥが“Ｈ”になってもデータ保持手段Ｌにラッチされたデータは変化しない。
【００１７】
【発明が解決しようとする課題】
ＳＲＡＭ９０を一例として説明した従来の半導体記憶装置は以上のように構成されているので、センスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられている。センスイネーブル信号ＳＥが“Ｈ”状態の期間は、いわゆるセンス時間ということになるが、前に読み出したデータ（データ保持手段Ｌにラッチされたデータ）と、現在読み出されているデータが同じ場合（例えば図１５に示すサイクル２とサイクル３の場合）においては、両データが同じであることが確認されればそれ以上のセンス時間は不要である。
【００１８】
また、前に読み出したデータ（データ保持手段Ｌにラッチされたデータ）と、現在読み出されているデータが異なる場合（例えば図１５に示すサイクル１とサイクル２の場合）において、センス時間は、短い場合は、出力ノードＮ２が変化するまでの時間、長くてもデータ保持手段Ｌにラッチされたデータ、すなわち出力ノードＮ３が反転するまでの所定時間、すなわちラッチ反転時間だけで十分である。
【００１９】
しかしながら、従来の半導体記憶装置では図１５に示すように、センス時間はラッチ反転時間が経過した後にまで及び、センスする必要がなくなってもセンスイネーブル信号ＳＥが“Ｈ”状態の期間が続くことになる。
【００２０】
このように、センス時間がラッチ反転時間だけでなくセンス不要時間を含んでいたのは、出力ノードＮ２が変化するまでの時間や、ラッチ反転時間は素子（トランジスタなど）の電圧特性や温度特性などによってばらつきが生じるため、設計時にラッチ反転時間を正確に求めることが困難であり、センス時間が短すぎてラッチが完了しないといった不具合を防止するためセンス時間にマージンを設定する必要があったためである。
【００２１】
一方、センスアンプＳＡは、メモリセルから読み出された微小なビット線電位や入出力線電位を増幅する差動アンプであり、活性状態（すなわちセンス状態）では常にＤＣ電流が流れ続けるカレントミラー回路などを有した構成となっている。従って、センス不要時間においてもＤＣ電流が流れ続けるので、不要な電力を消費するといった問題があった。
【００２２】
本発明は上記のような問題点を解消するためになされたもので、センスイネーブル時間を最適化して不要な電力消費を低減した半導体記憶装置を提供する。
【００２３】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体記憶装置は、メモリセルに保持されたデータを読み出すデータ読み出し手段を備える半導体記憶装置であって、前記データ読み出し手段が、周期的に与えられる読み出し制御信号に応答して前記データを増幅して出力するセンス増幅手段と、前記センス増幅手段の出力を受け、前記データを一時的に保持した後、外部出力端子に出力するデータ保持手段と、前記読み出し制御信号の第１のサイクルで前記センス増幅手段から出力され、前記データ保持手段に保持された保持データと、前記読み出し制御信号の第２のサイクルで前記センス増幅手段から出力され、前記データ保持手段に保持される前の保持前データとを比較して、その比較結果を出力するデータ比較手段と、前記データ比較手段に接続され、前記比較結果に応じて前記読み出し制御信号を変更する信号変更手段とを備え、前記読み出し制御信号は、前記センス増幅手段を活性状態にして前記データを増幅して出力させる活性化信号と、前記センス増幅手段を非活性状態にする非活性化信号とで１のサイクルを構成し、前記信号変更手段は、前記比較結果が所定の結果を呈する場合には、前記活性化信号を、強制的に前記非活性化信号に転化させる。
【００２４】
本発明に係る請求項２記載の半導体記憶装置は、前記所定の結果が、前記保持前データと前記保持データとが異なる結果であって、前記データ比較手段は、一方の入力を前記保持データを検出することが可能なノードに接続され、他方の入力を前記保持前データを検出することが可能なノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の比較結果信号を出力する組み合わせ論理回路を有している。
【００２５】
本発明に係る請求項３記載の半導体記憶装置は、前記データ保持手段が、直列に接続された少なくとも１の第１および第２の信号反転手段を有し、前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、前記保持データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の出力ノードであって、前記保持前データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の入力ノードである。
【００２６】
本発明に係る請求項４記載の半導体記憶装置は、前記組み合わせ論理回路がＥＸＮＯＲ回路である。
【００２７】
本発明に係る請求項５記載の半導体記憶装置は、前記所定の結果が、前記保持前データと前記保持データとが同一の結果であって、前記データ比較手段は、一方の入力を前記保持データを検出することが可能なノードに接続され、他方の入力を前記保持前データを検出することが可能なノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の信号を出力する第１の組み合わせ論理回路と、前記第１の組み合わせ論理回路の出力と、前記活性化信号が与えられるタイミングに対応して与えられるパルス状のタイミング信号とを受け、前記保持前データと前記保持データとが同一の場合にのみ、前記タイミング信号に対応したパルス状の比較結果信号を出力する第２の組み合わせ論理回路とを有している。
【００２８】
本発明に係る請求項６記載の半導体記憶装置は、前記データ読み出し手段が、前記センス増幅手段の出力部と前記データ保持手段の入力部との間に介挿され、前記データを所定の期間遅延させて出力する遅延手段を備え、前記データ比較手段は、前記センス増幅手段の出力と前記遅延手段の出力とを受け、前記読み出し制御信号のうち、前記活性化信号が与えられている期間は、前記センス増幅手段の出力を出力し、前記非活性化信号が与えられている期間は、前記遅延手段の出力を出力する切り替え手段と、前記読み出し制御信号を受け、前記活性化信号が与えられるタイミングに対応して前記タイミング信号を生成するパルス生成手段とを有し、前記データ保持手段は、直列に接続された少なくとも１の第１および第２の信号反転手段を有し、前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、前記保持データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、前記保持前データを検出することが可能なノードは、前記切り替え手段の出力ノードである。
【００２９】
本発明に係る請求項７記載の半導体記憶装置は、前記第１の組み合わせ論理回路がＥＸＮＯＲ回路であり、前記第２の組み合わせ論理回路がＡＮＤ回路である。
【００３０】
本発明に係る請求項８記載の半導体記憶装置は、前記所定の結果が、前記保持前データと前記保持データとが異なる第１の結果と、前記保持前データと前記保持データとが同一である第２の結果とを含み、前記データ比較手段は、一方の入力を前記保持データを検出することが可能な第１のノードに接続され、他方の入力を前記保持前データを検出することが可能な第２のノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の第１の比較結果信号を出力する第１の組み合わせ論理回路と、一方の入力を前記保持データを検出することが可能な第３のノードに接続され、他方の入力を前記保持前データを検出することが可能な第４のノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の信号を出力する第２の組み合わせ論理回路と、前記第２の組み合わせ論理回路の出力と、前記活性化信号が与えられるタイミングに対応して与えられるパルス状のタイミング信号とを受け、前記保持前データと前記保持データとが同一の場合にのみ、前記タイミング信号に対応したパルス状の第２の比較結果信号を出力する第３の組み合わせ論理回路と、前記第１の組み合わせ論理回の出力と、前記第３の組み合わせ論理回路の出力とを受け、前記保持前データと前記保持データとが異なる場合には前記第１の比較結果信号を、前記保持前データと前記保持データとが同一の場合には前記第２の比較結果信号を出力する第４の組み合わせ論理回路とを有している。
【００３１】
本発明に係る請求項９記載の半導体記憶装置は、前記データ読み出し手段が、前記センス増幅手段の出力部と前記データ保持手段の入力部との間に介挿され、前記データを所定の期間遅延させて出力する遅延手段を備え、前記データ比較手段は、前記センス増幅手段の出力と前記遅延手段の出力とを受け、前記読み出し制御信号のうち、前記活性化信号が与えられている期間は、前記センス増幅手段の出力を出力し、前記非活性化信号が与えられている期間は、前記遅延手段の出力を出力する切り替え手段と、前記読み出し制御信号を受け、前記活性化信号が与えられるタイミングに対応して前記タイミング信号を生成するパルス生成手段とを有し、前記データ保持手段は、直列に接続された少なくとも１の第１および第２の信号反転手段を有し、前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、前記保持データを検出することが可能な第１のノードは、前記少なくとも１の第１の信号反転手段の出力ノードであり、前記保持前データを検出することが可能な第２のノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、前記保持データを検出することが可能な第３のノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、前記保持前データを検出することが可能な第４のノードは、前記切り替え手段の出力ノードである。
【００３２】
本発明に係る請求項１０記載の半導体記憶装置は、前記第１の組み合わせ論理回路はＥＸＮＯＲ回路であり、前記第２の組み合わせ論理回路はＥＸＮＯＲ回路であり、前記第３の組み合わせ論理回路はＡＮＤ回路であり、前記第４の組み合わせ論理回路はＯＲ回路である。
【００３３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体記憶装置の実施の形態１として、１ビットのデータの入出力を行うＳＲＡＭ１００の構成および動作について図１〜図６を用いて説明する。
【００３４】
＜Ａ−１−１．全体構成＞
図１はＳＲＡＭ１００の全体構成を示す図である。図１に示すように、ビット線ＢＬおよびバーＢＬ間に複数のメモリセルＭＣ１〜ＭＣｎが接続されてメモリセルカラムＣＣが構成されている。メモリセルＭＣ１〜ＭＣｎには、アドレスデコーダから延在するワード線ＷＬ１〜ＷＬｎがそれぞれ接続されている。このようなメモリセルカラムＣＣが並列して複数配置され、それぞれのメモリセルカラムＣＣから延在するビット線ＢＬおよびバーＢＬはカラムセレクタＣＳに接続されている。
【００３５】
カラムセレクタＣＳからは入出力線ＩＯおよびバーＩＯが延在し、読み出しブロックＲＢ１のセンスアンプＳＡの正入力および負入力に接続されている。また、入出力線ＩＯおよびバーＩＯは書き込みドライバＷＤの出力および反転出力にも接続されている。
【００３６】
センスアンプＳＡの出力ノードＮ１はトライステートバッファ（遅延手段）ＴＢの入力に接続されている。そして、トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌ１を構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力ノードＮ１１にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【００３７】
また、出力ノードＮ２およびＮ３はＥＸＮＯＲ回路Ｇ１の入力に接続され、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４はリセット回路ＲＳに接続されている。ここで、ＥＸＮＯＲ回路Ｇ１は、後に説明する理由からデータ比較手段と言うことができ、リセット回路ＲＳは、後に説明する理由から信号変更手段と言うことができる。
【００３８】
リセット回路ＲＳにはセンスイネーブル信号ＳＥ（読み出し制御信号）が入力され、その出力ノードＮ５はセンスアンプＳＡおよびトライステートバッファＴＢに接続される構成となっており、センスアンプＳＡおよびトライステートバッファＴＢは出力ノードＮ５から与えられる信号に応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【００３９】
また、書き込みドライバＷＤは、ライトイネーブル信号ＷＥが与えられる構成となっており、ライトイネーブル信号ＷＥに応じて活性あるいは非活性状態となり、活性状態の場合にデータ入力ポートＤＩより入力されたデータを、入出力線ＩＯおよびバーＩＯに相補的に出力する。
【００４０】
＜Ａ−１−２．センスアンプの構成＞
図２にセンスアンプＳＡの構成を示す。図２に示すようにセンスアンプＳＡはＰＭＯＳトランジスタＱ１およびＱ２と、ＮＭＯＳトランジスタＱ３〜Ｑ５によって構成されるカレントミラー回路を有している。
【００４１】
ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３、およびＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４が直列に接続され、ＰＭＯＳトランジスタＱ１およびＱ２のソース電極は電源電位ＶDDに接続され、ＮＭＯＳトランジスタＱ３およびＱ４のソース電極は、ＮＭＯＳトランジスタＱ５のドレイン電極に共通に接続されている。なお、ＮＭＯＳトランジスタＱ５のソース電極は接地電位ＧＮＤに接続されている。
【００４２】
ここで、ＰＭＯＳトランジスタＱ１およびＱ２のゲート電極は、共通してＮＭＯＳトランジスタＱ３のドレイン電極に接続され、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４の接続ノードがセンスアンプＳＡの出力ノードＮ１となっている。また、ＮＭＯＳトランジスタＱ３およびＱ４のゲート電極には、それぞれ入出力線ＩＯおよびバーＩＯが接続され、ＮＭＯＳトランジスタＱ５のゲート電極にはリセット回路ＲＳの出力ノードＮ５が接続される構成となっている。
【００４３】
このような構成のセンスアンプＳＡにおいては、出力ノードＮ５が“Ｌ”状態にあるときは、出力ノードＮ１は高インピーダンス状態（“ＨｉＺ”状態）となる。
【００４４】
＜Ａ−１−３．トライステートバッファの構成＞
図３にトライステートバッファＴＢの構成を示す。図３に示すようにトライステートバッファＴＢは、電源電位ＶDDと接地電位ＧＮＤの間に順に直列に接続されたＰＭＯＳトランジスタＱ１１、Ｑ１２、ＮＭＯＳトランジスタＱ１３、Ｑ１４と、入力側がＮＭＯＳトランジスタＱ１４のゲート電極に接続され、出力側がＰＭＯＳトランジスタＱ１１のゲート電極に接続されたインバータＩ１０とで構成される前段回路と、電源電位ＶDDと接地電位ＧＮＤの間に順に直列に接続されたＰＭＯＳトランジスタＱ１５、Ｑ１６、ＮＭＯＳトランジスタＱ１７、Ｑ１８と、入力側がＮＭＯＳトランジスタＱ１８のゲート電極に接続され、出力側がＰＭＯＳトランジスタＱ１５のゲート電極に接続されたインバータＩ１１とで構成される後段回路とを有している。
【００４５】
前段回路において、ＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３のゲート電極は、共通してセンスアンプＳＡの出力ノードＮ１に接続され、ＮＭＯＳトランジスタＱ１４のゲート電極にはリセット回路ＲＳの出力ノードＮ５が接続される構成となっている。
【００４６】
後段回路において、ＰＭＯＳトランジスタＱ１６およびＮＭＯＳトランジスタＱ１７のゲート電極は、共通してＰＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１３の接続ノードに接続され、ＰＭＯＳトランジスタＱ１６およびＮＭＯＳトランジスタＱ１７の接続ノードがトライステートバッファＴＢの出力ノードＮ２となっている。また、ＮＭＯＳトランジスタＱ１８のゲート電極にはリセット回路ＲＳの出力ノードＮ５が接続される構成となっている。
【００４７】
このような構成のトライステートバッファＴＢにおいては、出力ノードＮ５が“Ｌ”状態にあるときは、出力ノードＮ２は高インピーダンス状態（“ＨｉＺ”状態）となるが、先に説明したようにトライステートバッファＴＢの出力ノードＮ２にはインバータＩ２の出力が与えられる構成となっているので、出力ノードＮ２が“ＨｉＺ”状態になることはない。
【００４８】
＜Ａ−１−４．リセット回路の構成＞
図４にリセット回路ＲＳの構成を示す。図４に示すようにリセット回路ＲＳはＥＸＮＯＲ回路Ｇ１１およびＧ１２、反転入力ＥＸＯＲ回路Ｇ１３、ＮＯＲ回路Ｇ１４とを備えている。
【００４９】
ＥＸＮＯＲ回路Ｇ１１および反転入力ＥＸＯＲ回路Ｇ１３のそれぞれの一方の入力にはセンスイネーブル信号ＳＥが与えられ、ＥＸＮＯＲ回路Ｇ１２およびＮＯＲ回路Ｇ１４のそれぞれの一方の入力にはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４が接続される構成となっている。また、ＥＸＮＯＲ回路Ｇ１１の出力はＥＸＮＯＲ回路Ｇ１２の他方の入力に接続され、ＥＸＮＯＲ回路Ｇ１２の出力は反転入力ＥＸＯＲ回路Ｇ１３の他方の入力に接続され、反転入力ＥＸＯＲ回路Ｇ１３の出力はＮＯＲ回路Ｇ１４およびＥＸＮＯＲ回路Ｇ１１の他方の入力に接続されている。そしてＮＯＲ回路Ｇ１４の出力がリセット回路ＲＳの出力ノードＮ５となっている。
【００５０】
図５にリセット回路ＲＳの単独動作を示す。図５に示すように、出力ノードＮ４が“Ｌ”状態にあるときはセンスイネーブル信号ＳＥはそのまま通過し、出力ノードＮ４が“Ｈ”状態になったときは出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しく、センスイネーブル信号ＳＥは非活性（ディスエーブル）状態になるに等しい。
【００５１】
また、出力ノードＮ４が“Ｈ”状態になるタイミングで出力ノードＮ５は“Ｌ”状態になるが、一旦“Ｌ”状態になる（リセットされると）と、次にセンスイネーブル信号ＳＥが“Ｈ”になる（すなわちセットされる）まで“Ｌ”状態を維持する。このように、リセット回路ＲＳはセンスイネーブル信号ＳＥを実質的に変更するので信号変更手段と言うことができる。
【００５２】
＜Ａ−２．装置動作＞
次に、ＳＲＡＭ１００の書き込み、読み出し動作の概略について説明する。データ入力ポートＤＩより入力されたデータは、書き込み時に活性状態となる書き込みドライバＷＤによって増幅され、入出力線ＩＯおよびバーＩＯに相補的に出力される。このとき、アドレス入力ポートＡＤより入力された書き込みアドレス信号は、アドレスデコーダＡＤＤによりデコードされ、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択し、そのワード線に接続されたメモリセルにデータを書き込む。
【００５３】
一方、所望のメモリセルからデータを読み出す場合、アドレス入力ポートＡＤから当該所望のメモリセルを指定する読み出しアドレス信号を入力し、複数のメモリセルカラムＣＣのうちの何れか、およびその中のワード線ＷＬ１〜ＷＬｎの何れかを選択する。所望のメモリセルが選択されると、その中に書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力される。以後の動作は読み出しブロックＲＢ１内のＥＸＮＯＲ回路Ｇ１およびリセット回路ＲＳの動作と密接に関連するので、図６に示すタイミングチャートを参照しつつ説明する。
【００５４】
図６に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図６においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【００５５】
ここで、図６に示すように、サイクル１の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。センスアンプＳＡおよびトライステートバッファＴＢは、図２および図３を用いて説明したようにリセット回路ＲＳの出力ノードＮ５を“Ｈ”状態にすることで活性状態となるように構成されている。従って、出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００５６】
なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【００５７】
データ保持手段Ｌ１においては、サイクル１になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態なのでＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。
【００５８】
そして、サイクル１で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｈ”状態になる）と、出力ノードＮ３は“Ｈ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノード４は“Ｈ”状態となり、図４を用いて説明したようにリセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【００５９】
ここで、ＥＸＮＯＲ回路Ｇ１はデータ保持手段Ｌ１にラッチされたデータの変化を検出し、その結果をリセット回路ＲＳに出力するので、データ比較手段と言うことができる。
【００６０】
なお、先に説明したように、リセット回路ＲＳは出力ノードＮ４が“Ｈ”状態になるタイミングで出力ノードＮ５を“Ｌ”状態にする回路であり、一旦“Ｌ”状態になる（リセットされると）と、次にセンスイネーブル信号ＳＥが“Ｈ”になる（すなわちセットされる）まで“Ｌ”状態を維持する。
【００６１】
また、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。先に説明したように、出力ノードＮ１１は出力ノードＮ２に接続されているので、出力ノードＮ５が“Ｌ”状態になって、センスアンプＳＡおよびトライステートバッファＴＢが非活性状態になっても、出力ノードＮ２は“Ｈ”状態を維持する。
【００６２】
次に、サイクル１からサイクル２に変わると、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが変わる。サイクル２の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、リセット回路ＲＳの出力ノードＮ５からセンスイネーブル信号ＳＥがそのまま出力される。出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００６３】
データ保持手段Ｌ１においては、サイクル２になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｈ”状態、出力ノードＮ３は“Ｌ”状態なのでＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。
【００６４】
そして、サイクル２で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｌ”状態になる）と、出力ノードＮ３は“Ｌ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｈ”状態となる。従って、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【００６５】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００６６】
次に、サイクル２からサイクル３に変わっても、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは変化しない。サイクル３の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、リセット回路ＲＳの出力ノードＮ５からセンスイネーブル信号ＳＥがそのまま出力される。出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００６７】
読み出しデータが変化しないので、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態を維持し、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態を維持する。従って、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることはない。
【００６９】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００７０】
＜Ａ−３．特徴的作用効果＞
以上説明したように、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前後で変化するサイクル１およびサイクル２においては、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることにより、センスイネーブル時間を最適化でき、保持データと現在読み出しているデータが異なっている場合にセンスアンプＳＡが活性状態にある期間を短縮し、センスアンプＳＡで消費される電力を低減することができる。
【００７１】
なお、図６に示すサイクル１およびサイクル２において、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。ここで、当該センス時間はトライステートバッファの出力ノードＮ２が完全に変化するまでの時間をカバーしているので十分な長さを有していると言える。
【００７２】
また、図６に示すサイクル３においても、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。この場合は、センスイネーブル信号ＳＥが“Ｈ”状態の期間と同じであるのでセンスアンプＳＡで消費される電力を低減することはできないが、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前後で変化する場合が多い装置、例えば画像処理装置などに本実施の形態を適用すると、構成が比較的簡単で、消費電力の低減効果を十分に得ることができる。
【００７３】
＜Ａ−４．変形例＞
ここで、図６に示すサイクル１およびサイクル２において、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４が“Ｈ”状態にある期間を、データ変化検出期間と呼称することができる。
【００７４】
このデータ変化検出期間は、出力ノードＮ２が変化してから出力ノードＮ３が変化するまでの期間によって規定される。従って、出力ノードＮ２が変化してから出力ノードＮ３が変化するまでの期間が長くなるように、増幅手段（ドライバやバッファ等）や論理反転手段（インバータ等）を出力ノードＮ２、Ｎ３、Ｎ１１、およびデータ出力ポートＤＯに付加することで、このデータ変化検出期間を長くすることができる。
【００７５】
データ変化検出期間を長くすることによる利点は、出力ノードＮ４を確実に“Ｈ”状態にできることにある。すなわち、出力ノードＮ２が変化してから出力ノードＮ３が変化するまでの期間が短いと、ＥＸＮＯＲ回路Ｇ１を構成する半導体素子（トランジスタ等）の動作が変化に追いつけず、出力ノードＮ４を確実に“Ｈ”状態にできないからである。
【００７６】
なお、データ変化検出期間を１ナノ秒（ｎｓｅｃ）程度とするには、インバータを使用する場合には５〜１０個のインバータを、例えばインバータＩ１に付加すれば良い。
【００７７】
この場合、データ保持手段Ｌ１におけるデータの変化を検出するためには、データの取り出しノードは出力ノードＮ２とＮ３だけに限らず、データ保持手段Ｌ１の入力からデータ出力ポートＤＯまでの間であれば、何れの出力ノードから取り出しても良い。
【００７８】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る半導体記憶装置の実施の形態２として、１ビットのデータの入出力を行うＳＲＡＭ２００の構成および動作について図７〜図１１を用いて説明する。
【００７９】
＜Ｂ−１−１．読み出しブロックの構成＞
図７にＳＲＡＭ２００の読み出しブロックＲＢ２の構成を示す。なお、読み出しブロックＲＢ２に、入出力線ＩＯおよびバーＩＯを介してカラムセレクタＣＳやメモリセルカラムＣＣ等が接続され、入出力線ＩＯおよびバーＩＯに書き込みドライバＷＤが接続される構成については、図１に示したＳＲＡＭ１００と同様であるので、簡略化のため図示は省略する。また、図１と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８０】
図７において、センスアンプＳＡの出力ノードＮ１はトライステートバッファＴＢの入力に接続されている。そして、トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌ２を構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力ノードＮ１１にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【００８１】
また、出力ノードＮ１およびＮ２はセレクタＳＬ（切り替え手段）に接続され、セレクタＳＬの出力ノードＮ６はＥＸＮＯＲ回路Ｇ２の一方の入力に接続されている。そして、ＥＸＮＯＲ回路Ｇ２の他方の入力には出力ノードＮ２が接続され、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８はＡＮＤ回路Ｇ３の一方の入力に接続されている。
【００８２】
ＡＮＤ回路Ｇ３の出力ノードＮ９はリセット回路ＲＳに接続されている。リセット回路ＲＳにはセンスイネーブル信号ＳＥが入力され、その出力ノードＮ５はセンスアンプＳＡおよびトライステートバッファＴＢに接続される構成となっており、センスアンプＳＡおよびトライステートバッファＴＢは出力ノードＮ５から与えられる信号に応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【００８３】
また、センスイネーブル信号ＳＥは、セレクタＳＬおよびパルス生成手段ＰＧにも与えられ、パルス生成手段ＰＧの出力ノードＮ７はＡＮＤ回路Ｇ３の他方の入力に接続されている。
【００８４】
＜Ｂ−１−２．パルス生成手段の構成＞
図８にパルス生成手段ＰＧの構成を示す。図８に示すようにパルス生成手段ＰＧは、直列に接続されたインバータＩ２１〜Ｉ２３とＡＮＤ回路Ｇ２１とを有している。そして、センスイネーブル信号ＳＥがＡＮＤ回路Ｇ２１の一方の入力、およびインバータＩ２１の入力に与えられる構成となっている。また、インバータＩ２３の出力ノードＮ２１はＡＮＤ回路Ｇ２１の他方の入力に接続され、ＡＮＤ回路Ｇ２１の出力が出力ノードＮ７となっている。
【００８５】
図９にパルス生成手段ＰＧの単独動作を示す。図９に示すように、センスイネーブル信号ＳＥが“Ｈ”状態になると、インバータＩ２１〜Ｉ２３で発生する所定の遅延時間が経過した後、インバータＩ２３の出力ノードＮ２１が“Ｌ”状態となる。ＡＮＤ回路Ｇ２１は、センスイネーブル信号ＳＥおよび出力ノードＮ２１における信号変化のタイミングの時間差に相当する期間だけ“Ｈ”状態となる。すなわちパルス信号を出力ノードＮ７に与える。
【００８６】
＜Ｂ−１−３．セレクタの構成＞
図１０にセレクタＳＬの構成を示す。図１０に示すようにセレクタＳＬはトランスミッションゲートＴＧ１およびＴＧ２と、インバータＩ３１とを備えている。
【００８７】
トランスミッションゲートＴＧ１およびＴＧ２の入力端子には、それぞれ出力ノードＮ１およびＮ２が接続され、トランスミッションゲートＴＧ１およびＴＧ２の出力端子が共通して出力ノードＮ６となっている。そして、トランスミッションゲートＴＧ１のＮＭＯＳトランジスタ側のゲート電極およびトランスミッションゲートＴＧ２のＰＭＯＳトランジスタ側のゲート電極にはセンスイネーブル信号ＳＥが与えられ、トランスミッションゲートＴＧ１のＰＭＯＳトランジスタ側のゲート電極およびトランスミッションゲートＴＧ２のＮＭＯＳトランジスタ側のゲート電極には、インバータＩ３１を介してセンスイネーブル信号ＳＥの反転信号が与えられる構成となっている。
【００８８】
このような構成のセレクタＳＬにおいては、センスイネーブル信号ＳＥが“Ｈ”状態の場合は出力ノードＮ１のデータを出力ノードＮ６に与え、センスイネーブル信号ＳＥが“Ｌ”状態の場合は出力ノードＮ２のデータを出力ノードＮ６に与えることになる。
【００８９】
＜Ｂ−２．装置動作＞
ＳＲＡＭ２００の書き込み、読み出し動作の概略については、ＳＲＡＭ１００と同様であるので重複する説明は省略する。なお、所望のメモリセルに書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力された後の動作は、データ比較手段であるＥＸＮＯＲ回路Ｇ２、ＡＮＤ回路Ｇ３、セレクタＳＬ、パルス生成手段ＰＧ、およびリセット回路ＲＳの動作と密接に関連するので、図１１に示すタイミングチャートを参照しつつ説明する。
【００９０】
図１１に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図１１においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【００９１】
ここで、図１１に示すように、サイクル１の直前においてはＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”である。従って、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。センスアンプＳＡおよびトライステートバッファＴＢは、図２および図３を用いて説明したようにリセット回路ＲＳの出力ノードＮ５を“Ｈ”状態にすることで活性状態となるように構成されている。従って、出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【００９２】
なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【００９３】
データ保持手段Ｌ２においては、サイクル１になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態である。そして、サイクル１で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｈ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２はＬである。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【００９４】
やがて、出力ノードＮ２が“Ｈ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【００９５】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられる。従ってＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままであり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力することになる。
【００９６】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【００９７】
次に、サイクル１からサイクル２に変わると、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが変わる。サイクル２の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態である。従って、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【００９８】
データ保持手段Ｌ２においては、サイクル２になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｈ”状態、出力ノードＮ３は“Ｌ”状態である。そして、サイクル２で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｈ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【００９９】
やがて、出力ノードＮ２が“Ｌ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【０１００】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられる。従ってＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままであり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力することになる。
【０１０１】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【０１０２】
次に、サイクル２からサイクル３に変わっても、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは変化しない。サイクル３の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”である。従って、図４を用いて説明したようにリセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【０１０３】
しかし、サイクル３においては、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態であり、サイクル３で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｌ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態のままである。
【０１０４】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられるが、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｈ”状態であるので、当該パルス信号に対応してＡＮＤ回路Ｇ３の出力ノードＮ９が“Ｈ”状態となり、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１０５】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【０１０６】
＜Ｂ−３．特徴的作用効果＞
以上説明したように、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前のサイクルと変わらないサイクル３においては、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることにより、センスイネーブル時間を最適化してセンスアンプＳＡが活性状態にある期間を短縮するので、保持データと現在読み出しているデータが同一の場合にセンスアンプＳＡで消費される電力を低減することができる。
【０１０７】
なお、図１１に示すサイクル３において、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。ここで、当該センス時間は出力ノードＮ１およびＮ２において、データの変化がないことを確認するだけの長さがあれば良いので、トライステートバッファの出力ノードＮ２が完全に変化するまでの時間をカバーする必要があった実施の形態１におけるセンス時間よりもさらに短縮されている。
【０１０８】
また、図１１に示すサイクル１およびサイクル２においても、リセット回路ＲＳの出力ノードＮ５が“Ｈ”状態にある期間、すなわち出力ノードＮ５の立ち上がり半値点から立ち下がり半値点までをセンス時間と呼称する。この場合は、センスイネーブル信号ＳＥが“Ｈ”状態の期間と同じであるのでセンスアンプＳＡで消費される電力を低減することはできないが、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前のサイクルと変わらない場合が多い装置、例えば読み出しが多いインストラクションメモリなどに本実施の形態を適用すると、消費電力の低減効果が大きな装置を得ることができる。
【０１０９】
＜Ｂ−４．変形例＞
ここで、図１１に示すサイクル１およびサイクル２において、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｌ”状態にある期間を、データ変化検出期間と呼称することができる。
【０１１０】
このデータ変化検出期間は、出力ノードＮ１が変化してから出力ノードＮ２が変化するまでの期間によって規定される。従って、出力ノードＮ１が変化してから出力ノードＮ２が変化するまでの期間が長くなるように、増幅手段（ドライバやバッファ等）や論理反転手段（インバータ等）を出力ノードＮ２、Ｎ３、Ｎ１１、およびデータ出力ポートＤＯに付加することで、このデータ変化検出期間を長くすることができる。
【０１１１】
データ変化検出期間を長くすることによる利点は、出力ノードＮ８を確実に“Ｌ”状態にできることにある。すなわち、出力ノードＮ１が変化してから出力ノードＮ２が変化するまでの期間が短いと、ＥＸＮＯＲ回路Ｇ２を構成する半導体素子（トランジスタ等）の動作が変化に追いつけず、出力ノードＮ８を確実に“Ｌ”状態にできないからである。
【０１１２】
この場合、データの変化を検出するためのデータの取り出しノードは、出力ノードＮ１およびＮ２に限られず、センスアンプＳＡの出力からデータ保持手段Ｌ２の入力での間であれば、何れの出力ノードから取り出しても良い。
【０１１３】
また、図７においては、パルス生成手段ＰＧを用いて、センスイネーブル信号ＳＥに基づいて出力ノードＮ７のパルス信号を生成しているが、当該信号はセンスイネーブル信号ＳＥとは別個に、外部から供給するようにしても良い。この場合、専用の外部クロック信号などを使用する。
【０１１４】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る半導体記憶装置の実施の形態３として、１ビットのデータの入出力を行うＳＲＡＭ３００の構成および動作について図１２および図１３を用いて説明する。
【０１１５】
＜Ｃ−１−１．読み出しブロックの構成＞
図１２にＳＲＡＭ３００の読み出しブロックＲＢ３の構成を示す。なお、読み出しブロックＲＢ３に、入出力線ＩＯおよびバーＩＯを介してカラムセレクタＣＳやメモリセルカラムＣＣ等が接続され、入出力線ＩＯおよびバーＩＯに書き込みドライバＷＤが接続される構成については、図１に示したＳＲＡＭ１００と同様であるので、簡略化のため図示は省略する。また、図１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１６】
図１２において、センスアンプＳＡの出力ノードＮ１はトライステートバッファＴＢの入力に接続されている。そして、トライステートバッファＴＢの出力ノードＮ２は、データ保持手段Ｌ３を構成するインバータＩ１の入力に接続され、インバータＩ１の出力ノードＮ３はインバータＩ２の入力に接続されている。ここで、トライステートバッファＴＢの出力ノードＮ２はインバータＩ２の出力ノードＮ１１にも接続されてループ経路を構成し、出力ノードＮ１１は出力バッファＯＢの入力に接続され、出力バッファＯＢの出力は、データ出力ポートＤＯに接続されている。
【０１１７】
また、出力ノードＮ１およびＮ２はセレクタＳＬに接続され、セレクタＳＬの出力ノードＮ６はＥＸＮＯＲ回路Ｇ２の一方の入力に接続されている。そして、ＥＸＮＯＲ回路Ｇ２の他方の入力には出力ノードＮ２が接続され、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８はＡＮＤ回路Ｇ３の一方の入力に接続されている。
【０１１８】
ＡＮＤ回路Ｇ３の出力ノードＮ９はＯＲ回路Ｇ４の一方の入力に接続され、ＯＲ回路Ｇ４の出力ノードＮ１０はリセット回路ＲＳに接続されている。
【０１１９】
リセット回路ＲＳにはセンスイネーブル信号ＳＥが入力され、その出力ノードＮ５はセンスアンプＳＡおよびトライステートバッファＴＢに接続される構成となっており、センスアンプＳＡおよびトライステートバッファＴＢは出力ノードＮ５から与えられる信号に応じて活性あるいは非活性状態となり、活性状態の場合にビット線ＢＬおよびバーＢＬに読み出される信号の電位差を増幅して出力ノードＮ２から出力する。
【０１２０】
また、センスイネーブル信号ＳＥは、セレクタＳＬおよびパルス生成手段ＰＧにも与えられ、パルス生成手段ＰＧの出力ノードＮ７はＡＮＤ回路Ｇ３の他方の入力に接続されている。
【０１２１】
また、出力ノードＮ２およびＮ３はＥＸＮＯＲ回路Ｇ１の入力に接続され、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４はＯＲ回路Ｇ４の他方の入力に接続されている。
【０１２２】
＜Ｃ−２．装置動作＞
ＳＲＡＭ３００の書き込み、読み出し動作の概略については、ＳＲＡＭ１００およびＳＲＡＭ２００と同様であるので重複する説明は省略する。なお、所望のメモリセルに書き込まれたデータがビット線ＢＬおよびバーＢＬを介して入出力線ＩＯおよびバーＩＯに出力された後の動作は、データ比較手段であるＥＸＮＯＲ回路Ｇ１およびＧ２、ＡＮＤ回路Ｇ３、ＯＲ回路Ｇ４、セレクタＳＬ、パルス生成手段ＰＧ、およびリセット回路ＲＳの動作と密接に関連するので、図１３に示すタイミングチャートを参照しつつ説明する。
【０１２３】
図１３に示すようにセンスイネーブル信号ＳＥは“Ｈ”状態と“Ｌ”状態が交互に規則的に与えられ、“Ｈ”状態と“Ｌ”状態の１組で１サイクルを構成している。そして、図１３においてはセンスイネーブル信号ＳＥのサイクル１とサイクル２とでは、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは異なり、サイクル２とサイクル３とでは入出力線ＩＯおよびバーＩＯに出力される読み出しデータは同じである。
【０１２４】
ここで、図１３に示すように、サイクル１の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。また、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態である。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は“Ｌ”状態となり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【０１２５】
センスアンプＳＡおよびトライステートバッファＴＢは、図２および図３を用いて説明したようにリセット回路ＲＳの出力ノードＮ５を“Ｈ”状態にすることで活性状態となるように構成されている。従って、出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【０１２６】
なお、センスアンプＳＡおよびトライステートバッファＴＢではそれぞれ伝搬の遅延が生じるため、出力ノードＮ１およびＮ２における読み出しデータの出力タイミングが少しずつずれている。
【０１２７】
データ保持手段Ｌ３においては、サイクル１になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態である。
【０１２８】
そして、サイクル１で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｈ”状態になる）と、出力ノードＮ３は“Ｈ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｈ”状態となる。
【０１２９】
また、サイクル１で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｈ”状態になった）時点では、出力ノードＮ２はＬである。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【０１３０】
やがて、出力ノードＮ２が“Ｈ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【０１３１】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられ、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままである。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は、出力ノードＮ４の変化に合わせて“Ｈ”状態となり、出力ノードＮ４が“Ｌ”状態となると出力ノードＮ１０も“Ｌ”状態となる。
【０１３２】
出力ノードＮ１０が“Ｈ”状態になると、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１３３】
なお、出力ノードＮ３の読み出しデータはインバータＩ２に与えられ、再度反転増幅され、出力ノードＮ１１を介して出力バッファＯＢに与えられ、出力バッファＯＢでさらに増幅されてデータ出力ポートＤＯに与えられる。
【０１３４】
次に、サイクル１からサイクル２に変わると、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが変わる。サイクル２の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態である。また、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は“Ｌ”状態であり、リセット回路ＲＳの出力ノードＮ５からセンスイネーブル信号ＳＥがそのまま出力される。出力ノードＮ５が“Ｈ”状態の期間は、読み出しデータがセンスアンプＳＡおよびトライステートバッファＴＢで増幅され、出力ノードＮ２から出力される。
【０１３５】
データ保持手段Ｌ３においては、サイクル２になっても暫くの間は直前の状態を維持しており、出力ノードＮ２は“Ｈ”状態、出力ノードＮ３は“Ｌ”状態なのでＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態である。
【０１３６】
そして、サイクル２で新たに読みだしたデータがデータ保持手段Ｌ１に到達する（出力ノードＮ２が“Ｌ”状態になる）と、出力ノードＮ３は“Ｌ”状態にあるので、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｈ”状態となる。
【０１３７】
また、サイクル２で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｈ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｌ”状態となる。
【０１３８】
やがて、出力ノードＮ２が“Ｌ”状態になると、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態となる。
【０１３９】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられ、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”状態のままである。従って、ＯＲ回路Ｇ４の出力ノードＮ１０は、出力ノードＮ４の変化に合わせて“Ｈ”状態となり、出力ノードＮ４が“Ｌ”状態となると出力ノードＮ１０も“Ｌ”状態となる。
【０１４０】
出力ノードＮ１０が“Ｈ”状態になると、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１４１】
次に、サイクル２からサイクル３に変わっても、入出力線ＩＯおよびバーＩＯに出力される読み出しデータは変化しない。サイクル３の直前においては、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態であり、パルス生成手段ＰＧの出力ノードＮ７は“Ｌ”状態であるので、ＡＮＤ回路Ｇ３の出力ノードＮ９は“Ｌ”である。また、サイクル３の直前においてはＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態であるので、ＯＲ回路Ｇ４の出力ノードＮ１０は“Ｌ”であり、リセット回路ＲＳはセンスイネーブル信号ＳＥをそのまま出力ノードＮ５から出力する。
【０１４２】
しかし、サイクル３においては、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態であり、サイクル３で新たに読みだしたデータがセンスアンプＳＡの出力ノードＮ１から出力された（出力ノードＮ１が“Ｌ”状態になった）時点では、トライステートバッファＴＢの出力ノードＮ２は“Ｌ”状態である。ここで、センスイネーブル信号ＳＥは“Ｈ”状態にあるので、セレクタＳＬの出力ノードＮ６には出力ノードＮ１のデータが与えられる。従って、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８は“Ｈ”状態のままである。
【０１４３】
また、センスイネーブル信号ＳＥが“Ｈ”状態になるのに対応して、パルス生成手段ＰＧの出力ノードＮ７にパルス信号が与えられるが、ＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｈ”状態であるので、当該パルス信号に対応してＡＮＤ回路Ｇ３の出力ノードＮ９が“Ｈ”状態となる。
【０１４４】
一方、読み出しデータが変化しないので、出力ノードＮ２は“Ｌ”状態、出力ノードＮ３は“Ｈ”状態を維持し、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４は“Ｌ”状態を維持する。従ってＯＲ回路Ｇ４の出力ノードＮ１０は“Ｈ”状態となり、リセット回路ＲＳの出力ノードＮ５は“Ｌ”状態になる。これは、“Ｈ”状態にあったセンスイネーブル信号ＳＥを途中で“Ｌ”状態とするに等しい動作である。
【０１４５】
＜Ｃ−３．特徴的作用効果＞
以上説明したように、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前後で変化するサイクル１およびサイクル２において、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態とし、また、入出力線ＩＯおよびバーＩＯに出力される読み出しデータが、その前のサイクルと変わらないサイクル３において、“Ｈ”状態にあるセンスイネーブル信号ＳＥを、実質的に途中で“Ｌ”状態にすることにより、センスイネーブル時間を最適化してセンスアンプＳＡが活性状態にある期間を短縮するので、保持データと現在読み出しているデータが異なっている場合でも同一の場合でも、センスアンプＳＡで消費される電力を大幅に低減することができる。
【０１４６】
＜Ｃ−４．変形例＞
ここで、データ変化検出期間である、ＥＸＮＯＲ回路Ｇ１の出力ノードＮ４が“Ｈ”状態にある期間、およびＥＸＮＯＲ回路Ｇ２の出力ノードＮ８が“Ｌ”状態にある期間を調整して、出力ノードＮ４を確実に“Ｈ”状態に、出力ノードＮ８を確実に“Ｌ”状態にするために、増幅手段（ドライバやバッファ等）や論理反転手段（インバータ等）を出力ノードＮ２、Ｎ３、Ｎ１１、およびデータ出力ポートＤＯに付加しても良いことは実施の形態１および実施の形態２と同様である。
【０１４７】
【発明の効果】
本発明に係る請求項１記載の半導体記憶装置によれば、データ比較手段により、データ保持手段に保持された保持データと、データ保持手段に保持される前の保持前データとを比較し、その比較結果が所定の結果を呈する場合には、信号変更手段により、読み出し制御信号のうち、センス増幅手段を活性化させる活性化信号を、強制的に非活性化信号に転化させるので、センス増幅手段が活性状態にある期間を短縮し、センス増幅手段で消費される電力を低減して、低消費電力の半導体記憶装置を得ることができる。
【０１４８】
本発明に係る請求項２記載の半導体記憶装置によれば、保持データと保持前データとが異なる結果の場合、組み合わせ論理回路からパルス状の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させるので、保持データと保持前データとが異なる場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが異なる場合には、センス増幅手段が活性状態にある期間を短縮し、センス増幅手段で消費される電力を低減して、低消費電力の半導体記憶装置を得ることができる。
【０１４９】
本発明に係る請求項３記載の半導体記憶装置によれば、データ保持手段の少なくとも１の第１の信号反転手段の出力ノードから保持データを検出し、少なくとも１の第１の信号反転手段の入力ノードから保持前データを検出することにより、保持データと保持前データとの間に少なくとも１の第１の信号反転手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。
【０１５０】
本発明に係る請求項４記載の半導体記憶装置によれば、組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の比較結果信号を信号変更手段に与えることができる。
【０１５１】
本発明に係る請求項５記載の半導体記憶装置によれば、第１の組み合わせ論理回路から、保持前データと保持データとが異なる場合にのみパルス状の信号を出力し、第２の組み合わせ論理回路において、当該パルス状の信号とタイミング信号とを比較し、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合にのみ、第２の組み合わせ論理回路からタイミング信号に対応したパルス状の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させるので、保持データと保持前データとが同一の場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが同一の場合には、センス増幅手段が活性状態にある期間を短縮し、センス増幅手段で消費される電力を低減して、低消費電力の半導体記憶装置を得ることができる。
【０１５２】
本発明に係る請求項６記載の半導体記憶装置によれば、少なくとも１の第１の信号反転手段の入力ノードから保持データを検出し、切り替え手段の出力ノードから保持前データを検出することにより、保持データと保持前データとの間に遅延手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。また、活性化信号が与えられるタイミングに対応してタイミング信号を生成するパルス生成手段を備えるので、外部からタイミング信号を与えることが不要になる。
【０１５３】
本発明に係る請求項７記載の半導体記憶装置によれば、第１の組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の信号を出力することができ、第２の組み合わせ論理回路をＡＮＤ回路とすることで、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合には、タイミング信号に対応したパルス状の比較結果信号を信号変更手段に与えることができる。
【０１５４】
本発明に係る請求項８記載の半導体記憶装置によれば、保持データと保持前データとが異なる結果の場合、第１の組み合わせ論理回路からパルス状の第１の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させ、第２の組み合わせ論理回路から、保持前データと保持データとが異なる場合にのみパルス状の信号を出力し、第３の組み合わせ論理回路において、当該パルス状の信号とタイミング信号とを比較し、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合にのみ、第３の組み合わせ論理回路からタイミング信号に対応したパルス状の第２の比較結果信号を信号変更手段に与え、センス増幅手段を活性化させる活性化信号を強制的に非活性化信号に転化させるので、保持データと保持前データとが異なる場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが異なる場合に、センス増幅手段が活性状態にある期間を短縮するとともに、保持データと保持前データとが同一の場合、すなわち第１のサイクルと第２のサイクルとで読み出しデータが同一の場合にも、センス増幅手段が活性状態にある期間を短縮するので、センス増幅手段で消費される電力を大幅に低減して、低消費電力の半導体記憶装置を得ることができる。
【０１５５】
本発明に係る請求項９記載の半導体記憶装置によれば、データ保持手段の少なくとも１の第１の信号反転手段の出力ノードから保持データを検出し、少なくとも１の第１の信号反転手段の入力ノードから保持前データを検出することにより、保持データと保持前データとの間に少なくとも１の第１の信号反転手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。また、少なくとも１の第１の信号反転手段の入力ノードから保持データを検出し、切り替え手段の出力ノードから保持前データを検出することにより、保持データと保持前データとの間に遅延手段の通過に伴う時間差が生じることになり、保持データと保持前データとの比較を確実に行うことができる。また、活性化信号が与えられるタイミングに対応してタイミング信号を生成するパルス生成手段を備えるので、外部からタイミング信号を与えることが不要になる。
【０１５６】
本発明に係る請求項１０記載の半導体記憶装置によれば、第１の組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の第１の比較結果信号を出力することができ、第２の組み合わせ論理回路をＥＸＮＯＲ回路とすることで、保持データと保持前データとが異なる場合には、それぞれの変化のタイミングに合わせてパルス状の信号を出力することができ、第３の組み合わせ論理回路をＡＮＤ回路とすることで、パルス状の信号が与えられていない場合、すなわち保持前データと保持データとが同一の結果の場合には、タイミング信号に対応したパルス状の第２の比較結果信号を出力することができ、第４の組み合わせ論理回路をＯＲ回路とすることで、保持前データと保持データとが異なる場合には第１の比較結果信号を、保持前データと保持データとが同一の場合には第２の比較結果信号を信号変更手段に与えることができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体記憶装置の実施の形態１の構成を示す図である。
【図２】 センスアンプの構成を示す図である。
【図３】 トライステートバッファの構成を示す図である。
【図４】 リセット回路の構成を示す図である。
【図５】 リセット回路の動作を説明するタイミングチャートである。
【図６】 本発明に係る半導体記憶装置の実施の形態１の動作を説明するタイミングチャートである。
【図７】 本発明に係る半導体記憶装置の実施の形態２の構成を示す図である。
【図８】 パルス生成手段の構成を示す図である。
【図９】 パルス生成手段の動作を説明するタイミングチャートである。
【図１０】 セレクタの構成を示す図である。
【図１１】 本発明に係る半導体記憶装置の実施の形態２の動作を説明するタイミングチャートである。
【図１２】 本発明に係る半導体記憶装置の実施の形態３の構成を示す図である。
【図１３】 本発明に係る半導体記憶装置の実施の形態３の動作を説明するタイミングチャートである。
【図１４】 従来の半導体記憶装置の構成を示す図である。
【図１５】 従来の半導体記憶装置の動作を説明するタイミングチャートである。
【符号の説明】
ＲＳ リセット回路、ＳＡ センスアンプ、ＴＢ トライステートバッファ、ＳＬ セレクタ、ＰＧ パルス生成手段。
Claims (10)
- メモリセルに保持されたデータを読み出すデータ読み出し手段を備える半導体記憶装置であって、
前記データ読み出し手段は、
周期的に与えられる読み出し制御信号に応答して前記データを増幅して出力するセンス増幅手段と、
前記センス増幅手段の出力を受け、前記データを一時的に保持した後、外部出力端子に出力するデータ保持手段と、
前記読み出し制御信号の第１のサイクルで前記センス増幅手段から出力され、前記データ保持手段に保持された保持データと、前記読み出し制御信号の第２のサイクルで前記センス増幅手段から出力され、前記データ保持手段に保持される前の保持前データとを比較して、その比較結果を出力するデータ比較手段と、
前記データ比較手段に接続され、前記比較結果に応じて前記読み出し制御信号を変更する信号変更手段とを備え、
前記読み出し制御信号は、前記センス増幅手段を活性状態にして前記データを増幅して出力させる活性化信号と、前記センス増幅手段を非活性状態にする非活性化信号とで１のサイクルを構成し、
前記信号変更手段は、前記比較結果が所定の結果を呈する場合には、前記活性化信号を、強制的に前記非活性化信号に転化させることを特徴とする半導体記憶装置。 - 前記所定の結果は、前記保持前データと前記保持データとが異なる結果であって、
前記データ比較手段は、
一方の入力を前記保持データを検出することが可能なノードに接続され、他方の入力を前記保持前データを検出することが可能なノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の比較結果信号を出力する組み合わせ論理回路を有する請求項１記載の半導体記憶装置。 - 前記データ保持手段は、
直列に接続された少なくとも１の第１および第２の信号反転手段を有し、
前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、
前記保持データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の出力ノードであって、
前記保持前データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の入力ノードである請求項２記載の半導体記憶装置。 - 前記組み合わせ論理回路はＥＸＮＯＲ回路である請求項３記載の半導体記憶装置。
- 前記所定の結果は、前記保持前データと前記保持データとが同一の結果であって、
前記データ比較手段は、
一方の入力を前記保持データを検出することが可能なノードに接続され、他方の入力を前記保持前データを検出することが可能なノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の信号を出力する第１の組み合わせ論理回路と、
前記第１の組み合わせ論理回路の出力と、前記活性化信号が与えられるタイミングに対応して与えられるパルス状のタイミング信号とを受け、前記保持前データと前記保持データとが同一の場合にのみ、前記タイミング信号に対応したパルス状の比較結果信号を出力する第２の組み合わせ論理回路とを有する請求項１記載の半導体記憶装置。 - 前記データ読み出し手段は、前記センス増幅手段の出力部と前記データ保持手段の入力部との間に介挿され、前記データを所定の期間遅延させて出力する遅延手段を備え、
前記データ比較手段は、
前記センス増幅手段の出力と前記遅延手段の出力とを受け、前記読み出し制御信号のうち、前記活性化信号が与えられている期間は、前記センス増幅手段の出力を出力し、前記非活性化信号が与えられている期間は、前記遅延手段の出力を出力する切り替え手段と、
前記読み出し制御信号を受け、前記活性化信号が与えられるタイミングに対応して前記タイミング信号を生成するパルス生成手段とを有し、
前記データ保持手段は、
直列に接続された少なくとも１の第１および第２の信号反転手段を有し、
前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、
前記保持データを検出することが可能なノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、
前記保持前データを検出することが可能なノードは、前記切り替え手段の出力ノードである請求項５記載の半導体記憶装置。 - 前記第１の組み合わせ論理回路はＥＸＮＯＲ回路であり、
前記第２の組み合わせ論理回路はＡＮＤ回路である請求項６記載の半導体記憶装置。 - 前記所定の結果は、
前記保持前データと前記保持データとが異なる第１の結果と、
前記保持前データと前記保持データとが同一である第２の結果とを含み、
前記データ比較手段は、
一方の入力を前記保持データを検出することが可能な第１のノードに接続され、他方の入力を前記保持前データを検出することが可能な第２のノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の第１の比較結果信号を出力する第１の組み合わせ論理回路と、
一方の入力を前記保持データを検出することが可能な第３のノードに接続され、他方の入力を前記保持前データを検出することが可能な第４のノードに接続され、前記保持前データと前記保持データとが異なる場合にのみ、パルス状の信号を出力する第２の組み合わせ論理回路と、
前記第２の組み合わせ論理回路の出力と、前記活性化信号が与えられるタイミングに対応して与えられるパルス状のタイミング信号とを受け、前記保持前データと前記保持データとが同一の場合にのみ、前記タイミング信号に対応したパルス状の第２の比較結果信号を出力する第３の組み合わせ論理回路と、
前記第１の組み合わせ論理回の出力と、前記第３の組み合わせ論理回路の出力とを受け、前記保持前データと前記保持データとが異なる場合には前記第１の比較結果信号を、前記保持前データと前記保持データとが同一の場合には前記第２の比較結果信号を出力する第４の組み合わせ論理回路とを有する請求項１記載の半導体記憶装置。 - 前記データ読み出し手段は、前記センス増幅手段の出力部と前記データ保持手段の入力部との間に介挿され、前記データを所定の期間遅延させて出力する遅延手段を備え、
前記データ比較手段は、
前記センス増幅手段の出力と前記遅延手段の出力とを受け、前記読み出し制御信号のうち、前記活性化信号が与えられている期間は、前記センス増幅手段の出力を出力し、前記非活性化信号が与えられている期間は、前記遅延手段の出力を出力する切り替え手段と、
前記読み出し制御信号を受け、前記活性化信号が与えられるタイミングに対応して前記タイミング信号を生成するパルス生成手段とを有し、
前記データ保持手段は、
直列に接続された少なくとも１の第１および第２の信号反転手段を有し、
前記少なくとも１の第１の信号反転手段の入力ノードには前記センス増幅手段の出力が与えられ、前記少なくとも１の第２の信号反転手段の出力は前記外部出力端子に接続されるとともに、前記センス増幅手段の出力側に接続されてループ経路を形成し、
前記保持データを検出することが可能な第１のノードは、前記少なくとも１の第１の信号反転手段の出力ノードであり、
前記保持前データを検出することが可能な第２のノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、
前記保持データを検出することが可能な第３のノードは、前記少なくとも１の第１の信号反転手段の入力ノードであり、
前記保持前データを検出することが可能な第４のノードは、前記切り替え手段の出力ノードである請求項８記載の半導体記憶装置。 - 前記第１の組み合わせ論理回路はＥＸＮＯＲ回路であり、
前記第２の組み合わせ論理回路はＥＸＮＯＲ回路であり、
前記第３の組み合わせ論理回路はＡＮＤ回路であり、
前記第４の組み合わせ論理回路はＯＲ回路である請求項９記載の半導体記憶装置。
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