JP2006053981A - 記憶装置、記憶装置リード方法 - Google Patents
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Abstract
【解決手段】 外部から入力されたCLK信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、外部から入力されたCT信号に基づいて前CLK信号の符号と遅延量の調整を行いCLK#delay信号として出力する遅延回路5と、CLK#delay信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部6と、外部からの指示に従ってデータの出力を行うメモリセル4と、センスイネイブル信号に従ってメモリセルからの出力を増幅するセンスアンプ7とを備えた。
【選択図】 図1
Description
(付記1) 外部から入力された第1のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、
外部から入力されたクロックチューン信号に基づいて前記第1のクロック信号の符号と遅延量の調整を行い第2のクロック信号として出力する遅延回路と、
前記第2のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部と、
外部からの指示に従ってデータの出力を行うメモリセルと、
前記センスイネイブル信号に従って前記メモリセルからの出力を増幅するセンスアンプと、
を備えてなる記憶装置。
(付記2) 付記1に記載の記憶装置において、
前記クロックチューン信号は複数のビットからなり、
前記遅延回路は、前記クロックチューン信号のうちの1ビットの信号と前記第1のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置。
(付記3) 付記2に記載の記憶装置において、
前記遅延回路はさらに、前記クロックチューン信号のうちの前記1ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置。
(付記4) 付記1に記載の記憶装置において、
前記クロックチューン信号は複数のビットからなり、
前記遅延回路は、前記クロックチューン信号の全ビットのAND演算結果と前記第1のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置。
(付記5) 付記4に記載の記憶装置において、
前記遅延回路はさらに、前記クロックチューン信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置。
(付記6) 外部から入力された第1のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置リード方法であって、
外部から入力されたクロックチューン信号に基づいて前記第1のクロック信号の符号と遅延量の調整を行い第2のクロック信号として出力する遅延ステップと、
前記第2のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成ステップと、
外部からの指示に従ってデータの出力を行う読み出し記憶ステップと、
前記センスイネイブル信号に従って前記記憶ステップからの出力を増幅する増幅ステップと、
を備えてなる記憶装置リード方法。
(付記7) 付記6に記載の記憶装置リード方法において、
前記クロックチューン信号は複数のビットからなり、
前記遅延ステップは、前記クロックチューン信号のうちの1ビットの信号と前記第1のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置リード方法。
(付記8) 付記7に記載の記憶装置リード方法において、
前記遅延ステップはさらに、前記クロックチューン信号のうちの前記1ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置リード方法。
(付記9) 付記6に記載の記憶装置リード方法において、
前記クロックチューン信号は複数のビットからなり、
前記遅延ステップは、前記クロックチューン信号の全ビットのAND演算結果と前記第1のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置リード方法。
(付記10) 付記9に記載の記憶装置リード方法において、
前記遅延ステップはさらに、前記クロックチューン信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置リード方法。
Claims (5)
- 外部から入力された第1のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置であって、
外部から入力されたクロックチューン信号に基づいて前記第1のクロック信号の符号と遅延量の調整を行い第2のクロック信号として出力する遅延回路と、
前記第2のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成部と、
外部からの指示に従ってデータの出力を行うメモリセルと、
前記センスイネイブル信号に従って前記メモリセルからの出力を増幅するセンスアンプと、
を備えてなる記憶装置。 - 請求項1に記載の記憶装置において、
前記クロックチューン信号は複数のビットからなり、
前記遅延回路は、前記クロックチューン信号のうちの1ビットの信号と前記第1のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置。 - 請求項2に記載の記憶装置において、
前記遅延回路はさらに、前記クロックチューン信号のうちの前記1ビット以外の信号で表される数値に基づいて、前記遅延量の調整を行うことを特徴とする記憶装置。 - 外部から入力された第1のクロック信号のタイミングに基づいて、リードしたデータの増幅を行う記憶装置リード方法であって、
外部から入力されたクロックチューン信号に基づいて前記第1のクロック信号の符号と遅延量の調整を行い第2のクロック信号として出力する遅延ステップと、
前記第2のクロック信号に基づいてセンスイネイブル信号を生成するセンスイネイブル信号生成ステップと、
外部からの指示に従ってデータの出力を行う読み出し記憶ステップと、
前記センスイネイブル信号に従って前記記憶ステップからの出力を増幅する増幅ステップと、
を備えてなる記憶装置リード方法。 - 請求項4に記載の記憶装置リード方法において、
前記クロックチューン信号は複数のビットからなり、
前記遅延ステップは、前記クロックチューン信号のうちの1ビットの信号と前記第1のクロック信号との排他的論理和を求めることにより、前記符号の調整を行うことを特徴とする記憶装置リード方法。
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