JP2000123570A

JP2000123570A - 半導体装置

Info

Publication number: JP2000123570A
Application number: JP10290811A
Authority: JP
Inventors: Hitoshi Ikeda; 仁史池田; Shinya Fujioka; 伸也藤岡; Yasuharu Sato; 靖治佐藤; Yasuro Matsuzaki; 康郎松崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-13
Filing date: 1998-10-13
Publication date: 2000-04-28
Anticipated expiration: 2018-10-13
Also published as: JP4034886B2; KR100571330B1; US6498522B2; US20010021141A1; WO2000022626A1; KR20010080083A

Abstract

(57)【要約】【課題】本発明は、外部から入力される入力信号をク
ロック信号に同期して取り込むクロック同期型の半導体
装置に関し、外部クロック信号の周波数に拘わりなく、
入力信号を確実に取り込むことを目的とする。【解決手段】外部から入力される入力信号をクロック
信号に同期して取り込む入力信号取込手段と、クロック
選択信号を出力するクロックタイミング選択手段と、前
記クロック選択信号および外部クロック信号を受けて、
該クロック選択信号の信号値に応じた所定のタイミング
の前記クロック信号を生成し、該クロック信号を前記入
力信号取込手段に出力するクロック生成手段とを備えた
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から入力され
る入力信号をクロック信号に同期して取り込むクロック
同期型の半導体装置に関する。

【０００２】

【従来の技術】一般に、集積回路等の半導体装置は、マ
イクロコンピュータ等のロジックLSIと、DRAM（ダイナ
ミックランダムアクセスメモリ）等のメモリLSIとに大
別されている。マイクロコンピュータは、クロック同期
型の半導体装置として幅広く知られている。一方、近
時、メモリLSIにおいても、シンクロナスDRAM等のクロ
ック同期型のものが開発されている。

【０００３】シンクロナスDRAMは、外部から入力される
外部クロック信号に同期してインタフェース回路を高速
に動作させることにより、データの書き込み・読み出し
を高速に行うことを可能にしており、最高動作周波数が
100MHz以上のものが開発されている。図１６は、この種
の半導体装置における入力インタフェース部の構成例を
示している。図において、入力インタフェース部１は、
複数の入力信号取込回路３を有している。

【０００４】各入力信号取込回路３には、それぞれ外部
クロック信号CLKおよび入力信号Din(a)（またはDin
(b)）が入力されている。入力信号取込回路３からは、
内部回路５に向けて、内部信号Doutz(a)・Doutx(a)（ま
たはDoutz(b)・Doutx(b)）が出力されている。なお、内
部信号Doutzは、入力信号Dinと同相の信号であり、内部
信号Doutxは入力信号Dinと逆相の信号である。

【０００５】上述した入力信号取込回路３は、入力され
た入力信号Dinを、外部クロック信号CLKに同期して取り
込み、内部信号Doutz、Doutxとして内部回路５に出力す
る。図１７は、図１６に示した入力インタフェース部１
における入力信号Dinの取り込みタイミングの一例を示
している。この例では、入力信号Dinの入力期間は、外
部クロック信号CLKの立ち上がりに対するセットアップ
時間tDSおよびホールド時間tDHで規定されている。

【０００６】ここで、セットアップ時間tDSは、外部ク
ロック信号CLKの立ち上がり以前に入力信号Dinの確定が
必要な最小時間の規定であり、ホールド時間tDHは、外
部クロック信号CLKの立ち上がり以後に入力信号Dinの保
持が必要な最小時間の規定である。そして、上記タイミ
ング規定に従い入力信号Dinを入力することにより、入
力信号Dinは、クロック信号CLKの立ち上がりで取り込ま
れ、内部信号Doutz、Doutxが生成される。

【０００７】ここで、セットアップ時間tDSおよびホー
ルド時間tDHは、半導体製造工程で発生する半導体装置
間での特性のばらつき、および、半導体装置を動作させ
る際の温度・電源電圧を考慮し、最悪の条件下でも確実
に入力信号Dinを取り込むことができるように決められ
ている。

【０００８】

【発明が解決しようとする課題】ところで、この種の半
導体装置をシステム装置に搭載するユーザは、上述した
ように、半導体装置に入力する入力信号Dinをセットア
ップ時間tDSより前に確定させ、かつ、ホールド時間tDH
以上保持するように、システム装置側のタイミング設計
を行う必要がある。

【０００９】このため、システム装置上には、各入力信
号Dinを作成するために、セットアップ時間tDSを満足さ
せる回路と、ホールド時間tDHを満足させる回路とがそ
れぞれ必要になり、システム装置の回路規模が増大かつ
複雑化していた。さらに、動作周波数が100MHzを超える
ような半導体装置の場合には、一般に、外部クロック信
号CLKの周期は10ns以下になる。この結果、システム装
置側のタイミング設計の余裕度は小さくなり、上述した
タイミング規定に従って、入力信号Dinを作成すること
が難しかった。

【００１０】特に、入力信号Dinのセットアップ時間tDS
側を確保するためには、１クロックサイクル手前の外部
クロック信号CLKの立ち上がりまたは立ち下がりを使用
しなくてはならず、外部クロック信号CLKの周期が短い
場合には、このようなタイミング設計を行うことは、非
常に難しかった。

【００１１】そこで、本発明者は、システム装置からは
外部クロック信号の切替と同時に入力信号Dinを出力
し、上記入力インタフェース部１において、外部クロッ
ク信号CLKに対して所定時間遅れたクロック信号を作成
し、このクロック信号に同期して入力信号Dinを取り込
むことを考察した。図１８は、本発明者により考察され
た入力インタフェース部１の構成を示している。図にお
いて、入力インタフェース部１は、上述した入力信号取
込回路３およびインバータ７を有している。

【００１２】インバータ７は、外部クロック信号CLKを
入力し、この外部クロック信号CLKの反転クロック信号
／CLKを出力している。各入力信号取込回路３は、反転
クロック信号／CLKを入力している。その他の構成は、
図１６に示したものと同一である。図１９は、図１８に
示した入力インタフェース部１における入力信号Dinの
取り込みタイミングを示している。

【００１３】入力信号Dinは、反転クロック信号／CLKの
立ち上がり（＝外部クロック信号CLKの立ち下がり）で
取り込まれる。この場合、入力信号Dinの入力期間は、
反転クロック信号／CLKの立ち上がりに対するセットア
ップ時間tDS1およびホールド時間tDH1で規定される。こ
のため、外部クロック信号CLKの立ち上がりからデータ
が確定するまでの時間tDSを、外部クロック信号CLKの１
／２周期より小さくできるときには、入力信号Dinの入
力期間は、外部クロック信号CLKの立ち上がりに対する
ホールド時間tDHのみを満足すれば良いことになる。

【００１４】この結果、ユーザは、システム装置上で、
入力信号Dinを外部クロック信号CLKの立ち上がりと同時
に、もしくは、立ち上がりより後に発生させ、かつ、ホ
ールド時間tDHだけ保持するようにタイミング設計を行
えば良い。すなわち、タイミング設計を容易に行うこと
ができる。

【００１５】図２０は、本発明者が考察した別の入力イ
ンタフェース部１の構成を示している。図において、入
力インタフェース部１は、上述した入力信号取込回路３
および遅延回路９を有している。遅延回路９は、外部ク
ロック信号CLKを入力し、外部クロック信号CLKに対して
所定時間遅延した遅延クロック信号DCLKを出力してい
る。各入力信号取込回路３は遅延クロック信号DCLKを入
力している。その他の構成は、図１６に示したものと同
一である。

【００１６】ここで、遅延回路９は、例えば、容量と抵
抗とにより構成され、所定の時定数を有している。図２
１は、図２０に示した入力インタフェース部１における
入力信号Dinの取り込みタイミングを示している。入力
信号Dinは、外部クロック信号CLKの立ち上がりから遅延
時間Delayだけ遅れた遅延クロック信号DCLKの立ち上が
りで取り込まれる。この場合、入力信号Dinの入力期間
は、遅延クロック信号DCLKの立ち上がりに対するセット
アップ時間tDS2およびホールド時間tDH2で規定される。

【００１７】このため、外部クロック信号CLKの立ち上
がりからデータが確定するまでの時間tDSを、遅延時間D
elayより小さくできるときには、入力信号Dinの入力期
間は、外部クロック信号CLKの立ち上がりに対するホー
ルド時間tDHのみを満足すれば良いことになる。この結
果、図１８に示した入力インタフェース部１と同様に、
ユーザは、システム装置上で、入力信号Dinを外部クロ
ック信号CLKの立ち上がりと同時に、もしくは、立ち上
がりより後に発生させ、かつ、ホールド時間tDHだけ保
持するようにタイミング設計を行えば良い。すなわち、
タイミング設計を容易に行うことができる。

【００１８】なお、上述した発明者による考察事項は、
未だ公知にはなされていない。しかしながら、図１８に
示したインバータ７を有する入力インタフェース部１で
は、外部クロック信号CLKを反転した反転クロック信号
／CLKを使用して、入力信号Dinを取り込んでいるため、
内部信号Doutz、Doutxを内部回路５に出力するタイミン
グが、外部クロック信号CLKの立ち上がりタイミングよ
りほぼ半クロック分遅くなる。

【００１９】このため、例えば、シンクロナスDRAM等の
クロック同期型のメモリLSIにおけるアドレス信号・デ
ータ信号の取込部に本入力インタフェース部１を適用し
た場合には、読み出し時間、書き込み時間等のアクセス
時間が、半クロック分遅くなる。この遅れは、外部クロ
ック信号CLKの周波数が高いときには、アクセス時間に
与える影響は小さいが、外部クロック信号CLKの周波数
が低くなるほど、アクセス時間に与える影響が大きくな
るという問題があった。

【００２０】すなわち、このインタフェース部１を適用
したメモリLSIのアクセス時間は、指定されたアドレス
のメモリセルを選択し、選択されたメモリセルを外部に
出力するまでに必要な時間と、外部クロック信号CLKの
半クロック分の時間との和とほぼ等しくなる。前者の時
間は、外部クロック信号CLKの周波数によらずほぼ一定
であるが、後者の時間は、外部クロック信号CLKの周波
数が低くなるにつれて長くなるため、外部クロック信号
CLKの周期が長いときほど（＝周波数が低いときほ
ど）、アクセス時間に占める外部クロック信号CLKの半
クロック分の時間の比率が大きくなり、アクセス時間に
与える影響は大きくなる。

【００２１】一方、図２０に示した遅延回路９を有する
入力インタフェース部１では、外部クロック信号CLKを
遅延した遅延クロック信号DCLKを使用して、入力信号Di
nを取り込んでいる。遅延回路９の遅延時間Delayは、半
導体製造工程で生じる半導体装置間での特性のばらつ
き、および、半導体装置を動作させる際の温度・電源電
圧等で変化し、この変化は外部クロック信号CLKの周波
数には依存しない。

【００２２】このため、外部クロック信号CLKの周波数
が高いほど、遅延時間Delayのばらつきの影響が大きく
現れる。具体的には、例えば、遅延回路９の遅延時間De
layが２〜７nsにばらつく際に、外部クロック信号CLKの
周波数が125MHz（クロック周期８ns）である場合には、
遅延時間Delayの最大値とクロック周期との余裕は１ns
しかなく、半導体装置内部のタイミング設計をおこなう
ことが困難になる。

【００２３】さらに、上述した不具合は、半導体装置を
製造する際にも発生する。すなわち、半導体装置の製造
工程では、複数の半導体装置が形成されるウエハを１枚
ずつ処理する枚葉処理工程と、複数のウエハを同時に処
理するバッチ処理工程とがある。枚葉処理工程は、例え
ばホトリソグラフィ工程であり、バッチ処理工程は、例
えば熱処理工程である。

【００２４】一般に、枚葉処理工程では、ウエハ上の半
導体装置間の特性にばらつきが生じ易く、バッチ処理工
程では、異なるウエハの半導体装置間の特性にばらつき
が生じ易い。複数の製造工程を経て、このようなばらつ
きが重ね合わせられる結果、製造された半導体装置の最
高動作周波数のばらつきは、図２２に示すように、中央
にピークを有する山なりの分布を示す。

【００２５】そして、半導体装置は、ウエハ状態でのプ
ローブ試験、組立後の選別試験により、例えば、最高動
作周波数別に最速品・高速品・標準品の３種類に分けら
れれる。この際、図１８に示したインバータ７を有する
入力インタフェース部１を半導体装置に適用した場合に
は、標準品において、アクセス時間に与える影響が大き
くなり、アクセス時間が所定の時間を超える場合には、
不良品になる。

【００２６】また、図２０に示した遅延回路９を有する
入力インタフェース部１を半導体装置に適用した場合に
は、最速品において、遅延時間Delayのばらつきの影響
が大きくなり、内部回路５で内部信号Doutz、Doutxを取
り込めない場合には、不良品になる。

【００２７】この結果、期待する歩留を得ることができ
ず、半導体装置の製造コストが大幅に上昇する。本発明
は、かかる従来の問題点を解決するためになされたもの
で、外部クロック信号の周波数に拘わりなく、入力信号
を確実に取り込むことができる半導体装置を提供するこ
とを目的とする。

【００２８】

【課題を解決するための手段】図１は、請求項１〜請求
項９に記載の発明の原理構成図である。請求項１の半導
体装置は、外部から入力される入力信号をクロック信号
に同期して取り込む入力信号取込手段と、クロック選択
信号を出力するクロックタイミング選択手段と、前記ク
ロック選択信号および外部クロック信号を受けて、該ク
ロック選択信号の信号値に応じた所定のタイミングの前
記クロック信号を生成し、該クロック信号を前記入力信
号取込手段に出力するクロック生成手段とを備えたこと
を特徴とする。

【００２９】請求項２の半導体装置は、請求項１記載の
半導体装置において、前記クロック生成手段は、前記外
部クロック信号とは位相が反転した内部クロック信号、
または、前記外部クロック信号から所定時間遅れた前記
内部クロック信号を生成する複数の内部クロック生成部
を備え、前記クロック選択信号により選択された内部ク
ロック信号を、前記クロック信号として前記入力信号取
込手段に出力するように構成したことを特徴とする。

【００３０】請求項３の半導体装置は、請求項１記載の
半導体装置において、前記クロック生成手段は、前記外
部クロック信号に対して位相が反転している反転内部ク
ロック信号を生成する第１の内部クロック生成部と、遅
延回路により遅延内部クロック信号を生成する第２の内
部クロック生成部とを備え、前記クロック生成手段は、
前記クロック選択信号が、一方の信号値であるときに前
記クロック信号として前記反転内部クロック信号を出力
し、他方の信号値であるときに前記クロック信号として
前記遅延内部クロック信号を出力することを特徴とす
る。

【００３１】請求項４の半導体装置は、請求項１ないし
請求項３のいずれか１項記載の半導体装置において、前
記クロックタイミング選択手段は、クロック選択情報を
設定する選択情報設定部を備え、前記クロック選択信号
は、前記選択情報設定部に設定された前記クロック選択
情報に基づいて出力されることを特徴とする。請求項５
の半導体装置は、請求項４記載の半導体装置において、
前記選択情報設定部は、外部から設定可能なレジスタに
より構成され、前記クロックタイミング選択手段は、前
記レジスタの記憶値に応じた信号値の前記クロック選択
信号を出力することを特徴とする。

【００３２】請求項６の半導体装置は、請求項４記載の
半導体装置において、前記選択情報設定部は、ヒューズ
により構成され、前記クロックタイミング選択手段は、
ヒューズの溶断の有無に応じた信号値の前記クロック選
択信号を出力することを特徴とする。請求項７の半導体
装置は、請求項４記載の半導体装置において、前記選択
情報設定部は、ボンディングパッドおよびボンディング
ワイヤにより構成され、前記クロックタイミング選択手
段は、前記ボンディングパッドに接続される前記ボンデ
ィングワイヤに与えられた電圧値に応じた信号値の前記
クロック選択信号を出力することを特徴とする。

【００３３】請求項８の半導体装置は、請求項４記載の
半導体装置において、前記選択情報設定部は、半導体製
造工程で使用するホトマスクのパターン形状に対応して
半導体基板上の所定の位置に形成された導電膜により構
成され、前記クロックタイミング選択手段は、前記導電
膜の接続先の電圧値に応じた信号値の前記クロック選択
信号を出力することを特徴とする。

【００３４】請求項９の半導体装置は、請求項１ないし
請求項３のいずれか１項記載の半導体装置において、前
記クロックタイミング選択手段は、前記外部クロック信
号の周波数を検出する周波数検出回路を備え、前記周波
数検出回路は、検出した前記外部クロック信号の周波数
に応じた前記クロック選択信号を出力することを特徴と
する。

【００３５】請求項１の半導体装置では、クロックタイ
ミング選択手段は、所定のクロック選択信号を出力す
る。クロック生成手段は、クロック選択信号を受けて、
このクロック選択信号の信号値に応じた所定のタイミン
グのクロック信号を生成する。入力信号取込手段は、ク
ロック生成手段から出力されたクロック信号に同期し
て、入力信号を取り込む。

【００３６】このため、入力信号取込手段は、使用する
外部クロック信号の周波数等に応じて、最適なタイミン
グのクロック信号で入力信号（アドレス信号、データ信
号等）を取り込むことができる。すなわち、外部クロッ
ク信号の周波数に拘わりなく、入力信号を確実に取り込
むことができる。請求項２の半導体装置では、クロック
生成手段は、複数の内部クロック生成部を備え、各内部
クロック生成部は、外部クロック信号とは位相が反転し
た、あるいは、外部クロック信号から所定時間遅れた内
部クロック信号を生成する。

【００３７】入力信号取込手段は、選択された内部クロ
ック信号を用いて入力信号を取り込む。このため、入力
取込手段は、外部クロック信号のエッジタイミングと同
時に入力信号が入力された場合にも、入力信号を取り込
むことが可能になる。この結果、入力信号の入力タイミ
ングの規定を緩和することが可能になり、本半導体装置
を搭載するシステム装置のタイミング設計が容易にな
る。

【００３８】請求項３の半導体装置では、クロック生成
手段は、クロック選択信号が一方の信号値であるとき
に、第１のクロック生成部を用いて、外部クロック信号
に対して位相の反転した反転内部クロック信号を出力す
る。また、クロック生成手段は、クロック選択信号が他
方の信号値であるときに、第２のクロック生成部の遅延
回路により、遅延内部クロック信号を生成し、出力す
る。

【００３９】このため、例えば、クロックタイミング選
択手段により、外部クロック信号の周波数の高い・低い
に応じて、クロック選択信号の信号値を一方・他方の値
にすることで、入力信号取込手段は、外部クロック信号
の周波数が高いときには、外部クロック信号の周期に依
存する反転内部クロック信号で入力信号を取り込み、外
部クロック信号の周波数が低いときには、外部クロック
信号の周期に依存しない遅延内部クロック信号で入力信
号を取り込むことができる。

【００４０】すなわち、入力信号取込手段は、外部クロ
ック信号の周波数に応じて、最適かつ最速のタイミング
で、入力信号を取り込むことができる。請求項４の半導
体装置では、選択情報設定部にクロック選択情報が設定
され、クロックタイミング選択手段は、このクロック選
択情報に基づいてクロック選択信号を出力する。

【００４１】このため、半導体装置を動作時に、予め、
クロック選択情報を設定することができる。請求項５の
半導体装置では、選択情報設定部が、レジスタにより構
成され、クロック選択情報の設定は、例えば、半導体装
置を搭載するシステム装置上で、このレジスタをアクセ
スすることで行われる。

【００４２】この結果、半導体装置の動作時に、使用す
る外部クロック信号の周波数に応じて、選択情報を設定
することができ、広範囲の動作周波数を有する半導体装
置をユーザに提供することができる。請求項６の半導体
装置では、選択情報設定部が、ヒューズにより構成さ
れ、クロック選択情報の設定は、試験工程において、ヒ
ューズを溶断・未溶断することで行われる。

【００４３】このため、例えば、プローブ試験で評価し
た最高動作周波数に応じてヒューズを溶断・未溶断する
ことで、製造された半導体装置に最適なクロック選択情
報が設定される。請求項７の半導体装置では、選択情報
設定部が、ボンディングパッドおよびボンディングワイ
ヤにより構成され、クロック選択情報の設定は、組立行
程において、ボンディングパッドに接続されるボンディ
ングワイヤの接続先を変えることで行われる。

【００４４】請求項８の半導体装置では、選択情報設定
部が、ホトマスクのパターン形状に対応して半導体基板
上の所定の位置に形成された導電膜により構成され、ク
ロック選択情報の設定は、半導体製造工程で使用するホ
トマスクの切り換えにより行われる。クロック選択情報
は、通常の半導体製造工程であるホトリソグラフィ工程
およびエッチング工程中に設定されるため、特別な工程
を設けることなく、クロック選択情報が設定される。

【００４５】請求項９の半導体装置では、クロックタイ
ミング選択手段は、外部クロック信号の周波数を検出す
る周波数検出回路を備え、検出した周波数に応じたクロ
ック選択信号を出力する。このため、外部クロック信号
の周波数に応じて、自動的に内部クロック信号が選択さ
れる。

【００４６】この結果、半導体製造工程では、クロック
選択情報を設定することが不要になり、あるいは、半導
体装置を搭載するシステム装置上では、クロック選択情
報を設定することが不要になる。

【００４７】

【発明の実施の形態】以下、本発明をクロック同期型の
メモリLSIに適用した例について、図面を用いて詳細に
説明する。

【００４８】図２は、本発明の半導体装置の第１の実施
形態（請求項１ないし請求項５に対応する）を示してい
る。図において、この実施形態の半導体装置１００は、
入出力インタフェース部２００、メモリ制御インタフェ
ース部３００、およびメモリセルアレイ４００により構
成されている。

【００４９】入出力インタフェース部２００には、外部
クロック信号CLK、チップセレクト信号／CS、ライトイ
ネーブル信号／WE等の制御信号、および、アドレス信号
AD、データ信号DQが供給されている。なお、データ信号
DQは入出力信号であり、データ信号DQ以外の信号は入力
信号である。また、図において太い矢印で示したアドレ
ス信号ADおよびデータ信号DQは複数本からなるバス信号
である。

【００５０】これらの信号は、図示しないリードフレー
ム、ボンディングワイヤおよびボンディングパッドを介
して、半導体装置１００の外部から入出力インタフェー
ス部２００の各回路に接続されている。入出力インター
フェース２００は、クロック制御部２１、複数の入力バ
ッファ２３および出力バッファ２５により構成されてい
る。

【００５１】クロック制御部２１は、外部クロック信号
CLKを外部から入力し、図中破線で示した内部クロック
信号INCLKを各入力バッファ２３、出力バッファ２５お
よびメモリ制御インタフェース部３００に向けて出力し
ている。各入力バッファ２３は、それぞれチップセレク
ト信号／CS、ライトイネーブル信号／WE、アドレス信号
ADおよびデータ信号DQを外部から入力し、各信号に対応
する内部信号Doutz、Doutxをメモリ制御インタフェース
部３００に向けて出力している。なお、内部信号Doutz
は入力した信号と同相の信号であり、内部信号Doutxは
入力した信号と逆相の信号である。

【００５２】出力バッファ２５は、データ信号DQoutを
メモリ制御インタフェース部３００から入力し、データ
信号DQを外部に向けて出力している。メモリ制御インタ
フェース部３００は、半導体装置１００の動作モードを
設定するモードレジスタ２７（クロックタイミング選択
手段、レジスタに対応する）および半導体装置１００全
体のタイミング制御等を行う複数の制御回路２９により
構成されている。

【００５３】モードレジスタ２７は、クロック選択信号
CLKSELを入出力インタフェース部２００のクロック制御
部２１に向けて出力している。また、メモリ制御インタ
フェース部３００とメモリセルアレイ４００との間に
は、制御信号３１、行アドレス信号３３、列アドレス信
号３５、I/O信号３７が接続されている。

【００５４】メモリセルアレイ４００には、図示しない
複数のメモリセルが縦横に配列されている。この実施形
態では、これ等メモリセルは、DRAMのメモリセルと同一
ものが使用されており、一つのメモリセルは、一つのト
ランジスタと一つの容量とで構成されている。なお、こ
の実施形態の半導体装置１００は、CMOS（Complementar
y MOS）プロセス技術を用いて製造されている。

【００５５】図３は、メモリ制御インタフェース部３０
０のモードレジスタ２７の回路構成を示している。図に
おいて、モードレジスタ２７は、制御回路３９および複
数のフリップフロップ回路４１(0)〜４１(n)（選択情報
設定部に対応する）により構成されている。制御回路３
９は、インバータ３９ａおよび２入力のNANDゲート３９
ｂにより構成されている。

【００５６】インバータ３９ａの入力には、ライトイネ
ーブル信号／WEaが接続されており、インバータ３９ａ
の出力は、NANDゲート３９ｂの一方の入力に接続されて
いる。NANDゲート３９ｂの他方の入力には、チップセレ
クト信号／CSaが接続されており、NANDゲート３９ｂの
出力は、各フリップフロップ回路４１(0)〜４１(n)の入
力に接続されている。

【００５７】チップセレクト信号／CSa、ライトイネー
ブル信号／WEaは、チップセレクト信号／CS、ライトイ
ネーブル信号／WEから作成されたこれ等の信号と逆論理
の信号である。フロップ回路４１(0)〜４１(n)は、それ
ぞれ１ビットの設定情報BIT０〜BITｎを保持することが
できる。この実施形態では、モードレジスタ２７の最下
位ビットである設定情報BIT０は、クロック選択情報を
保持するために使用されている。

【００５８】各フリップフロップ回路４１(0)〜４１(n)
は、制御回路３９の出力信号およびアドレス信号ADa０
〜ADaｎを入力しており、設定情報BIT０〜BITｎに対応
した情報信号INF０〜INFｎを出力している。なお、情報
信号INF０は、クロック選択信号CLKSELとして使用され
ている。このクロック選択信号CLKSELは、上述したよう
に、入出力インタフェース部２００のクロック制御部２
１に接続されている。

【００５９】また、アドレス信号ADa０〜ADaｎは、アド
レス信号AD０〜ADｎから作成されたこれ等の信号と同一
論理の信号である。フリップフロップ回路４１(0)〜４
１(n)への情報の設定は、制御回路３９の出力が低レベ
ルのとき、すなわち、チップセレクト信号／CSaを高レ
ベルにし、かつ、ライトイネーブル信号／WEaを低レベ
ルにしたときに可能になる。

【００６０】そして、このときのアドレス信号ADa０〜A
Daｎのレベルが、そのまま設定情報BIT０〜BITｎとして
設定され、設定した設定情報BIT０〜BITｎが、情報信号
INF０〜INFｎとして出力される。

【００６１】この実施形態では、クロック選択信号CLKS
ELの出力値の設定は、半導体装置１００を搭載するシス
テム装置側により行われる。一般には、システム装置の
イニシャライズプログラムでこの設定が行われる。モー
ドレジスタ２７の設定情報BIT０に設定する値は、外部
クロック信号CLKの周波数が所定の値より高いときに
「０」にされ、外部クロック信号CLKの周波数が所定の
値より低いときに「１」にされる。

【００６２】そして、設定情報BIT０に「０」が設定さ
れた場合には、クロック選択信号CLKSELは低レベルにな
り、設定情報BIT０に「１」が設定された場合には、ク
ロック選択信号CLKSELは高レベルになる。図４は、クロ
ック制御部２１内に構成される内部クロック信号INCLK
を生成するためのクロック生成回路２１ａ（クロック生
成手段に対応する）を示している。

【００６３】図において、クロック生成回路２１ａは、
並列接続された第１の内部クロック生成部４３と、第２
の内部クロック生成部４５とを備えている。第１の内部
クロック生成部４３は、２入力のNORゲート４３ａの出
力にインバータ４３ｂを接続して構成されている。第２
の内部クロック生成部４５は、２入力のNANDゲート４５
ａの出力に、インバータ４５ｂ、遅延回路４５ｃ、イン
バータ４５ｄを直列に接続して構成されている。

【００６４】遅延回路４５ｃは、インバータ４５ｂの出
力に直列に接続される抵抗４５ｅ、および、この抵抗４
５ｅの出力端と接地VSSとの間を接続する容量４５ｆに
より構成されている。ここで、例えば、抵抗４５ｅは、
ｎ形拡散層を使用して形成され、容量４５ｆは、NMOSト
ランジスタ（以下、NMOSと称する）を使用して形成され
ている。NMOSは、ゲート電極（以下、ゲートと称する）
を抵抗４５ｅの出力端に接続し、ソース電極（以下、ソ
ースと称する）およびドレイン電極（以下、ドレインと
称する）を接地VSSに接続して容量４５ｆを構成してい
る。

【００６５】また、第１の内部クロック生成部４３のNO
Rゲート４３ａおよび第２の内部クロック生成部４５のN
ANDゲート４５ａの各入力には、それぞれ、外部クロッ
ク信号CLKおよびクロック選択信号CLKSELが接続されて
いる。第１の内部クロック生成部４３のインバータ４３
ｂおよび第２の内部クロック生成部４５のインバータ４
５ｄの出力は、２入力のNANDゲート４７の入力に接続さ
れている。そして、このNANDゲート４７の出力は、内部
クロック信号INCLKとして各回路に出力されている。

【００６６】図５は、入出力インタフェース部２００の
各入力バッファ２３内に構成される入力信号取込回路２
３ａ（入力信号取込手段に対応する）の回路構成を示し
ている。図において、入力信号取込回路２３ａは、制御
クロック作成部４９、入力信号取込部５１および内部信
号出力部５３により構成されている。

【００６７】制御クロック作成部４９は、インバータと
MOS容量とからなる二組の遅延回路５５ａ、５５ｂおよ
び２入力のNANDゲート５７により構成されている。遅延
回路５５ａ、５５ｂは直列に接続され、遅延回路５５ｂ
の出力はNANDゲート５７の一方の入力に接続されてい
る。NANDゲート５７の他方の入力および遅延回路５５ａ
の入力には、内部クロック信号INCLKが接続されてい
る。

【００６８】そして、NANDゲート５７の出力は、反転信
号／INCLKとなっている。また、入力信号取込部５１
は、複数のPMOSトランジスタ（以下、PMOSと称する）と
NMOSとにより構成されており、内部クロック信号INCL
K、反転信号／INCLK、入力信号Dinおよび参照信号Vref
を入力し、取込信号DO、／DOを出力している。取込信号
DOは、入力信号Dinと同相の信号であり、取込信号／DO
は、入力信号Dinと逆相の信号である。

【００６９】入力信号取込部５１には、一つのPMOSと三
つのNMOSとを直列に接続した比較回路５９ａ、５９ｂが
対称に配置されている。これ等比較回路５９ａ、５９ｂ
は、入力信号Dinと参照信号Vrefとの電圧値の大小を比
較し、入力信号Dinに対応する取込信号DO、／DOを発生
する回路である。また、取込信号DO、／DOには、入力と
出力とを相互に接続した二つのCMOSインバータ６１ａ、
６１ｂが接続されている。これ等CMOSインバータ６１
ａ、６１ｂは、取込信号DO、／DOの電圧値を電源VCCま
たは接地VSSまで増幅する回路である。

【００７０】さらに、入力信号取込部５１は、比較回路
５９ａ、５９ｂのノード５９ｃ、ノード５９ｄをイコラ
イズするNMOS５９ｅを有している。一方、内部信号出力
部５３は、PMOSおよびNMOSからなる二つの出力回路６３
ａ、６３ｂと、各出力回路６３ａ、６３ｂのNMOSのゲー
トに接続され取込信号DO、／DOを入力するインバータ６
５ａ、６５ｂと、出力回路から出力される内部信号Dout
z、Doutxをラッチするために入力と出力とが相互に接続
された二つのインバータ６７ａ、６７ａとにより構成さ
れている。

【００７１】上述した半導体装置では、モードレジスタ
２７の最下位ビットである設定情報BIT０に書き込まれ
たクロック選択情報により、以下示すように、クロック
信号回路２１ａが動作し、入力信号取込回路２３ａによ
り入力信号Dinが取り込まれる。なお、前述したよう
に、クロック選択信号CLKSELの出力値の設定は、半導体
装置１００を搭載するシステム装置側により行われる。

【００７２】すなわち、先ず、モードレジスタ２７の設
定情報BIT０にクロック選択情報「０」を書き込んだ場
合には、クロック選択信号CLKSELは低レベルになる。こ
の結果、図４に示したように、第１の内部クロック生成
部４３のNORゲート４３ａの出力には、外部クロック信
号CLKと逆論理の信号が出力される。また、第２の内部
クロック生成部４５のNANDゲート４５ａの出力には、外
部クロック信号CLKの論理値によらず高レベルが出力さ
れる。

【００７３】そして、NORゲート４３ａに出力された外
部クロックCLKと逆論理の信号が、インバータ４３ｂお
よびNANDゲート４７を通り、内部クロック信号INCLK
（反転内部クロック信号に対応する）として出力され
る。すなわち、クロック選択信号CLKSELを低レベルにす
ることで、第１の内部クロック生成部４３が活性化さ
れ、外部クロック信号CLKに対して位相が反転した反転
内部クロック信号が内部クロック信号INCLKとして出力
される。このとき、第２の内部クロック生成部４５は非
活性状態にされている。

【００７４】この後、内部クロック信号INCLKは、図５
に示したように、入力信号取込回路２３ａに入力され
る。次に、モードレジスタ２７の設定情報BIT０にクロ
ック選択情報「１」を書き込んだ場合には、クロック選
択信号CLKSELは高レベルになる。この結果、第１の内部
クロック生成部４３のNORゲート４３ａの出力には、外
部クロック信号CLKの論理値によらず低レベルが出力さ
れる。第２の内部クロック生成部４５のNANDゲート４５
ａの出力には、外部クロック信号CLKと逆論理の信号が
出力される。

【００７５】そして、NANDゲート４５ａに出力された外
部クロック信号CLKと逆論理の信号が、インバータ４５
ｂ、遅延回路４５ｃ、インバータ４５ｄ、NANDゲート４
７を通り、外部クロック信号CLKに対して所定時間遅延
した内部クロック信号INCLK（遅延内部クロック信号に
対応する）として出力される。すなわち、クロック選択
信号CLKSELを高レベルにすることで、第２の内部クロッ
ク生成部４５が活性化され、外部クロック信号CLKに対
してほぼ遅延回路４５ｃの遅延時間だけ遅れたタイミン
グの遅延内部クロック信号が内部クロック信号INCLKと
して出力される。このとき、第１の内部クロック生成部
４３は非活性状態にされている。

【００７６】この後、内部クロック信号INCLKは、図５
に示したように、入力信号取込回路２３ａに入力され
る。入力信号取込回路２３ａの制御クロック作成部４９
では、図６に示すように、内部クロック信号INCLKの立
ち上がりタイミングを所定の時間だけ遅延させた反転信
号／INCLKが作成される。

【００７７】また、入力信号取込部５１は、内部クロッ
ク信号INCLK、反転信号／INCLKの状態により、次のよう
に動作する。先ず、内部クロック信号INCLKが低レベ
ル、反転信号／INCLKが高レベルのときは、回路全体は
非活性状態になり、取込信号DO、／DOは共に高レベルに
なる。次に、内部クロック信号INCLK、反転信号／INCLK
がともに高レベルになったときには、比較回路５９ａ、
５９ｂは活性状態になる。比較回路５９ａ、５９ｂに
は、それぞれ入力信号Dinおよび参照信号Vrefの電圧に
応じた電流が流れ、取込信号／DO、DOの電圧値が変化す
る。

【００７８】すなわち、内部クロック信号INCLKが高レ
ベルになったときに、入力信号Dinの取り込みが開始さ
れる。次に、内部クロック信号INCLKが高レベル、反転
信号／INCLKが低レベルになったときには、CMOSインバ
ータ６１ａ、６１ｂが活性化され、取込信号DO、／DOの
電圧が増幅される。

【００７９】内部信号出力部５３では、取込信号DO、／
DOの電圧値に応じて、出力回路６３ａ、６３ｂが駆動さ
れる。そして、入力信号Dinに応じた内部信号Doutz、Do
utxが出力される。図７は、クロック選択信号CLKSELが
低レベルである場合（外部クロック信号CLKの周波数が
高い場合）の入力信号Dinの取込タイミングを示してい
る。図において、内部クロック信号INCLKは、外部クロ
ック信号CLKを反転した反転内部クロック信号である。

【００８０】入力信号Dinは、内部クロック信号INCLKの
立ち上がり（＝外部クロック信号CLKの立ち下がり）で
取り込まれ、入力信号Dinに対応する内部信号Doutz、Do
utxが出力される。

【００８１】入力信号Dinの入力期間は、前述した図１
９と同様に、内部クロック信号INCLKの立ち上がりに対
するセットアップ時間tDS1およびホールド時間tDH1で規
定される。図８は、クロック選択信号CLKSELが高レベル
である場合（外部クロック信号CLKの周波数が低い場
合）の入力信号Dinの取込タイミングを示している。図
において、内部クロック信号INCLKは、外部クロック信
号CLKを遅延時間Delayだけ遅らせた遅延内部クロック信
号である。

【００８２】入力信号Dinは、内部クロック信号INCLKの
立ち上がりで取り込まれ、入力信号Dinに対応する内部
信号Doutz、Doutxが出力される。入力信号Dinの入力期
間は、前述した図２１と同様に、内部クロック信号INCL
Kの立ち上がりに対するセットアップ時間tDS2およびホ
ールド時間tDH2で規定される。

【００８３】この実施形態では、図７および図８に示す
ように、セットアップ時間tDS1、tDS2の開始時間を、外
部クロック信号CLKの立ち上がりより遅く設定してい
る。この結果、入力信号Dinの入力期間は、外部クロッ
ク信号CLKの立ち上がりに対するホールド時間tDHのみで
規定されている。以上のように構成された半導体装置で
は、クロック生成回路２１ａにより、外部クロック信号
CLKが所定の周波数より高いときに、外部クロック信号C
LKの反転信号である内部クロック信号INCLK（反転内部
クロック信号）を出力し、外部クロック信号CLKが所定
の周波数より低いときに、外部クロック信号CLKから遅
延時間Delayだけ遅らせた内部クロック信号INCLK（遅延
内部クロック信号）を出力した。このため、入力信号取
込回路２３ａは、外部クロック信号CLKの周波数が高い
ときには、外部クロック信号CLKの周期に依存する反転
内部クロック信号で入力信号Dinを取り込み、外部クロ
ック信号CLKの周波数が低いときには、外部クロック信
号CLKの周期に依存しない遅延内部クロック信号で入力
信号Dinを取り込むことができ、外部クロック信号CLKの
周波数に応じて、最適かつ最速のタイミングで、入力信
号Dinを取り込むことができる。

【００８４】この結果、外部クロック信号CLKの周波数
が低い場合にも、アクセス時間に必要以上の遅れが発生
することがなく、外部クロック信号CLKの周波数が高い
場合にも、確実に入力信号Dinを取り込むことができ
る。また、内部クロック信号INCLKの立ち上がりに対す
る入力信号Dinのセットアップ時間tDS1、tDS2の開始時
間を、外部クロック信号CLKの立ち上がりより遅く設定
した。

【００８５】このため、外部クロック信号CLKの立ち上
がりと同時に入力信号Dinが入力された場合にも、入力
信号Dinを確実に取り込むことができる。そして、入力
信号Dinの保持時間であるホールド時間tDHを考えるだけ
で良いため、入力タイミングの規定を、従来に比べ緩和
することができる。さらに、本半導体装置を搭載するシ
ステム装置のタイミング設計が容易になり、システム装
置の入力信号を出力するための回路が簡易化することが
可能になる。

【００８６】すなわち、ユーザが使い易い半導体装置を
構成することができる。また、外部から書き込み可能な
レジスタ２７により、所定のレベルのクロック選択信号
CLKSELを発生させたので、半導体装置の動作時に、クロ
ック選択情報を設定することができる。この結果、ユー
ザがシステム装置側からレジスタ２７にデータを書き込
むことで、クロック選択情報の設定を行うことができ
る。

【００８７】また、半導体装置側で、予めクロック選択
信号CLKSELを設定する必要がないので、広範囲の周波数
で動作可能な半導体装置をユーザに提供することができ
る。図９は、本発明の半導体装置の第２の実施形態（請
求項６に対応する）における選択情報設定部の一形態を
示している。選択情報設定部以外の構成は、上述した第
１の実施形態と同一である。

【００８８】図において、クロック選択信号CLKSELを出
力とするインバータ７１の入力には、ポリシリコン等か
らなるヒューズ７３の一端およびｎ形拡散層等を使用し
て形成した抵抗７５の一端が接続されている。ヒューズ
７３の他端および抵抗７５の他端は、それぞれ電源VCC
および接地VSSに接続されている。抵抗７５は、ヒュー
ズ７３が溶断されていないときの電源電流を極力小さく
するために、高い抵抗値を有している。

【００８９】この実施形態の半導体装置では、半導体製
造工程のプローブ試験において、半導体装置の最高動作
周波数を評価し、ヒューズ７３を溶断するか未溶断にす
るかが決められる。すなわち、最高動作周波数が所定値
以上である場合には、ヒューズ７３を未溶断にする。こ
のとき、インバータ７１の入力には高レベルが入力さ
れ、クロック選択信号CLKSELは低レベルにされる。した
がって、内部クロック信号INCLKは、外部クロック信号C
LKの反転信号になる。

【００９０】一方、最高動作周波数が所定値未満である
場合には、ヒューズ７３を溶断する。このとき、インバ
ータ７１の入力には低レベルが入力され、クロック選択
信号CLKSELは高レベルにされる。したがって、内部クロ
ック信号INCLKは、外部クロック信号CLKに対して所定時
間遅延した信号になる。このため、半導体装置の動作周
波数に応じた最適なタイミングの内部クロック信号INCL
Kが設定可能になる。

【００９１】この実施形態の半導体装置においても、上
述した第１の実施形態と同様の効果を得ることができる
が、この実施形態では、ヒューズ７３の溶断・未溶断に
より、内部クロック信号INCLKのタイミングを変更する
仕様としたので、プローブ試験等で評価した半導体装置
の最高動作周波数に応じて、内部クロック信号INCLKの
タイミングを設定することができる。

【００９２】また、製造工程の途中で、動作周波数に応
じた最適なタイミングの内部クロック信号INCLKを選択
することができるので、内部クロック信号INCLKが起因
となる不良の発生率を低減することができ、歩留を向上
することができる。この結果、製造コストを低減するこ
とができる。図１０は、本発明の半導体装置の第３の実
施形態（請求項７に対応する）における選択情報設定部
の一形態を示している。選択情報設定部以外の構成は、
上述した第１の実施形態と同一である。

【００９３】図において、クロック選択信号CLKSELを出
力とするインバータ７７の入力には、ボンディングパッ
ド７９が接続されている。ボンディングパッド７９に近
接する位置には、電源VCCに接続されたボンディングパ
ッド８１と、接地VSSに接続されたボンディングパッド
８３とが配置されている。この実施形態の半導体装置で
は、半導体製造工程のプローブ試験において、半導体装
置の最高動作周波数を評価し、組立工程において、ボン
ディングパッド７９をボンディングパッド８１またはボ
ンディングパッド８３に接続する。

【００９４】すなわち、最高動作周波数が所定値以上で
ある場合には、ボンディングワイヤ８５により、ボンデ
ィングパッド７９とボンディングパッド８１とが接続さ
れる。このとき、クロック選択信号CLKSELは低レベルに
される。一方、最高動作周波数が所定値未満である場合
には、ボンディングワイヤ８５により、ボンディングパ
ッド７９とボンディングパッド８３とが接続される。こ
のとき、クロック選択信号CLKSELは高レベルにされる。

【００９５】この実施形態の半導体装置においても、上
述した第２の実施形態と同様の効果を得ることができ
る。図１１は、本発明の半導体装置の第４の実施形態
（請求項８に対応する）における選択情報設定部の一形
態を示している。選択情報設定部以外の構成は、上述し
た第１の実施形態と同一である。

【００９６】図において、クロック選択信号CLKSELを出
力とするインバータ８７の入力には、配線パターン８９
ａ、８９ｂ（導電膜に対応する）を介して、電源VCCま
たは接地VSSが接続されている。インバータ８７の入力
は、配線工程に使用するホトマスクのパターン形状によ
り、電源VCCまたは接地VSSに接続される。

【００９７】すなわち、本実施形態では、配線工程にお
いて、パターン形状の異なる２枚のホトマスクが用意さ
れている。そして、これ等ホトマスクのどちらか一方を
使用して配線工程を行うことにより、配線パターン８９
ａまたは配線パターン８９ｂを介して、インバータ８７
の入力が電源VCCまたは接地VSSに接続される。より具体
的には、ホトリソグラフィ工程において、ホトマスクの
パターン形状に対応するホトレジストパターンが半導体
装置上に形成され、エッチング工程において、予め、ス
パッタリング等で形成された導電膜が、ホトレジストパ
ターンにより選択的にエッチングされ、配線パターン８
９ａまたは配線パターン８９ｂが形成される。

【００９８】インバータ８７の入力が電源VCCに接続さ
れた場合には、クロック選択信号CLKSELは低レベルにな
る。インバータ８７の入力が接地VSSに接続された場合
には、クロック選択信号CLKSELは高レベルになる。な
お、配線パターン８９ａ、８９ｂは、通常、インバータ
８７の入力から電源VCCまたは接地VSSまでの数十μｍ程
度の配線で構成できるため、配線パターン８９ａ、８９
ｂにより、半導体装置のチップ面積が増大することはな
い。

【００９９】この実施形態の半導体装置においても、上
述した第２の実施形態と同様の効果を得ることができる
が、この実施形態では、配線工程で使用するホトマスク
を使用して、インバータ８７の入力を電源VCCまたは接
地VSSに接続したので、予め半導体装置の動作周波数毎
の生産指示数量が分かっている際には、その生産指示数
量に応じて、配線工程のホトマスクを切り換えることが
できる。

【０１００】また、ホトマスクにより配線パターン８９
を変更するだけで、クロック選択信号CLKSELのレベルを
変えることができるので、半導体装置のチップ面積を増
大することなく選択情報設定部を形成することができ
る。そして、ホトマスクを変更する以外は、通常の半導
体製造工程であるホトリソグラフィ工程およびエッチン
グ工程を行うだけで、クロック選択信号CLKSELのレベル
を変えることができ、特別な工程を設けることなく、ク
ロック選択信号CLKSELの選択を行うことができる。

【０１０１】図１２は、本発明の半導体装置の第５の実
施形態（請求項９に対応する）における周波数検出回路
の一形態を示している。周波数検出回路（クロックタイ
ミング選択手段）以外の構成は、上述した第１の実施形
態と同一である。図において、周波数検出回路９０は、
外部クロック信号CLKの周波数を半分にする１／２分周
器９１、入力した信号の立ち下がり側に正のパルス信号
を発生させる遅延回路ｄ１、所定の時定数を有する遅延
回路ｄ２、ｄ３、RSフリップフロップ回路からなるラッ
チ部９３、クロック選択信号CLKSELを出力するデータ転
送部９５により構成されている。

【０１０２】１／２分周器９１入力及び出力は、それぞ
れ、外部クロック信号CLKおよびノードN1に接続されて
いる。遅延回路ｄ１は、２入力のNANDとインバータを直
列に接続した複数の遅延段により構成されている。先頭
の遅延段におけるNAND入力の一方には電源VCCが接続さ
れている。各遅延段の出力は、接続先の遅延段のNAND入
力の一方に接続されている。

【０１０３】また、各遅延段のNAND入力の他方には、ノ
ードN1が接続されている。遅延回路ｄ１の出力は、ノー
ドN4に接続されている。遅延回路ｄ２の入力および出力
は、それぞれノードN1およびノードN2に接続されてい
る。遅延回路ｄ３の入力および出力は、それぞれノード
N2およびノードN3に接続されている。

【０１０４】ラッチ部９３は、二つの２入力のNANDによ
り構成されている。ラッチ部９３のリセット端子／Rに
は、ノードN3が接続され、セット端子／Sには、ノードN
4の反転信号が接続されている。ラッチ９３の出力Qは、
ノードN5に接続されている。データ転送部９５は、PMOS
とNMOSとのソース・ドレインを相互に接続したMOSスイ
ッチ９５ａ、９５ｂ、入力と出力とを相互に接続した二
つのインバータ列９５ｃ、９５ｄ、MOSスイッチ９５
ａ、９５ｂを制御するインバータ９５ｅにより構成され
ている。

【０１０５】そして、MOSスイッチ９５ａ、インバータ
列９５ｃ、MOSスイッチ９５ｂ、インバータ列９５ｄが
直列に接続されている。ここで、ノードN6は、インバー
タ列９５ｃとMOSスイッチ９５ｂとを接続しているノー
ドである。MOSスイッチ９５ａの入力側は、ノードN5に
接続され、インバータ列９５ｄの出力は、クロック選択
信号CLKSELに接続されている。

【０１０６】また、MOSスイッチ９５ａのNMOSのゲート
およびMOSスイッチ９５ｂのPMOSのゲートは、ノードN2
に接続されている。MOSスイッチ９５ａのPMOSのゲート
およびMOSスイッチ９５ｂのNMOSのゲートは、ノードN2
の反転信号に接続されている。遅延回路ｄ１は、ラッチ
部９３のセットタイミングを調整する回路である。遅延
回路ｄ２は、データ転送部９５の転送データの取り込み
タイミングを調整する回路である。

【０１０７】図１３および図１４は、上述した周波数検
出回路９０の動作タイミングを示している。ここで、外
部クロック信号CLKの周期tCLKが、遅延回路ｄ１の遅延
時間delay1より長いとき、すなわち、外部クロック信号
CLKの周波数が所定の値より低いときには、周波数検出
回路は、図１３に示すように動作する。

【０１０８】先ず、１／２分周器９１により、外部クロ
ック信号CLKの周波数の半分の周波数の信号がノードN1
に出力される。次に、遅延回路ｄ２、ｄ３により、ノー
ドN1の信号から所定時間遅れた遅延信号がノードN2、N3
に伝達される。また、外部クロック信号CLKの周期tCLK
は、遅延回路ｄ１の遅延時間delay1より長いため、ノー
ドN4には、ノードN1の立ち上がりから遅延時間delay1だ
け遅れて正のパルスが発生する。

【０１０９】ラッチ部９３は、ノードN4のパルスを受け
てノードN5を高レベルにする。ノードN5の高レベル状態
は、ノードN3が低レベルになりラッチ部９３がリセット
されるまで維持される。また、ノードN6は、ノードN5の
高レベルを受けて低レベルになる。そして、ノードN2の
立ち下がりエッジで、ノードN6の低レベル状態がラッチ
される。

【０１１０】同時に、インバータ列９５ｄからノードN6
の反転信号が出力され、クロック選択信号CLKSELが低レ
ベルから高レベルに変化する。この後、ノードN2の立ち
下がりエッジ毎に、ノードN6の低レベル状態がラッチさ
れ、クロック選択信号CLKSELは、常に高レベルを維持す
る。この結果、外部クロック信号CLKの周期tCLKが遅延
回路ｄ１の遅延時間より長いときは、クロック選択信号
CLKSELが高レベルになる。

【０１１１】一方、外部クロック信号CLKの周期tCLK
が、遅延回路ｄ１の遅延時間delay1より短いとき、すな
わち、外部クロック信号CLKの周波数が所定の値より高
いときには、周波数検出回路は、図１４に示すように動
作する。外部クロック信号CLKの周期tCLKが遅延回路ｄ
１の遅延時間より短いときには、ノードN4には正のパル
スが発生しない。このため、ラッチ部９３は、リセット
された状態を維持する。

【０１１２】この結果、ノードN5は低レベルを維持し、
クロック選択信号CLKSELは低レベルを維持する。したが
って、本実施形態では、外部クロック信号CLKの周波数
に応じて、自動的にクロック選択信号CLKSELのレベルが
変化する。そして、クロック選択信号CLKSELにより、最
適なタイミングの内部クロックINCLKが選択される。

【０１１３】この実施形態の半導体装置においても、上
述した第１の実施形態と同様の効果を得ることができる
が、この実施形態では、クロックタイミング選択手段に
外部クロック信号CLKの周波数を検出する周波数検出回
路９０を備え、検出した周波数に応じたクロック選択信
号CLKSELを出力したので、外部クロック信号CLKの周波
数に応じて、自動的に最適な内部クロック信号INCLKを
選択することができる。

【０１１４】この結果、半導体製造工程において、クロ
ック選択情報を設定することが不要になり、あるいは、
半導体装置を搭載するシステム装置上で、クロック選択
情報を設定することが不要になる。また、半導体装置の
動作時に、動作周波数に応じて自動的に内部クロック信
号INCLKを選択できるので、予め、半導体製造工程にお
いて動作周波数を限定する必要がなくなり、動作周波数
が広範囲にわたる半導体装置をユーザに提供することが
可能になる。

【０１１５】なお、上述した第１ないし第５の実施形態
では、本発明をクロック同期型のメモリLSIに適用した
例について述べたが、本発明はかかる実施形態に限定さ
れるものではなく、例えば、マイクロコンピュータある
いはシステムLSI等に適用しても良い。特に、本発明
は、外部クロック信号CLKに同期しない内部回路を有す
る半導体装置に適用する場合に効果を有する。

【０１１６】また、上述した第１ないし第５の実施形態
では、入力信号Dinの取り込みタイミングを、外部クロ
ック信号CLKの立ち上がりに対するホールド時間tDHのみ
で規定した例について述べたが、本発明はかかる実施形
態に限定されるものではなく、例えば、図１５に示すよ
うに、さらに外部クロック信号CLKの立ち上がりに対す
るセットアップ時間tDSを規定しても良い。この場合に
は、半導体装置を搭載するシステム装置は、外部クロッ
ク信号CLKの立ち上がりに対して、ほぼ同時に入力信号D
inを発生させれば良いため、システム装置のタイミング
設計が、さらに容易になる。

【０１１７】そして、上述した第１ないし第５の実施形
態では、クロック生成回路２１ａに、第１の内部クロッ
ク生成部４３および第２の内部クロック生成部４５を備
えた例について述べたが、本発明はかかる実施形態に限
定されるものではなく、例えば、三つ以上の内部クロッ
ク生成部を備え、複数のクロック選択情報と複数本のク
ロック選択信号とにより、内部クロック信号INCLKを生
成しても良い。この場合には、より詳細なタイミング
で、入力信号Dinを取り込むことができる。

【０１１８】さらに、上述した第１ないし第５の実施形
態では、抵抗４５ｅをｎ形拡散層を使用して形成した例
について述べたが、本発明はかかる実施形態に限定され
るものではなく、例えば、ｐ形拡散層を使用しても良
く、ポリシリコン等の配線を使用しても良い。また、上
述した第３の実施形態では、ボンディングパッド７９と
ボンディングパッド８１またはボンディングパッド８３
とを接続した例について述べたが、本発明はかかる実施
形態に限定されるものではなく、例えば、ボンディング
パッド７９を、ボンディングワイヤでリードフレームに
直接接続しても良い。

【０１１９】

【発明の効果】請求項１の半導体装置では、クロックタ
イミング選択手段が出力する所定のクロック選択信号に
応じて、クロック生成手段は、所定のタイミングのクロ
ック信号を生成し、入力信号取込手段は、このクロック
信号に同期して入力信号を取り込んだので、使用する外
部クロック信号の周波数等に応じて、最適なタイミング
のクロック信号で、入力信号を取り込むことができる。
すなわち、外部クロック信号の周波数に拘わりなく、入
力信号を確実に取り込むことができる。

【０１２０】請求項２の半導体装置では、外部クロック
信号とは位相が反転した内部クロック信号あるいは外部
クロックから所定時間遅れた内部クロック信号を用いて
入力信号を取り込んだので、外部クロック信号のエッジ
タイミングと同時に入力信号が入力された場合にも、確
実に入力信号を取り込むことができる。

【０１２１】また、クロック生成手段は、クロック選択
信号の信号値に基づいて、所定の内部クロック生成部を
選択あるいは活性化するだけで、容易に、所定のタイミ
ングの内部クロック信号を生成することができる。請求
項３の半導体装置では、クロック生成手段は、クロック
選択信号の信号値に応じて、外部クロック信号に対して
位相の反転した反転内部クロック信号または遅延内部ク
ロック信号を生成し、出力したので、例えば、外部クロ
ック信号の周波数が高いときには、外部クロック信号の
周期に依存する反転内部クロック信号で入力信号を取り
込み、外部クロック信号の周波数が低いときには、外部
クロック信号の周期に依存しない遅延内部クロック信号
で入力信号を取り込むことで、外部クロック信号の周波
数に応じて、最適かつ最速のタイミングで、入力信号を
取り込むことができる。

【０１２２】請求項４の半導体装置では、クロック選択
情報を設定する選択情報設定部を備えたので、半導体装
置を動作させる以前に、予め、クロック選択情報を設定
することができる。請求項５の半導体装置では、選択情
報設定部をレジスタにより構成したので、半導体装置の
動作時に、使用する外部クロック信号の周波数に応じ
て、選択情報を設定することができる。

【０１２３】請求項６の半導体装置では、選択情報設定
部をヒューズにより構成したので、クロック選択情報の
設定を、ヒューズを溶断・未溶断することで行うことが
できる。このため、例えば、プローブ試験で評価した最
高動作周波数に応じて、最適なクロック選択情報を設定
することができる。

【０１２４】請求項７の半導体装置では、選択情報設定
部をボンディングパッドおよびボンディングワイヤによ
り構成したので、クロック選択情報の設定をボンディン
グパッドに接続されるボンディングワイヤの接続先を変
えることで行うことができる。このため、例えば、プロ
ーブ試験で評価した最高動作周波数に応じて、最適なク
ロック選択情報を設定することができる。

【０１２５】請求項８の半導体装置では、選択情報設定
部をホトマスクのパターン形状に対応して半導体基板上
の所定の位置に形成される導電膜により構成したので、
クロック選択情報の設定を、半導体製造工程で使用する
ホトマスクの切り換えにより行うことができる。このた
め、クロック選択情報を、通常の半導体製造工程である
ホトリソグラフィ工程およびエッチング工程中に設定す
ることができ、特別な工程を設けることなく、クロック
選択情報が設定することができる。

【０１２６】請求項９の半導体装置では、クロックタイ
ミング選択手段に、外部クロック信号の周波数を検出す
る周波数検出回路を備えたので、外部クロック信号の周
波数に応じて、自動的に内部クロック信号を選択するこ
とができる。この結果、半導体製造工程では、クロック
選択情報を設定することが不要になり、あるいは、半導
体装置を搭載するシステム装置上では、クロック選択情
報を設定することが不要になる。

【０１２７】したがって、外部クロック信号の周波数に
拘わりなく、入力信号を確実に取り込むことができる。

【図面の簡単な説明】

【図１】請求項１〜請求項９に記載の発明の原理構成図
である。

【図２】本発明の半導体装置の第１の実施形態を示す全
体構成図である。

【図３】モードレジスタを示す回路構成図である。

【図４】クロック制御部におけるクロック生成回路を示
す回路構成図である。

【図５】入力バッファにおける入力信号取込回路を示す
回路構成図である。

【図６】内部クロック信号と内部クロック反転信号とを
示すタイミング図である。

【図７】クロック選択信号の低レベル時における入力信
号の取り込み動作を示すタイミング図である。

【図８】クロック選択信号の高レベル時における入力信
号の取り込み動作を示すタイミング図である。

【図９】本発明の半導体装置の第２の実施形態における
選択情報設定部の一形態を示す回路構成図である。

【図１０】本発明の半導体装置の第３の実施形態におけ
る選択情報設定部の一形態を示す構成図である。

【図１１】本発明の半導体装置の第４の実施形態におけ
る選択情報設定部の一形態を示す回路構成図である。

【図１２】本発明の半導体装置の第５の実施形態におけ
る周波数検出回路の一形態を示す回路構成図である。

【図１３】図１２の周波数検出回路の動作を示すタイミ
ング図である。

【図１４】図１２の周波数検出回路の別の動作を示すタ
イミング図である。

【図１５】外部クロック信号CLKの立ち上がりに対する
セットアップ時間tDSを規定した例を示すタイミング図
である。

【図１６】従来の半導体装置における入力インタフェー
ス部を示す構成図である。

【図１７】図１６の入力インタフェース部における入力
信号の取り込み動作を示すタイミング図である。

【図１８】本発明者により考察された入力インタフェー
ス部を示す構成図である。

【図１９】図１８の入力インタフェース部における入力
信号の取り込み動作を示すタイミング図である。

【図２０】本発明者により考察された別の入力インタフ
ェース部を示す構成図である。

【図２１】図２０の入力インタフェース部における入力
信号の取り込み動作を示すタイミング図である。

【図２２】製造された複数の半導体装置の最高動作周波
数のばらつきの例を示す説明図である。

【符号の説明】

２１クロック制御部２１ａクロック生成回路（クロック生成手段）２３入力バッファ２３ａ入力信号取込回路（入力信号取込手段）２５出力バッファ２７モードレジスタ２９ａ、２９ｂ、２９ｃ制御回路３１制御信号３３行アドレス信号３５列アドレス信号３７ I/O信号３９制御回路３９ａインバータ３９ｂ NANDゲート４１(0)〜４１(n) フリップフロップ回路（選択情報設
定部、記憶回路部）４３第１の内部クロック生成部４３ａ NORゲート４３ｂインバータ４５第２の内部クロック生成部４５ａ NANDゲート４５ｂ、４５ｄインバータ４５ｃ遅延回路４５ｅ抵抗４５ｆ容量４７ NANDゲート４９制御クロック作成部５１入力信号取込部５３内部信号出力部５５ａ、５５ｂ遅延回路５７ NANDゲート５９ａ、５９ｂ比較回路５９ｃ、５９ｄノード５９ｅ NMOS ６１ａ、６１ｂ CMOSインバータ６３ａ、６３ｂ出力回路６５ａ、６５ｂインバータ６７ａ、６７ｂインバータ７１インバータ７３ヒューズ７５抵抗７７インバータ７９ボンディングパッド８１、８３ボンディングパッド８５ボンディングワイヤ８７インバータ８９ａ、８９ｂ配線パターン（導電膜）９１１／２分周器９３ラッチ部９５データ転送部９５ａ、９５ｂ MOSスイッチ９５ｃ、９５ｄインバータ列９５ｅインバータ１００半導体装置２００入出力インタフェース部３００メモリ制御インタフェース部４００メモリセルアレイ BIT０設定情報（クロック選択情報） CLK 外部クロック信号 CLKSEL クロック選択信号 Din 入力信号 INCLK 内部クロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤靖治神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者松崎康郎神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B015 HH01 HH03 JJ11 KB35 KB43 KB82 KB92 NN03 PP02 PP07 QQ10 QQ11 QQ15 QQ18 5B024 AA03 BA17 BA21 BA23 BA25 BA29 CA07 CA11

Claims

【特許請求の範囲】

【請求項１】外部から入力される入力信号をクロック
信号に同期して取り込む入力信号取込手段と、クロック選択信号を出力するクロックタイミング選択手
段と、前記クロック選択信号および外部クロック信号を受け
て、該クロック選択信号の信号値に応じた所定のタイミ
ングの前記クロック信号を生成し、該クロック信号を前
記入力信号取込手段に出力するクロック生成手段とを備
えたことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記クロック生成手段は、前記外部クロック信号とは位
相が反転した内部クロック信号、または、前記外部クロ
ック信号から所定時間遅れた前記内部クロック信号を生
成する複数の内部クロック生成部を備え、前記クロック
選択信号により選択された内部クロック信号を、前記ク
ロック信号として前記入力信号取込手段に出力するよう
に構成したことを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、前記クロック生成手段は、前記外部クロック信号に対し
て位相が反転している反転内部クロック信号を生成する
第１の内部クロック生成部と、遅延回路により遅延内部
クロック信号を生成する第２の内部クロック生成部とを
備え、前記クロック生成手段は、前記クロック選択信号が、一
方の信号値であるときに前記クロック信号として前記反
転内部クロック信号を出力し、他方の信号値であるとき
に前記クロック信号として前記遅延内部クロック信号を
出力することを特徴とする半導体装置。
【請求項４】請求項１ないし請求項３のいずれか１項
記載の半導体装置において、前記クロックタイミング選択手段は、クロック選択情報
を設定する選択情報設定部を備え、前記クロック選択信号は、前記選択情報設定部に設定さ
れた前記クロック選択情報に基づいて出力されることを
特徴とする半導体装置。
【請求項５】請求項４記載の半導体装置において、前記選択情報設定部は、外部から設定可能なレジスタに
より構成され、前記クロックタイミング選択手段は、前
記レジスタの記憶値に応じた信号値の前記クロック選択
信号を出力することを特徴とする半導体装置。
【請求項６】請求項４記載の半導体装置において、前記選択情報設定部は、ヒューズにより構成され、前記
クロックタイミング選択手段は、ヒューズの溶断の有無
に応じた信号値の前記クロック選択信号を出力すること
を特徴とする半導体装置。
【請求項７】請求項４記載の半導体装置において、前記選択情報設定部は、ボンディングパッドおよびボン
ディングワイヤにより構成され、前記クロックタイミン
グ選択手段は、前記ボンディングパッドに接続される前
記ボンディングワイヤに与えられた電圧値に応じた信号
値の前記クロック選択信号を出力することを特徴とする
半導体装置。
【請求項８】請求項４記載の半導体装置において、前記選択情報設定部は、半導体製造工程で使用するホト
マスクのパターン形状に対応して半導体基板上の所定の
位置に形成された導電膜により構成され、前記クロック
タイミング選択手段は、前記導電膜の接続先の電圧値に
応じた信号値の前記クロック選択信号を出力することを
特徴とする半導体装置。
【請求項９】請求項１ないし請求項３のいずれか１項
記載の半導体装置において、前記クロックタイミング選択手段は、前記外部クロック
信号の周波数を検出する周波数検出回路を備え、前記周波数検出回路は、検出した前記外部クロック信号
の周波数に応じた前記クロック選択信号を出力すること
を特徴とする半導体装置。