JPH0737389A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0737389A JPH0737389A JP17905493A JP17905493A JPH0737389A JP H0737389 A JPH0737389 A JP H0737389A JP 17905493 A JP17905493 A JP 17905493A JP 17905493 A JP17905493 A JP 17905493A JP H0737389 A JPH0737389 A JP H0737389A
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- Japan
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- clock signal
- internal
- circuit
- input
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2272—Latency related aspects
Abstract
(57)【要約】
【目的】 外部クロック信号に対する応答性を改善し、
高速動作を行なうことができる半導体装置を提供する。 【構成】 入力バッファ２は、入力した外部クロック信
号Ｋをバッファリングし、第１内部クロック信号ＩＫ１
を遅延回路３へ出力する。遅延回路３は、入力した第１
内部クロック信号ＩＫ１を遅延させ、外部クロック信号
Ｋと位相の等しい第２内部クロック信号ＩＫ２を入力レ
ジスタ群４へ出力する。入力レジスタ群４等の他の内部
回路は第２内部クロック信号ＩＫ２に同期して所定の動
作を行なう。
高速動作を行なうことができる半導体装置を提供する。 【構成】 入力バッファ２は、入力した外部クロック信
号Ｋをバッファリングし、第１内部クロック信号ＩＫ１
を遅延回路３へ出力する。遅延回路３は、入力した第１
内部クロック信号ＩＫ１を遅延させ、外部クロック信号
Ｋと位相の等しい第２内部クロック信号ＩＫ２を入力レ
ジスタ群４へ出力する。入力レジスタ群４等の他の内部
回路は第２内部クロック信号ＩＫ２に同期して所定の動
作を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、外部クロック信号に応答して内部回路が動作する半
導体装置に関するものである。
に、外部クロック信号に応答して内部回路が動作する半
導体装置に関するものである。
【０００２】
【従来の技術】外部クロック信号に応答して、内部回路
が所定の動作を行なう半導体装置の１つに、キャッシュ
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）がある。キャッシュＤＲＡＭは、大
容量のＤＲＡＭと小容量高速のＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を１チ
ップに集積したものである。キャッシュＤＲＡＭの特徴
は、ＤＲＡＭ＋外づけＳＲＡＭのキャッシュシステムに
比べ、小型、低コストであり、ＤＲＡＭとＳＲＡＭ間の
バス幅が広いので、ヒット率向上のためブロックサイズ
を増やしても、１回のＤＲＡＭサイクルでＤＲＡＭとＳ
ＲＡＭの転送が行なえ、キャッシュミス時のアクセスペ
ナルティが少ないという点がある。上記のキャッシュＤ
ＲＡＭとして、浜野他：高性能４ＭビットキャッシュＤ
ＲＡＭ，電子材料，１９９２年８月に開示されている。
が所定の動作を行なう半導体装置の１つに、キャッシュ
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）がある。キャッシュＤＲＡＭは、大
容量のＤＲＡＭと小容量高速のＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を１チ
ップに集積したものである。キャッシュＤＲＡＭの特徴
は、ＤＲＡＭ＋外づけＳＲＡＭのキャッシュシステムに
比べ、小型、低コストであり、ＤＲＡＭとＳＲＡＭ間の
バス幅が広いので、ヒット率向上のためブロックサイズ
を増やしても、１回のＤＲＡＭサイクルでＤＲＡＭとＳ
ＲＡＭの転送が行なえ、キャッシュミス時のアクセスペ
ナルティが少ないという点がある。上記のキャッシュＤ
ＲＡＭとして、浜野他：高性能４ＭビットキャッシュＤ
ＲＡＭ，電子材料，１９９２年８月に開示されている。
【０００３】以下、従来の半導体装置として上記のキャ
ッシュＤＲＡＭについて図面を参照しながら説明する。
図１３は、従来の半導体装置の構成を示すブロック図で
ある。
ッシュＤＲＡＭについて図面を参照しながら説明する。
図１３は、従来の半導体装置の構成を示すブロック図で
ある。
【０００４】図１３において、半導体装置は、入出力回
路１、入力バッファ２、入力レジスタ群４、制御回路
５、ロウデコーダ６、ＳＲＡＭ７、コラムデコーダおよ
びセンスアンプ８、データ転送バッファ９、センスアン
プ１０、ＤＲＡＭ１１、ロウデコーダ１２、コラムデコ
ーダ１３を含む。
路１、入力バッファ２、入力レジスタ群４、制御回路
５、ロウデコーダ６、ＳＲＡＭ７、コラムデコーダおよ
びセンスアンプ８、データ転送バッファ９、センスアン
プ１０、ＤＲＡＭ１１、ロウデコーダ１２、コラムデコ
ーダ１３を含む。
【０００５】入出力回路１は、データ入出力ピンＤＱ０
〜ＤＱ３と接続され、ＳＲＡＭ７およびＤＲＡＭ１１に
記憶されるデータの入出力を行なう。
〜ＤＱ３と接続され、ＳＲＡＭ７およびＤＲＡＭ１１に
記憶されるデータの入出力を行なう。
【０００６】入力バッファ２には所定のクロック周波数
を有する外部クロック信号Ｋが入力され、バッファリン
グした後、内部クロック信号ＩＫ１として入力レジスタ
群４へ出力する。
を有する外部クロック信号Ｋが入力され、バッファリン
グした後、内部クロック信号ＩＫ１として入力レジスタ
群４へ出力する。
【０００７】入力レジスタ群４には、装置に所定の動作
を行なわせるための制御信号Ｃ、ＳＲＡＭ７のアドレス
を指定するための外部アドレス信号ＡＣ０〜ＡＣ１１、
ＤＲＡＭ１１のアドレスを指定するための外部アドレス
信号Ａ０〜Ａ９が入力される。入力レジスタ群４は、内
部クロック信号ＩＫ１に応答して、内部制御信号ＩＣ、
ＳＲＡＭ７のアドレスを指定する内部アドレス信号ＩＡ
Ｃ０〜ＩＡＣ１１、ＤＲＡＭ１１のアドレスを指定する
内部アドレス信号ＩＡ０〜ＩＡ９を出力する。内部制御
信号ＩＣは制御回路５へ出力され、各ブロックが所定の
動作を行なうように制御する。内部アドレス信号ＩＡＣ
０〜ＩＡＣ３は、ＳＲＡＭ７の内部列アドレス信号とし
てコラムデコーダおよびセンスアンプ８へ出力される。
内部アドレス信号ＩＡＣ４〜ＩＡＣ１１は、ＳＲＡＭ７
の内部行アドレス信号としてロウデコーダ６へ出力され
る。内部アドレス信号ＩＡ０〜ＩＡ９は、ロウアドレス
とカラムアドレスとがマルチプレクスされており、内部
列アドレス信号としてコラムデコーダ１３へ出力され、
内部行アドレス信号としてロウデコーダ１２へ出力され
る。
を行なわせるための制御信号Ｃ、ＳＲＡＭ７のアドレス
を指定するための外部アドレス信号ＡＣ０〜ＡＣ１１、
ＤＲＡＭ１１のアドレスを指定するための外部アドレス
信号Ａ０〜Ａ９が入力される。入力レジスタ群４は、内
部クロック信号ＩＫ１に応答して、内部制御信号ＩＣ、
ＳＲＡＭ７のアドレスを指定する内部アドレス信号ＩＡ
Ｃ０〜ＩＡＣ１１、ＤＲＡＭ１１のアドレスを指定する
内部アドレス信号ＩＡ０〜ＩＡ９を出力する。内部制御
信号ＩＣは制御回路５へ出力され、各ブロックが所定の
動作を行なうように制御する。内部アドレス信号ＩＡＣ
０〜ＩＡＣ３は、ＳＲＡＭ７の内部列アドレス信号とし
てコラムデコーダおよびセンスアンプ８へ出力される。
内部アドレス信号ＩＡＣ４〜ＩＡＣ１１は、ＳＲＡＭ７
の内部行アドレス信号としてロウデコーダ６へ出力され
る。内部アドレス信号ＩＡ０〜ＩＡ９は、ロウアドレス
とカラムアドレスとがマルチプレクスされており、内部
列アドレス信号としてコラムデコーダ１３へ出力され、
内部行アドレス信号としてロウデコーダ１２へ出力され
る。
【０００８】ロウデコーダ６は、内部行アドレス信号Ｉ
ＡＣ４〜ＩＡＣ１１により指定されたＳＲＡＭ７の所定
の行を選択する。
ＡＣ４〜ＩＡＣ１１により指定されたＳＲＡＭ７の所定
の行を選択する。
【０００９】コラムデコーダおよびセンスアンプ８は、
内部列アドレス信号ＩＡＣ０〜ＩＡＣ３により指定され
たＳＲＡＭ７の所定の列を選択する。
内部列アドレス信号ＩＡＣ０〜ＩＡＣ３により指定され
たＳＲＡＭ７の所定の列を選択する。
【００１０】ロウデコーダ１２は、内部行アドレス信号
ＩＡ０〜ＩＡ９により指定されたＤＲＡＭ１１の所定の
行を選択する。
ＩＡ０〜ＩＡ９により指定されたＤＲＡＭ１１の所定の
行を選択する。
【００１１】コラムデコーダ１３は、内部列アドレス信
号ＩＡ０〜ＩＡ９により指定されたＤＲＡＭ１１の所定
の列を選択する。
号ＩＡ０〜ＩＡ９により指定されたＤＲＡＭ１１の所定
の列を選択する。
【００１２】ＳＲＡＭ７とＤＲＡＭ１１は、データ転送
バッファ９を介してデータの転送を行なう。
バッファ９を介してデータの転送を行なう。
【００１３】以上の構成により、従来の半導体装置は、
外部クロック信号Ｋに全入力信号が同期したレジスタ入
力方式を採用し、外部クロック信号Ｋに応答して内部の
各ブロックが所定の動作を行なう。
外部クロック信号Ｋに全入力信号が同期したレジスタ入
力方式を採用し、外部クロック信号Ｋに応答して内部の
各ブロックが所定の動作を行なう。
【００１４】次に、従来の半導体装置の動作について説
明する。図１４は、従来の半導体装置の動作を説明する
タイミング図である。
明する。図１４は、従来の半導体装置の動作を説明する
タイミング図である。
【００１５】外部クロック信号Ｋが入力されると、出力
バッファ２は、バッファリング動作により遅延した内部
クロック信号ＩＫ１を出力する。つまり、時間ｔ０のと
き外部クロック信号Ｋの立上がりは、時間ｔ１において
内部クロックＩＫ１の立上がりとして出力される。この
結果、内部クロック信号ＩＫ１は、外部クロック信号Ｋ
より（ｔ１−ｔ０）の時間だけ遅延する。内部クロック
信号ＩＫ１は、入力レジスタ群４へ出力され、内部クロ
ック信号ＩＫ１に同期して、各ブロックが所定の動作を
行なう。ここでは、たとえば、外部アドレス信号ＡＣ０
〜ＡＣ１１が入力された入力レジスタ群４は、内部クロ
ック信号ＩＫ１に同期して、内部アドレス信号ＩＡＣ０
〜ＩＡＣ１１をロウデコーダ６およびコラムデコーダお
よびセンスアンプ８へ出力する。内部アドレス信号ＩＡ
Ｃ０〜ＩＡＣ１１に応答して、ロウデコーダ６は、所定
のワード線を選択し、ワード線の信号ＷＬが立上がり、
時間ｔ２において、入出力回路１から出力信号ＤＱが出
力される。上記のように、従来の半導体装置では、外部
クロック信号Ｋがバッファリングされた内部クロック信
号ＩＫ１に同期して、内部の各回路が動作を行なってい
た。
バッファ２は、バッファリング動作により遅延した内部
クロック信号ＩＫ１を出力する。つまり、時間ｔ０のと
き外部クロック信号Ｋの立上がりは、時間ｔ１において
内部クロックＩＫ１の立上がりとして出力される。この
結果、内部クロック信号ＩＫ１は、外部クロック信号Ｋ
より（ｔ１−ｔ０）の時間だけ遅延する。内部クロック
信号ＩＫ１は、入力レジスタ群４へ出力され、内部クロ
ック信号ＩＫ１に同期して、各ブロックが所定の動作を
行なう。ここでは、たとえば、外部アドレス信号ＡＣ０
〜ＡＣ１１が入力された入力レジスタ群４は、内部クロ
ック信号ＩＫ１に同期して、内部アドレス信号ＩＡＣ０
〜ＩＡＣ１１をロウデコーダ６およびコラムデコーダお
よびセンスアンプ８へ出力する。内部アドレス信号ＩＡ
Ｃ０〜ＩＡＣ１１に応答して、ロウデコーダ６は、所定
のワード線を選択し、ワード線の信号ＷＬが立上がり、
時間ｔ２において、入出力回路１から出力信号ＤＱが出
力される。上記のように、従来の半導体装置では、外部
クロック信号Ｋがバッファリングされた内部クロック信
号ＩＫ１に同期して、内部の各回路が動作を行なってい
た。
【００１６】
【発明が解決しようとする課題】上記のように従来の半
導体装置は構成されているので、外部クロック信号Ｋに
対する装置の応答時間は、ｔ２−ｔ０となる。つまり、
本来の回路動作に必要な時間（ｔ２−ｔ１）以外に、内
部クロック信号ＩＫ１の遅延時間（ｔ１−ｔ０）が付加
される。したがって、内部クロック信号ＩＫ１の遅延時
間（ｔ１−ｔ０）だけ余分な時間を要し、外部クロック
信号に対する内部回路の応答性を悪化させるという問題
があった。
導体装置は構成されているので、外部クロック信号Ｋに
対する装置の応答時間は、ｔ２−ｔ０となる。つまり、
本来の回路動作に必要な時間（ｔ２−ｔ１）以外に、内
部クロック信号ＩＫ１の遅延時間（ｔ１−ｔ０）が付加
される。したがって、内部クロック信号ＩＫ１の遅延時
間（ｔ１−ｔ０）だけ余分な時間を要し、外部クロック
信号に対する内部回路の応答性を悪化させるという問題
があった。
【００１７】本発明は、上記課題を解決するためのもの
であって、外部クロック信号に対する応答性を改善し、
高速動作を行なうことができる半導体装置を提供するこ
とを目的とする。
であって、外部クロック信号に対する応答性を改善し、
高速動作を行なうことができる半導体装置を提供するこ
とを目的とする。
【００１８】
【課題を解決するための手段】外部クロック信号に応答
して第１内部クロック信号を出力する出力手段と、第１
内部クロック信号の位相と外部クロック信号の位相との
差が小さくなるように第１内部クロック信号の位相を調
整した第２内部クロック信号を出力する位相調整手段
と、第２内部クロック信号に応答して所定の動作を行な
う内部回路とを含む。
して第１内部クロック信号を出力する出力手段と、第１
内部クロック信号の位相と外部クロック信号の位相との
差が小さくなるように第１内部クロック信号の位相を調
整した第２内部クロック信号を出力する位相調整手段
と、第２内部クロック信号に応答して所定の動作を行な
う内部回路とを含む。
【００１９】
【作用】本発明の半導体装置においては、外部クロック
信号と位相差の少ない第２内部クロック信号に応答して
内部回路が動作するので、外部クロック信号に対する内
部回路の応答性が改善される。
信号と位相差の少ない第２内部クロック信号に応答して
内部回路が動作するので、外部クロック信号に対する内
部回路の応答性が改善される。
【００２０】
【実施例】以下、本発明の一実施例の半導体装置につい
て図面を参照しながら説明する。図１は、本発明の一実
施例の半導体装置の構成を示すブロック図である。
て図面を参照しながら説明する。図１は、本発明の一実
施例の半導体装置の構成を示すブロック図である。
【００２１】図１において、図１３に示す従来の半導体
装置と異なる点は、入力バッファ２と入力レジスタ群４
との間に遅延回路３を備えた点である。
装置と異なる点は、入力バッファ２と入力レジスタ群４
との間に遅延回路３を備えた点である。
【００２２】遅延回路３は、入力バッファ２から出力さ
れる第１内部クロック信号ＩＫ１を遅延させ、外部クロ
ック信号Ｋと位相の等しい第２内部クロック信号ＩＫ２
を入力レジスタ群４へ出力する。この結果、装置内の各
回路は、外部クロック信号Ｋと位相の等しい第２内部ク
ロック信号ＩＫ２に応答して動作し、見掛け上外部クロ
ック信号Ｋに同期して動作することになり、入力バッフ
ァ２による遅延の影響を除去することが可能となる。
れる第１内部クロック信号ＩＫ１を遅延させ、外部クロ
ック信号Ｋと位相の等しい第２内部クロック信号ＩＫ２
を入力レジスタ群４へ出力する。この結果、装置内の各
回路は、外部クロック信号Ｋと位相の等しい第２内部ク
ロック信号ＩＫ２に応答して動作し、見掛け上外部クロ
ック信号Ｋに同期して動作することになり、入力バッフ
ァ２による遅延の影響を除去することが可能となる。
【００２３】次に、上記のように構成された半導体装置
の動作について説明する。図２は、図１に示す半導体装
置の動作を説明するタイミング図である。
の動作について説明する。図２は、図１に示す半導体装
置の動作を説明するタイミング図である。
【００２４】入力バッファ２に外部クロック信号Ｋが入
力されると、入力バッファ２は遅延した第１内部クロッ
ク信号ＩＫ１を遅延回路３へ出力する。遅延回路３は入
力した第１内部クロック信号ＩＫ１をさらに遅延させ、
外部クロック信号Ｋと位相の等しい第２内部クロック信
号ＩＫ２を入力レジスタ群４へ出力する。つまり、時間
ｔ０における外部クロック信号Ｋの立上がりタイミング
は、時間ｔ１における第１内部クロック信号ＩＫ１の立
上がりタイミングとなり、最終的に、時間ｔ４における
第２内部クロック信号ＩＫ２の立上がりタイミングは１
周期遅れた外部クロック信号Ｋの立上がりタイミングと
等しくなる。この結果、外部クロック信号Ｋと第２内部
クロック信号ＩＫ２の位相が等しくなる。
力されると、入力バッファ２は遅延した第１内部クロッ
ク信号ＩＫ１を遅延回路３へ出力する。遅延回路３は入
力した第１内部クロック信号ＩＫ１をさらに遅延させ、
外部クロック信号Ｋと位相の等しい第２内部クロック信
号ＩＫ２を入力レジスタ群４へ出力する。つまり、時間
ｔ０における外部クロック信号Ｋの立上がりタイミング
は、時間ｔ１における第１内部クロック信号ＩＫ１の立
上がりタイミングとなり、最終的に、時間ｔ４における
第２内部クロック信号ＩＫ２の立上がりタイミングは１
周期遅れた外部クロック信号Ｋの立上がりタイミングと
等しくなる。この結果、外部クロック信号Ｋと第２内部
クロック信号ＩＫ２の位相が等しくなる。
【００２５】第２内部クロック信号ＩＫ２は入力レジス
タ群４へ出力され、内部の各回路は第２内部クロック信
号ＩＫ２に同期して所定の動作を行なう。たとえば、Ｓ
ＲＡＭ７から所定の動作を読出すタイミングは以下のよ
うになる。外部アドレス信号ＡＣ０〜ＡＣ１１が入力レ
ジスタ群４に入力されると、入力レジスタ群４は、時間
ｔ０における第２内部クロック信号ＩＫ２に同期して動
作を行なう。この結果、入力レジスタ群４は内部アドレ
ス信号ＩＡＣ０〜ＩＡＣ１１をロウデコーダ６、コラム
デコーダおよびセンスアンプ８へ出力する。ロウデコー
ダ６は入力した内部アドレス信号ＩＡＣ４〜ＩＡＣ１１
が指定する所定のワード線を選択し、ワード線の信号Ｗ
Ｌを立上げる。ワード線の信号ＷＬが立上がった後、時
間ｔ３において、入出力回路１は読出されたデータを入
出力ピンＤＱ０〜ＤＱ３へデータ出力信号ＤＱとして出
力する。以上のように、外部クロック信号Ｋと位相の等
しい第２内部クロック信号ＩＫ２に同期して内部の各回
路が動作するので、内部の各回路は見掛け上外部クロッ
ク信号Ｋに直接同期して動作することになる。したがっ
て、外部クロックＫに対する内部回路の応答時間は（ｔ
３−ｔ０）となり、入力バッファ２による遅延時間（ｔ
１−ｔ０）の影響がなくなり、外部クロック信号Ｋに対
する応答性が改善される。たとえば、１００ＭＨｚの外
部クロック信号Ｋに同期して動作を行なう場合、入力バ
ッファ２の遅延時間ｔ１−ｔ０は３ｎｓであり、遅延回
路３の遅延時間ｔ４−ｔ１を７ｎｓに設定することによ
り、３ｎｓだけ外部クロック信号Ｋに対する応答時間が
短縮され、外部クロック信号Ｋに対する応答性が改善さ
れる。
タ群４へ出力され、内部の各回路は第２内部クロック信
号ＩＫ２に同期して所定の動作を行なう。たとえば、Ｓ
ＲＡＭ７から所定の動作を読出すタイミングは以下のよ
うになる。外部アドレス信号ＡＣ０〜ＡＣ１１が入力レ
ジスタ群４に入力されると、入力レジスタ群４は、時間
ｔ０における第２内部クロック信号ＩＫ２に同期して動
作を行なう。この結果、入力レジスタ群４は内部アドレ
ス信号ＩＡＣ０〜ＩＡＣ１１をロウデコーダ６、コラム
デコーダおよびセンスアンプ８へ出力する。ロウデコー
ダ６は入力した内部アドレス信号ＩＡＣ４〜ＩＡＣ１１
が指定する所定のワード線を選択し、ワード線の信号Ｗ
Ｌを立上げる。ワード線の信号ＷＬが立上がった後、時
間ｔ３において、入出力回路１は読出されたデータを入
出力ピンＤＱ０〜ＤＱ３へデータ出力信号ＤＱとして出
力する。以上のように、外部クロック信号Ｋと位相の等
しい第２内部クロック信号ＩＫ２に同期して内部の各回
路が動作するので、内部の各回路は見掛け上外部クロッ
ク信号Ｋに直接同期して動作することになる。したがっ
て、外部クロックＫに対する内部回路の応答時間は（ｔ
３−ｔ０）となり、入力バッファ２による遅延時間（ｔ
１−ｔ０）の影響がなくなり、外部クロック信号Ｋに対
する応答性が改善される。たとえば、１００ＭＨｚの外
部クロック信号Ｋに同期して動作を行なう場合、入力バ
ッファ２の遅延時間ｔ１−ｔ０は３ｎｓであり、遅延回
路３の遅延時間ｔ４−ｔ１を７ｎｓに設定することによ
り、３ｎｓだけ外部クロック信号Ｋに対する応答時間が
短縮され、外部クロック信号Ｋに対する応答性が改善さ
れる。
【００２６】次に、図１に示す遅延回路３の第１の実施
例について説明する。図３は、遅延回路３の第１の実施
例の構成を示す回路図である。
例について説明する。図３は、遅延回路３の第１の実施
例の構成を示す回路図である。
【００２７】図３において、遅延回路３は、インバータ
Ｇ１〜Ｇ４、キャパシタＣ１、Ｃ２、抵抗Ｒ１を含む。
Ｇ１〜Ｇ４、キャパシタＣ１、Ｃ２、抵抗Ｒ１を含む。
【００２８】上記の第１の実施例では、インバータＧ１
〜Ｇ４による遅延およびキャパシタＣ１、Ｃ２の充電に
よる遅延により所定の遅延時間を実現している。したが
って、キャパシタを具備することによりインバータ単独
で遅延回路を構成するよりも回路面積が小さくなり高密
度化に適する。
〜Ｇ４による遅延およびキャパシタＣ１、Ｃ２の充電に
よる遅延により所定の遅延時間を実現している。したが
って、キャパシタを具備することによりインバータ単独
で遅延回路を構成するよりも回路面積が小さくなり高密
度化に適する。
【００２９】次に、遅延回路３の第２の実施例について
説明する。図４は遅延回路３の第２の実施例の構成を示
す回路図である。
説明する。図４は遅延回路３の第２の実施例の構成を示
す回路図である。
【００３０】図４において、遅延回路３の第２の実施例
は、インバータＧ１１〜Ｇ１７、キャパシタＣ１１、Ｃ
１２、スイッチＳ１１〜Ｓ１５を含む。
は、インバータＧ１１〜Ｇ１７、キャパシタＣ１１、Ｃ
１２、スイッチＳ１１〜Ｓ１５を含む。
【００３１】上記の第２の実施例では、スイッチＳ１
１、Ｓ１４、Ｓ１５によりインバータの段数の選択およ
びスイッチＳ１２、Ｓ１３によりキャパシタＣ１１、Ｃ
１２との接続を可変することができ、遅延時間を可変に
することができる。
１、Ｓ１４、Ｓ１５によりインバータの段数の選択およ
びスイッチＳ１２、Ｓ１３によりキャパシタＣ１１、Ｃ
１２との接続を可変することができ、遅延時間を可変に
することができる。
【００３２】次に、遅延回路３の第３の実施例について
説明する。図５は、遅延回路３の第３の実施例の構成を
示す回路図である。
説明する。図５は、遅延回路３の第３の実施例の構成を
示す回路図である。
【００３３】図５において、遅延回路３の第３の実施例
は、インバータＧ２１〜Ｇ２４、スイッチＳ２１を含
む。
は、インバータＧ２１〜Ｇ２４、スイッチＳ２１を含
む。
【００３４】第３の実施例では、スイッチＳ２１の部分
のアルミマスクを切換えることによりインバータの段数
を可変することができる。つまり、図５に示すようにス
イッチＳ２１を交差接続すれば、インバータ２個分の遅
延時間となり、並列に接続すれば（図示省略）、インバ
ータ４個分の遅延時間となる。
のアルミマスクを切換えることによりインバータの段数
を可変することができる。つまり、図５に示すようにス
イッチＳ２１を交差接続すれば、インバータ２個分の遅
延時間となり、並列に接続すれば（図示省略）、インバ
ータ４個分の遅延時間となる。
【００３５】次に、遅延回路３の第４の実施例について
説明する。図６は、遅延回路３の第４の実施例の構成を
示す回路図である。
説明する。図６は、遅延回路３の第４の実施例の構成を
示す回路図である。
【００３６】図６において、第４の実施例は、インバー
タＧ３１〜Ｇ３４、キャパシタＣ３１、Ｃ３２を含む。
タＧ３１〜Ｇ３４、キャパシタＣ３１、Ｃ３２を含む。
【００３７】第４の実施例では、ａまたはｂの部分をレ
ーザカットすることにより、キャパシタＣ３１、Ｃ３２
を切り離し、遅延時間を可変することができる。
ーザカットすることにより、キャパシタＣ３１、Ｃ３２
を切り離し、遅延時間を可変することができる。
【００３８】次に、遅延回路３の第５の実施例について
説明する。図７は、遅延回路３の第５の実施例の構成を
示す回路図である。
説明する。図７は、遅延回路３の第５の実施例の構成を
示す回路図である。
【００３９】図７において、遅延回路３の第５の実施例
は、インバータＧ４１〜Ｇ４７、トランスミッションゲ
ートＴＧ４１、ＴＧ４２、高抵抗Ｒ４１を含む。
は、インバータＧ４１〜Ｇ４７、トランスミッションゲ
ートＴＧ４１、ＴＧ４２、高抵抗Ｒ４１を含む。
【００４０】第５の実施例では、ｃの部分をレーザカッ
トすることにより以下に説明する遅延時間を実現するこ
とができる。まず、ｃの部分をレーザカットした場合、
出力信号ＡＡは“Ｌ”となり、出力信号／ＡＡは
（“／”は反転信号を示す）は“Ｈ”となる。したがっ
て、トランスミッションゲートＴＧ４１がオフし、トラ
ンスミッションゲートＴＧ４２がオンするので、遅延時
間はインバータ２個分の遅延時間となる。一方、ｃの部
分をレーザカットしない場合、出力信号ＡＡは“Ｈ”と
なり、出力信号／ＡＡは“Ｌ”となる。したがって、ト
ランスミッションゲートＴＧ４１はオンし、トランスミ
ッションゲートＴＧ４２はオフするので、遅延時間はイ
ンバータ４個分の遅延時間となる。以上のように、ｃの
部分をレーザカットすることにより、遅延時間を可変す
ることが可能となる。
トすることにより以下に説明する遅延時間を実現するこ
とができる。まず、ｃの部分をレーザカットした場合、
出力信号ＡＡは“Ｌ”となり、出力信号／ＡＡは
（“／”は反転信号を示す）は“Ｈ”となる。したがっ
て、トランスミッションゲートＴＧ４１がオフし、トラ
ンスミッションゲートＴＧ４２がオンするので、遅延時
間はインバータ２個分の遅延時間となる。一方、ｃの部
分をレーザカットしない場合、出力信号ＡＡは“Ｈ”と
なり、出力信号／ＡＡは“Ｌ”となる。したがって、ト
ランスミッションゲートＴＧ４１はオンし、トランスミ
ッションゲートＴＧ４２はオフするので、遅延時間はイ
ンバータ４個分の遅延時間となる。以上のように、ｃの
部分をレーザカットすることにより、遅延時間を可変す
ることが可能となる。
【００４１】次に、遅延回路３の第６の実施例について
説明する。図８は、遅延回路３の第６の実施例の構成を
示す図である。
説明する。図８は、遅延回路３の第６の実施例の構成を
示す図である。
【００４２】図８において、遅延回路３の第６の実施例
は、遅延回路２１〜２３、トランスミッションゲートＴ
Ｇ２１〜ＴＧ２３を含む。
は、遅延回路２１〜２３、トランスミッションゲートＴ
Ｇ２１〜ＴＧ２３を含む。
【００４３】遅延回路２１〜２３は遅延時間の異なる遅
延回路である。具体的には、図３〜図７に示す各遅延回
路から構成することができる。
延回路である。具体的には、図３〜図７に示す各遅延回
路から構成することができる。
【００４４】トランスミッションゲートＴＧ２１〜ＴＧ
２３は、制御信号ＩＣ１〜ＩＣ３、／ＩＣ１〜／ＩＣ３
によりオンまたはオフされる。したがって、トランスミ
ッションゲートＴＧ２１〜ＴＧ２３のうち１つのトラン
スミッションゲートをオンの状態にすることにより、所
望の遅延時間を設定することができる。
２３は、制御信号ＩＣ１〜ＩＣ３、／ＩＣ１〜／ＩＣ３
によりオンまたはオフされる。したがって、トランスミ
ッションゲートＴＧ２１〜ＴＧ２３のうち１つのトラン
スミッションゲートをオンの状態にすることにより、所
望の遅延時間を設定することができる。
【００４５】次に、図８に示す制御信号ＩＣ１〜ＩＣ
３、／ＩＣ１〜／ＩＣ３を発生する制御信号発生回路に
ついて説明する。図９は、制御信号発生回路の一例を示
す回路図である。
３、／ＩＣ１〜／ＩＣ３を発生する制御信号発生回路に
ついて説明する。図９は、制御信号発生回路の一例を示
す回路図である。
【００４６】図９において、制御信号発生回路は、イン
バータＧ５１〜Ｇ５５、ＡＮＤゲートＧ５６〜Ｇ５８を
含む。
バータＧ５１〜Ｇ５５、ＡＮＤゲートＧ５６〜Ｇ５８を
含む。
【００４７】制御信号発生回路には、外部制御信号Ｃ
１、Ｃ２が入力される。外部制御信号Ｃ１、Ｃ２は、本
発明が適用される半導体装置の所定の外部ピンから入力
される信号である。
１、Ｃ２が入力される。外部制御信号Ｃ１、Ｃ２は、本
発明が適用される半導体装置の所定の外部ピンから入力
される信号である。
【００４８】制御信号発生回路は、外部制御信号Ｃ１、
Ｃ２に応答して以下に示す制御信号ＩＣ１〜ＩＣ３、／
ＩＣ１〜／ＩＣ３を出力する。まず、外部制御信号Ｃ１
が“Ｈ”であり、外部制御信号Ｃ２が“Ｈ”である場
合、制御信号ＩＣ１、／ＩＣ２、／ＩＣ３は“Ｈ”で出
力され、制御信号／ＩＣ１、ＩＣ２、ＩＣ３は“Ｌ”で
出力される。この結果、トランスミッションゲートＴＧ
２１のみがオンされ、遅延回路２１が選択される。
Ｃ２に応答して以下に示す制御信号ＩＣ１〜ＩＣ３、／
ＩＣ１〜／ＩＣ３を出力する。まず、外部制御信号Ｃ１
が“Ｈ”であり、外部制御信号Ｃ２が“Ｈ”である場
合、制御信号ＩＣ１、／ＩＣ２、／ＩＣ３は“Ｈ”で出
力され、制御信号／ＩＣ１、ＩＣ２、ＩＣ３は“Ｌ”で
出力される。この結果、トランスミッションゲートＴＧ
２１のみがオンされ、遅延回路２１が選択される。
【００４９】次に、外部制御信号Ｃ１が“Ｌ”であり、
外部制御信号Ｃ２が“Ｈ”である場合、制御信号ＩＣ
２、／ＩＣ１、／ＩＣ３は“Ｈ”で出力され、制御信号
／ＩＣ２、ＩＣ１、ＩＣ３は“Ｌ”で出力される。この
結果、トランスミッションゲートＴＧ２２のみがオンさ
れ、遅延回路２２が選択される。
外部制御信号Ｃ２が“Ｈ”である場合、制御信号ＩＣ
２、／ＩＣ１、／ＩＣ３は“Ｈ”で出力され、制御信号
／ＩＣ２、ＩＣ１、ＩＣ３は“Ｌ”で出力される。この
結果、トランスミッションゲートＴＧ２２のみがオンさ
れ、遅延回路２２が選択される。
【００５０】次に、外部制御信号Ｃ１が“Ｈ”であり、
外部制御信号Ｃ２が“Ｌ”である場合、制御信号ＩＣ
３、／ＩＣ１、／ＩＣ２は“Ｈ”で出力され、制御信号
／ＩＣ３、ＩＣ１、ＩＣ２は“Ｌ”で出力される。この
結果、トランスミッションゲートＴＧ２３のみがオンさ
れ、遅延回路２３が選択される。
外部制御信号Ｃ２が“Ｌ”である場合、制御信号ＩＣ
３、／ＩＣ１、／ＩＣ２は“Ｈ”で出力され、制御信号
／ＩＣ３、ＩＣ１、ＩＣ２は“Ｌ”で出力される。この
結果、トランスミッションゲートＴＧ２３のみがオンさ
れ、遅延回路２３が選択される。
【００５１】上記のように、図８に示す遅延回路の第６
の実施例では、外部制御信号Ｃ１、Ｃ２により所望の遅
延回路を選択することができ、異なる外部クロック信号
に対して所望の遅延時間を有する遅延回路を選択するこ
とが可能となる。
の実施例では、外部制御信号Ｃ１、Ｃ２により所望の遅
延回路を選択することができ、異なる外部クロック信号
に対して所望の遅延時間を有する遅延回路を選択するこ
とが可能となる。
【００５２】次に、上記のように構成された遅延回路の
第６の実施例を具備した半導体装置の動作について説明
する。具体的に説明するため、外部クロック信号Ｋの周
波数として、１００ＭＨｚ、６６ＭＨｚ、５０ＭＨｚの
３通りの場合について以下に説明する。図１０〜図１２
は、図８に示す遅延回路を具備した半導体装置の動作を
説明するタイミング図である。
第６の実施例を具備した半導体装置の動作について説明
する。具体的に説明するため、外部クロック信号Ｋの周
波数として、１００ＭＨｚ、６６ＭＨｚ、５０ＭＨｚの
３通りの場合について以下に説明する。図１０〜図１２
は、図８に示す遅延回路を具備した半導体装置の動作を
説明するタイミング図である。
【００５３】まず、図１０を用いて、１００ＭＨｚの外
部クロック信号Ｋａが入力された場合について説明す
る。外部クロック信号Ｋａが入力バッファ２へ入力さ
れ、３ｎｓ遅延した第１内部クロック信号ＩＫ１ａを入
力バッファ２が遅延回路３へ出力する。このとき、図９
に示す制御信号発生回路には“Ｈ”の外部制御信号Ｃ
１、Ｃ２が入力され、図８に示す遅延回路では遅延回路
２１が選択される。遅延回路２１の遅延時間はトランス
ミッションゲートＴＧ２１の遅延時間を含め７ｎｓの遅
延時間となるように遅延時間が設定されている。したが
って、第１内部クロック信号ＩＫ１ａより７ｎｓだけ遅
延された第２内部クロック信号ＩＫ２ａが出力される。
外部クロック信号Ｋａの周期は１０ｎｓであるため、外
部クロック信号Ｋａと第２内部クロック信号ＩＫ２ａの
位相が等しくなる。第２外部クロック信号ＩＫ２ａに同
期して内部の各回路は所定の動作を行ない、出力信号Ｄ
Ｑａが出力される。この結果、入力バッファ２による遅
延時間の影響が除去され、外部クロック信号Ｋａに対す
る内部回路の応答性が改善される。
部クロック信号Ｋａが入力された場合について説明す
る。外部クロック信号Ｋａが入力バッファ２へ入力さ
れ、３ｎｓ遅延した第１内部クロック信号ＩＫ１ａを入
力バッファ２が遅延回路３へ出力する。このとき、図９
に示す制御信号発生回路には“Ｈ”の外部制御信号Ｃ
１、Ｃ２が入力され、図８に示す遅延回路では遅延回路
２１が選択される。遅延回路２１の遅延時間はトランス
ミッションゲートＴＧ２１の遅延時間を含め７ｎｓの遅
延時間となるように遅延時間が設定されている。したが
って、第１内部クロック信号ＩＫ１ａより７ｎｓだけ遅
延された第２内部クロック信号ＩＫ２ａが出力される。
外部クロック信号Ｋａの周期は１０ｎｓであるため、外
部クロック信号Ｋａと第２内部クロック信号ＩＫ２ａの
位相が等しくなる。第２外部クロック信号ＩＫ２ａに同
期して内部の各回路は所定の動作を行ない、出力信号Ｄ
Ｑａが出力される。この結果、入力バッファ２による遅
延時間の影響が除去され、外部クロック信号Ｋａに対す
る内部回路の応答性が改善される。
【００５４】次に、図１１を用いて、６６ＭＨｚの外部
クロック信号Ｋｂが入力された場合について説明する。
この場合、図９に示す制御信号発生回路には、“Ｌ”の
外部制御信号Ｃ１、“Ｈ”の外部制御信号Ｃ２が入力さ
れ、図８に示す遅延回路では、遅延回路２２が選択され
ている。遅延回路２２の遅延時間は、トランスミッショ
ンゲートＴＧ２２の遅延時間を含め１２ｎｓの遅延時間
に設定されている。したがって、外部クロック信号Ｋｂ
と第２内部クロック信号ＩＫ２ｂの位相が等しくなり、
外部クロック信号Ｋｂに対する内部回路の応答性が改善
される。
クロック信号Ｋｂが入力された場合について説明する。
この場合、図９に示す制御信号発生回路には、“Ｌ”の
外部制御信号Ｃ１、“Ｈ”の外部制御信号Ｃ２が入力さ
れ、図８に示す遅延回路では、遅延回路２２が選択され
ている。遅延回路２２の遅延時間は、トランスミッショ
ンゲートＴＧ２２の遅延時間を含め１２ｎｓの遅延時間
に設定されている。したがって、外部クロック信号Ｋｂ
と第２内部クロック信号ＩＫ２ｂの位相が等しくなり、
外部クロック信号Ｋｂに対する内部回路の応答性が改善
される。
【００５５】次に、図１２を用いて、５０ＭＨｚの外部
クロック信号Ｋｃが入力された場合について説明する。
この場合、図９に示す制御信号発生回路には、“Ｈ”の
外部制御信号Ｃ１、“Ｌ”の外部制御信号Ｃ２が入力さ
れており、図８に示す遅延回路では、遅延回路２３が選
択されている。遅延回路２３の遅延時間は、トランスミ
ッションゲートＴＧ２３の遅延時間を含め１７ｎｓの遅
延時間になるように設定している。したがって、外部ク
ロック信号Ｋｃと第２内部クロック信号ＩＫ２ｃとの位
相が等しくなり、外部クロック信号Ｋｃに対する内部回
路の応答性が改善される。
クロック信号Ｋｃが入力された場合について説明する。
この場合、図９に示す制御信号発生回路には、“Ｈ”の
外部制御信号Ｃ１、“Ｌ”の外部制御信号Ｃ２が入力さ
れており、図８に示す遅延回路では、遅延回路２３が選
択されている。遅延回路２３の遅延時間は、トランスミ
ッションゲートＴＧ２３の遅延時間を含め１７ｎｓの遅
延時間になるように設定している。したがって、外部ク
ロック信号Ｋｃと第２内部クロック信号ＩＫ２ｃとの位
相が等しくなり、外部クロック信号Ｋｃに対する内部回
路の応答性が改善される。
【００５６】以上のように、図８に示す遅延回路では、
周波数の異なる外部クロック信号に対しても内部回路の
応答性を改善することができ、１つの装置で数種類の外
部クロック信号を用いる半導体装置にも対応することが
できる。
周波数の異なる外部クロック信号に対しても内部回路の
応答性を改善することができ、１つの装置で数種類の外
部クロック信号を用いる半導体装置にも対応することが
できる。
【００５７】また、上記各実施例では、遅延時間を可変
にすることができるので、デバイス開発時のデバッグ等
にも有効である。つまり、デバイス開発時に、シミュレ
ーションどおりに遅延時間が実現されていない場合、マ
スク作製段階でマスクの変更を行なうことにより、遅延
時間を所望の値に設定することができ、従来のようにシ
ミュレーションからやり直すものに比べ、開発時間を短
縮することが可能となる。
にすることができるので、デバイス開発時のデバッグ等
にも有効である。つまり、デバイス開発時に、シミュレ
ーションどおりに遅延時間が実現されていない場合、マ
スク作製段階でマスクの変更を行なうことにより、遅延
時間を所望の値に設定することができ、従来のようにシ
ミュレーションからやり直すものに比べ、開発時間を短
縮することが可能となる。
【００５８】上記各実施例では、キャッシュＤＲＡＭに
ついての適用を述べたが、外部クロック信号に同期して
所定の動作を行なう半導体装置であれば適用することが
でき、たとえば、シンクロナスＤＲＡＭ、「ＲＡＭＢＵ
Ｓ」ＤＲＡＭ等に同様に適用することが可能である。
ついての適用を述べたが、外部クロック信号に同期して
所定の動作を行なう半導体装置であれば適用することが
でき、たとえば、シンクロナスＤＲＡＭ、「ＲＡＭＢＵ
Ｓ」ＤＲＡＭ等に同様に適用することが可能である。
【００５９】
【発明の効果】本発明の半導体装置においては、外部ク
ロック信号と位相差の少ない第２内部クロック信号に応
答して内部回路が動作するので、外部クロック信号に対
する内部回路の応答性が改善され、高速動作を行なうこ
とができる。
ロック信号と位相差の少ない第２内部クロック信号に応
答して内部回路が動作するので、外部クロック信号に対
する内部回路の応答性が改善され、高速動作を行なうこ
とができる。
【図１】本発明の一実施例の半導体装置の構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す半導体装置の動作を説明するタイミ
ング図である。
ング図である。
【図３】図１に示す遅延回路の第１の実施例の構成を示
す回路図である。
す回路図である。
【図４】図１に示す遅延回路の第２の実施例の構成を示
す回路図である。
す回路図である。
【図５】図１に示す遅延回路の第３の実施例の構成を示
す回路図である。
す回路図である。
【図６】図１に示す遅延回路の第４の実施例の構成を示
す回路図である。
す回路図である。
【図７】図１に示す遅延回路の第５の実施例の構成を示
す回路図である。
す回路図である。
【図８】図１に示す遅延回路の第６の実施例の構成を示
す回路図である。
す回路図である。
【図９】図８に示す遅延回路を制御する制御信号発生回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図１０】図８に示す遅延回路を具備する半導体装置の
動作を説明する第１のタイミング図である。
動作を説明する第１のタイミング図である。
【図１１】図８に示す遅延回路を具備する半導体装置の
動作を説明する第２のタイミング図である。
動作を説明する第２のタイミング図である。
【図１２】図８に示す遅延回路を具備する半導体装置の
動作を説明する第３のタイミング図である。
動作を説明する第３のタイミング図である。
【図１３】従来の半導体装置の構成を示すブロック図で
ある。
ある。
【図１４】図１３に示す半導体装置の動作を説明するタ
イミング図である。
イミング図である。
１ 入出力回路 ２ 入力バッファ ３ 遅延回路 ４ 入力レジスタ群 ５ 制御回路 ６ ロウデコーダ ７ ＳＲＡＭ ８ コラムデコーダおよびセンスアンプ ９ データ転送バッファ １０ センスアンプ １１ ＤＲＡＭ １２ ロウデコーダ １３ コラムデコーダ
Claims (1)
- 【請求項１】 外部クロック信号に応答して、第１内部
クロック信号を出力する出力手段と、 前記第１内部クロック信号の位相と前記外部クロック信
号の位相との差が小さくなるように、前記第１内部クロ
ック信号の位相を調整した第２内部クロック信号を出力
する位相調整手段と、 前記第２内部クロック信号に応答して、所定の動作を行
なう内部回路とを含む半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17905493A JPH0737389A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
| DE4418200A DE4418200C2 (de) | 1993-07-20 | 1994-05-25 | Halbleitereinrichtung mit interner Schaltung, die in Reaktion auf ein externes Taktsignal arbeitet |
| KR1019940012572A KR950004270A (ko) | 1993-07-20 | 1994-06-03 | 외부의 클럭신호에 응답하여 동작하는 내부회로를 구비한 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17905493A JPH0737389A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737389A true JPH0737389A (ja) | 1995-02-07 |
Family
ID=16059315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17905493A Withdrawn JPH0737389A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0737389A (ja) |
| KR (1) | KR950004270A (ja) |
| DE (1) | DE4418200C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991956A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 半導体記憶装置 |
| WO2000022626A1 (en) * | 1998-10-13 | 2000-04-20 | Fujitsu Limited | Semiconductor device |
| TWI695796B (zh) * | 2015-06-09 | 2020-06-11 | 荷蘭商皇家飛利浦有限公司 | 包含一濕式隔間及至少一防污能量源的組合件 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3727778B2 (ja) * | 1998-05-07 | 2005-12-14 | 株式会社東芝 | データ高速転送同期システム及びデータ高速転送同期方法 |
| KR100470995B1 (ko) * | 2002-04-23 | 2005-03-08 | 삼성전자주식회사 | 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894791A (en) * | 1986-02-10 | 1990-01-16 | Dallas Semiconductor Corporation | Delay circuit for a monolithic integrated circuit and method for adjusting delay of same |
| US5204559A (en) * | 1991-01-23 | 1993-04-20 | Vitesse Semiconductor Corporation | Method and apparatus for controlling clock skew |
-
1993
- 1993-07-20 JP JP17905493A patent/JPH0737389A/ja not_active Withdrawn
-
1994
- 1994-05-25 DE DE4418200A patent/DE4418200C2/de not_active Expired - Fee Related
- 1994-06-03 KR KR1019940012572A patent/KR950004270A/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991956A (ja) * | 1995-09-26 | 1997-04-04 | Nec Corp | 半導体記憶装置 |
| WO2000022626A1 (en) * | 1998-10-13 | 2000-04-20 | Fujitsu Limited | Semiconductor device |
| US6498522B2 (en) | 1998-10-13 | 2002-12-24 | Fujitsu Limited | Semiconductor device |
| TWI695796B (zh) * | 2015-06-09 | 2020-06-11 | 荷蘭商皇家飛利浦有限公司 | 包含一濕式隔間及至少一防污能量源的組合件 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4418200A1 (de) | 1995-02-02 |
| DE4418200C2 (de) | 1997-01-16 |
| KR950004270A (ko) | 1995-02-17 |
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| Date | Code | Title | Description |
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