JP5017708B2 - ダブルデータレートダイナミックランダムアクセスメモリからのデータ取り出し方法、及びデータストローブ信号提供方法 - Google Patents
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Description
(メモリシステムバス幅)×(クロック周波数) (式1)
SDR DRAMシステムから大きいピークバンド幅を得るためには、クロックをできるだけ速くし、システムバス幅をできるだけ広く拡張する必要がある。
Claims (6)
- ダブルデータレートダイナミックランダムアクセスメモリからデータを取り出す方法であって、該方法は、
遅延ロックループを用いて外部クロック信号から、整数のクロックサイクルのレイテンシが選択されたときには、外部クロック信号の立ち下がりエッジに先行する立ち上がりエッジを有する第1内部クロック信号(DLLF0)を取り出し、外部クロック信号の立ち上がりエッジに先行する立ち上がりエッジを有する第2内部クロック信号(DLLR0)を取り出し、非整数のクロックサイクルのレイテンシが選択されたときには、外部クロック信号の立ち上がりエッジに先行する立ち上がりエッジを有する第1内部クロック信号(DLLF0)を取り出し、外部クロック信号の立ち下がりエッジに先行する立ち上がりエッジを有する第2内部クロック信号(DLLR0)を取り出す過程と、
第1内部クロック信号の立ち下がりエッジの後であって第2内部クロック信号の立ち上がりエッジの前に、データイネーブル信号を提供する過程であって、第1内部クロック信号と第2内部クロック信号とがインタリーブされる、データイネーブル信号を提供する過程と、
データイネーブル信号に応じて、第1組合せ論理回路を介して第1データアレイからの第1データを接続する過程と、
第1内部クロック信号により第1マルチプレクサを介して第1データを取り出す過程と、
データイネーブル信号に応じて、第2組合せ論理回路を介して第2データアレイからの第2データを接続する過程と、
第2内部クロック信号により第2マルチプレクサを介して第2データを取り出す過程と、
第1及び第2マルチプレクサからデータバッファへ第1及び第2データを接続する過程と、
データストローブバッファへデータストローブ信号を提供する過程であって、該データストローブ信号は、第1及び第2データに、並びに外部クロック信号に周波数が同期化されている、データストローブ信号を提供する過程と、
からなることを特徴とするデータ取り出し方法。 - 請求項1に記載の方法において、前記第1及び第2データをデータバッファへ接続する過程は、所定の遅延量を提供するための論理素子を介して第1及び第2データを接続する過程を含むことを特徴とする方法。
- 請求項2に記載の方法において、前記データストローブ信号を提供する過程は、
第1内部クロック信号の立ち下がりエッジの後であって第2内部クロック信号の立ち上がりエッジの前に、データストローブイネーブル信号を提供する過程と、
データストローブバッファへ接続する、第1位相関係を有するデータストローブ信号を提供するために、第1内部クロック信号により第3のマルチプレクサを介してデータストローブ信号を取り出す過程と、
データストローブバッファへ接続する、第2位相関係を有するデータストローブ信号を提供するために、第2クロック信号により第4のマルチプレクサを介してデータストローブ信号を取り出す過程と、
データストローブバッファへ、第1及び第2データと周波数が同期化され且つ外部クロック信号と所定の位相又は遅延の関係を有するデータストローブ信号を提供するために、第3及び第4のマルチプレクサからのデータストローブ信号を用いて、第1及び第2位相関係を有するデータストローブ信号をデータストローブバッファへ接続する過程と、
を含むことを特徴とする方法。 - 請求項3に記載の方法であって、更に、
データイネーブル信号をワンショット回路の第1入力に接続する過程と、
データストローブイネーブル信号をワンショット回路の第2入力に接続する過程と、
データストローブイネーブル信号とデータイネーブル信号が異なるロジック状態のときに、ワンショット回路により1クロックサイクルのパルス幅を有するパルスを生成する過程と、
所定の遅延量を提供するために、論理素子を介してパルスを接続する過程と、
データストローブ信号のためのプリアンブルを提供するために、論理素子からデータストローブバッファへパルスを接続する過程と、
を含むことを特徴とする方法。 - データストローブ信号を提供する方法であって、該方法は、
遅延ロックループを用いて外部クロック信号から、整数のクロックサイクルのレイテンシが選択されたときには、外部クロック信号の立ち下がりエッジに先行する立ち上がりエッジを有する第1内部クロック信号(DLLF0)を得、外部クロック信号の立ち上がりエッジに先行する立ち上がりエッジを有する第2内部クロック信号(DLLR0)を得、非整数のクロックサイクルのレイテンシが選択されたときには、外部クロック信号の立ち上がりエッジに先行する立ち上がりエッジを有する第1内部クロック信号(DLLF0)を得、外部クロック信号の立ち下がりエッジに先行する立ち上がりエッジを有する第2内部クロック信号(DLLR0)を得る過程と、
第1内部クロック信号の立ち下がりエッジの後であって第2内部クロック信号の立ち上がりエッジの前に、データストローブイネーブル信号を提供する過程であって、第1内部クロック信号と第2内部クロック信号とがインタリーブされているデータストローブイネーブル信号を提供する過程と、
データストローブバッファへ接続する、第1位相関係を有するデータストローブ信号を提供するために、第1内部クロック信号により第3マルチプレクサを介してデータストローブ信号を取り出す過程と、
データストローブバッファへ接続する、第2位相関係を有するデータストローブ信号を提供するために、第2内部クロック信号により第4マルチプレクサを介してデータストローブ信号を取り出す過程と、
データストローブバッファへデータストローブ信号を提供するために、第3及び第4のマルチプレクサからのデータストローブ信号を用いて、第1及び第2位相関係を有するデータストローブ信号をデータストローブバッファへ接続する過程であって、データストローブ信号は、第1及び第2データと、並びに外部クロック信号と周波数が同期化されている、第1及び第2位相関係を有するデータストローブ信号を接続する過程と、
を含むことを特徴とする方法。 - 請求項5に記載の方法であって、更に、
データイネーブル信号をワンショット回路の第1入力に接続する過程と、
データストローブイネーブル信号をワンショット回路の第2入力に接続する過程と、
データストローブイネーブル信号とデータイネーブル信号が異なるロジック状態のときに、ワンショット回路により1クロックサイクルのパルス幅を有するパルスを生成する過程と、
所定の遅延量を提供するために、論理素子を介してパルスを接続する過程と、
データストローブ信号のためのプリアンブルを提供するために、論理素子からデータストローブバッファへパルスを接続する過程と、
を含むことを特徴とする方法。
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