JP4787988B2 - ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、及びダブルデータレートダイナミックランダムアクセスメモリ - Google Patents
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Description
(メモリシステムバス幅)×(クロック周波数) (式1)
SDR DRAMシステムから大きいピークバンド幅を得るためには、クロックをできるだけ速くし、システムバス幅をできるだけ広く拡張する必要がある。
Claims (14)
- ダブルデータレートダイナミックランダムアクセスメモリ用出力回路であって、該出力回路は、
外部クロック信号を受け入れるように構成された入力を有する遅延ロックループであって、該遅延ロックループは、第1内部クロック信号及び第2内部クロック信号を提供し、該第1及び第2内部クロック信号は、インタリーブされ且つ外部クロック信号に対して所定のタイミングを有する、遅延ロックループと、
遅延ロックループに接続され、プリアンブル部を含むデータストローブ信号を提供するように、且つデータストローブ信号及びプリアンブル部を第1及び第2内部クロック信号に同期させるように構成される、データストローブ回路と、
を具備することを特徴とする出力回路。 - 請求項1に記載の出力回路において、前記データストローブ回路は、
第1の内部クロック信号によりデータストローブイネーブル信号が取り出されるように構成される一対の第1マルチプレクサと、
第2の内部クロック信号によりデータストローブイネーブル信号が取り出されるように構成される一対の第2マルチプレクサと、
タイミング信号に接続される入力を有し、一対の第1及び一対の第2のマルチプレクサへの入力に接続される出力を有する組合せ論理回路と、
を具備することを特徴とする出力回路。 - 請求項2に記載の出力回路において、前記データストローブ回路は、更に、
第1及び第2マルチプレクサからの出力に接続される入力と、出力とを有する遅延等価化回路と、
遅延等価化回路からの出力に接続される相補の入力と、データ出力ストローブ信号を提供するように構成される出力とを有する出力バッファ回路と、
を具備することを特徴とする出力回路。 - 請求項1に記載の出力回路において、前記遅延等価化回路には、組合せ論理回路が含まれることを特徴とする出力回路。
- ダブルデータレートダイナミックランダムアクセスメモリ用出力回路であって、該出力回路は、
外部クロック信号を受け入れるように構成された入力を有する遅延ロックループであって、該遅延ロックループは、第1内部クロック信号及び第2内部クロック信号を提供し、該第1及び第2内部クロック信号は、インタリーブされ且つ外部クロック信号に対して所定のタイミングを有する、遅延ロックループと、
メモリセルの第1及び第2アレイから入力データを受け入れるように構成されたデータ出力回路であって、該データ出力回路は、遅延ロックループに接続され、メモリセルの第1及び第2アレイからのデータを第1及び第2内部クロック信号に同期させるように構成される、データ出力回路と、
遅延ロックループに接続され、プリアンブル部を含むデータストローブ信号を提供するように、且つデータストローブ信号及びプリアンブル部を第1 及び第2 内部クロック信号に同期させるように構成される、データストローブ回路と、
を具備することを特徴とする出力回路。 - 請求項5に記載の出力回路において、前記データストローブ回路は、
第1の内部クロック信号によりデータストローブイネーブル信号が取り出されるように構成される一対の第1マルチプレクサと、
第2の内部クロック信号によりデータストローブイネーブル信号が取り出されるように構成される一対の第2マルチプレクサと、
タイミング信号に接続される入力と、一対の第1及び一対の第2のマルチプレクサの入力に接続される出力とを有する組合せ論理回路と、
第1及び第2マルチプレクサからの出力に接続される入力と、出力とをそれぞれ有する遅延等価化回路と、
遅延等価化回路からの出力に接続される相補の入力と、データ出力ストローブ信号を提供するように構成される出力とを有する出力バッファ回路と、
を具備することを特徴とする出力回路。 - 請求項6に記載の出力回路において、前記遅延等価化回路は、それぞれ直列に接続されるインバータからなることを特徴とする出力回路。
- 請求項6に記載の出力回路において、前記遅延等価化回路は、直列に接続される第1インバータと第2インバータとからなることを特徴とする出力回路。
- 請求項5に記載の出力回路であって、更に、タイミング発生器を含み、該タイミング発生回路は、
データ入力、選択入力、及びデータ出力を有する一群のマルチプレクサと、
一群のマルチプレクサのうちの選択された一つを活性化させるために、一群のマルチプレクサのうちの一つのそれぞれの選択入力にレイテンシ選択信号を接続するレイテンシ選択バスと、
一連のタイミングパルスを提供するように構成されるタイミングバスであって、該一連のタイミングパルスの各々は、一連の次のタイミングパルスと比べて1/2のクロックサイクルだけ遅延され、1クロックサイクルの遅延により分けられた一対のタイミングパルスの内の一つは、マルチプレクサのそれぞれのデータ入力に接続される、タイミングバス
と、
データストローブプリアンブル信号を形成するための1クロックサイクル長パルスを提供するために、マルチプレクサからのデータ出力にそれぞれ接続される入力を有する組合せ論理回路と、
データストローブイネーブル信号を提供するために、マルチプレクサの選択された一つを介して接続される後の一対のタイミングパルスを受信するために接続される入力を有する組合せ論理回路と、
を具備することを特徴とする出力回路。 - 請求項5に記載の出力回路において、前記データ出力回路は、
第1の内部クロック信号により取り出されるように構成される一対の第1マルチプレクサと、
第2の内部クロック信号により取り出されるように構成される一対の第2マルチプレクサと、
タイミング信号及び一対のメモリセルアレイに接続される入力と、一対の第1マルチプレクサの入力に一対の第1メモリセルアレイからデータを提供するように構成されると共に、一対の第2マルチプレクサへ一対の第2メモリセルアレイからデータを提供するように構成される出力とを有する組合せ論理回路と、
一対の第1及び一対の第2マルチプレクサからの出力に接続される入力と、出力とを有する遅延等価化回路と、
遅延等価化回路からの出力に接続される相補の入力と、第1及び第2メモリセルアレイからのデータを交互に提供する出力とを有する出力バッファ回路と、
を具備することを特徴とする出力回路。 - 請求項5に記載の出力回路において、前記データ出力回路は、データストローブ信号のそれぞれのサイクルの間に、第1及び第2メモリセルアレイからのデータを交互に提供するように構成されることを特徴とする出力回路。
- ダブルデータレートダイナミックランダムアクセスメモリ(DDR DRAM)は、
ロウとカラムに配列される第1のメモリセルアレイと、
ロウとカラムに配列される第2のメモリセルアレイと、
第1及び第2メモリセルのロウに接続されるロウデコーダと、
第1及び第2メモリセルのカラムに接続されるカラムデコーダと、
メモリのピンと、ロウデコーダ及びカラムデコーダに接続され、メモリと外部デジタル回路との間のデータ、アドレス、及びコマンドを接続するI/Oバスと、
第1及び第2メモリセルアレイに接続されるセンス増幅器と、
データ出力回路及びデータストローブ回路を含む出力回路であって、該出力回路は、センス増幅器に接続される入力とI/Oバスに接続される出力とを有し、且つインタリーブされた第1及び第2の内部クロック信号を供給するように構成された遅延ロックループを含み、データ出力回路は、第1及び第2メモリセルアレイからの入力データを受け入れ且つデータバーストを供給し、第1内部クロック信号に応じて第1メモリセルアレイからデータを供給し且つ第2内部クロック信号に応じて第2メモリセルアレイからデータを供給するように構成され、該データバーストは、データストローブ回路からのデータストローブ信号の各々のサイクルの間に第1及び第2メモリセルアレイからのデータを交互に含み、データストローブ回路からのプリアンブル部がデータバーストに先行する、出力回路と、
を具備することを特徴とするDDR DRAM。 - 請求項12に記載のDDR DRAMにおいて、前記データ出力回路及びデータストローブ回路はそれぞれ、
第1の内部クロック信号により取り出される一対の第1マルチプレクサと、
第2の内部クロック信号により取り出される一対の第2マルチプレクサと、
タイミング信号に接続される入力と、一対の第1及び一対の第2のマルチプレクサの入力に接続される出力とを有する組合せ論理回路と、
第1及び第2マルチプレクサから出力に接続される入力と、出力とを有する一対の遅延等価化回路と、
遅延等価化回路から出力に接続される相補の入力と、出力信号を提供するように構成される出力とを有する出力バッファ回路と、
を具備することを特徴とするDDR DRAM。 - 請求項12に記載のDDR DRAMであって、更に、
パルスを提供するパルス発生器と、パルスに応じて一連のパルスを提供するように構成される一連の透過性ラッチとを含むタイミング回路であって、一連の各々のラッチは、直前の透過性ラッチからのパルスに対して1/2のクロックサイクル遅延させられたパルスを提供するタイミング回路と、
データ出力レイテンシを選択するためのレイテンシコマンドに応答するレイテンシ選択回路であって、該レイテンシ選択回路は、対をなす透過性ラッチからのタイミング信号を接続するために複数のマルチプレクサのうちの一つを選択し、データストローブ回路は、複数のマルチプレクサのうちの一つからのタイミング信号に応じてプリアンブル部を提供する、レイテンシ選択回路と、
を具備することを特徴とするDDR DRAM。
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