KR100668829B1 - 메모리 장치용 데이타 출력 제어 회로 - Google Patents

메모리 장치용 데이타 출력 제어 회로 Download PDF

Info

Publication number
KR100668829B1
KR100668829B1 KR1020040081375A KR20040081375A KR100668829B1 KR 100668829 B1 KR100668829 B1 KR 100668829B1 KR 1020040081375 A KR1020040081375 A KR 1020040081375A KR 20040081375 A KR20040081375 A KR 20040081375A KR 100668829 B1 KR100668829 B1 KR 100668829B1
Authority
KR
South Korea
Prior art keywords
signal
output
data
pulse
internal clock
Prior art date
Application number
KR1020040081375A
Other languages
English (en)
Other versions
KR20060032428A (ko
Inventor
이강열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040081375A priority Critical patent/KR100668829B1/ko
Priority to US11/023,654 priority patent/US7057943B2/en
Publication of KR20060032428A publication Critical patent/KR20060032428A/ko
Application granted granted Critical
Publication of KR100668829B1 publication Critical patent/KR100668829B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Abstract

DLL 수단으로부터 출력되는 내부클락신호와 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블되어 있는 펄스 신호를 조합하여 제 1 및 제 2 펄스 제어 신호를 생성하는 제어부와, 상기 제 1 펄스 제어신호에 의하여 동작이 제어되는 데이타 출력 버퍼 수단과, 상기 제 2 펄스 제어신호에 의하여 동작이 제어되는 데이타 스트로브 신호용 버퍼 수단을 구비하는 데이타 출력 제어 회로를 개시한다.

Description

메모리 장치용 데이타 출력 제어 회로{Data output controller for memory device}
도 1은 동기식 메모리 장치에 사용되는 일반적인 데이타 출력 제어 회로의 일예이다.
도 2는 도 1에 도시된 데이타 출력 제어 회로의 동작을 설명하는 파형도이다.
도 3은 본 발명에 따른 데이타 출력 제어 회로의 일예이다.
도 4는 도 3에 도시된 데이타 출력 제어 회로의 동작을 설명하는 파형도이다.
본 발명은 메모리 장치용 데이타 출력 제어 회로에 관한 것으로, 특히 DDR SDRAM, DDR2 SDRAM 등과 같은 동기식 메모리 장치로부터 출력되는 데이타의 출력시점을 조절하여 데이타 아이(data eye)를 동일하게 만드는 데이타 출력 제어 회로에 관한 것이다.
도 1은 동기식 메모리 장치에 사용되는 일반적인 데이타 출력 제어 회로의 일예이다.
설명의 편의상, 도 1의 회로 동작 설명에 앞서 도 1에서 사용된 신호의 의미를 먼저 설명한다.
RCKDLL : 이 신호는 DDR SDRAM, DDR2 SDRAM 등과 같은 동기식 메모리 장치에서 사용하는 Delay Lock Loop 회로의 출력 신호로써, 외부클락신호(도 2에 도시된 CLK)에 대하여 네거티브 딜레이(negative delay)를 갖는 신호이다. 외부클락신호 (CLK)에 대하여 네거티브 딜레이를 갖는 RCKDLL 신호를 사용함으로써 메모리 장치로부터 출력되는 데이타를 외부클락신호에 동기되어 정렬시킬 수 있다. 보다 구체적으로 설명하면, DLL 회로의 출력 클럭인 RCKDLL은 기준 클락인 외부클락신호 (CLK)로부터 네거티브 딜레이를 가지며, 내부에서 출력되는 데이타를 외부클럭신호가 입력되는 시점에 내보내 주는 역할을 한다.
ROUTEN : 이 신호는 데이타 출력을 위한 RCKDLL의 갯수를 결정하기 위한 윈도우(window) 신호이다.
ROUTEN2 : 이 신호는 ROUTEN 신호를 일정시간 지연시킨 신호이다.
RCK_DO_QS : DQS 신호를 출력하기 위한 DLL 클락신호로서, 버스트 길이에 대응하여 출력된다.
DQS : DDR SDRAM, DDR2 SDRAM 에서 표준으로 규정되어 있는 신호로서, 라이트 동작시에는 데이타를 래치하고, 리드 동작시에는 데이타에 얼라인(align)되어 하이 레벨/로우 레벨로 토글되는 신호이다.
도 1에서 알 수 있는 바와같이, RCK_DO_QS 신호에 의하여 데이타 버퍼(106) 와 DQS 버퍼(107)의 동작 시점이 제어됨을 알 수 있다. 도 1에서, 데이타 버퍼(106)와 DQS 버퍼(107)는 설명의 편의를 위하여 D-플립플롭으로 구성되어 있으나, 이는 예시적인 것으로, 당업자는 RCK_DO_QS 신호의 라이징 에지 또는 폴링 에지에 동기되어 데이타와 DQS 신호를 출력하는 다양한 회로를 구현할 수 있다.
도 2는 도 1에 도시된 데이타 출력 제어 회로의 동작을 설명하는 파형도이다. 이하, 도 2 를 참조하여 메모리 장치의 CL=6, BL=8 인 경우를 설명한다. 참고로, 도 2에서, DQ<1:N>은 입출력 데이타 핀의 갯수를 나타내며, 각 데이타 핀을 통하여 8 개의 데이타가 연속적으로 출력되는 모습을 나타낸다.
도 2에서, 0.0으로 표시된 외부클락신호(CLK)의 라이징 에지에 동기되어 리드 커맨드가 인가된다. CL=6이므로, 리드 커맨드가 인가된 후, 여섯번째 외부클락신호(CLK)의 라이징 에지(6.0으로 표시된 크락의 라이징 에지)에 동기되어 데이타가 출력될 것이다.
전술한 바와같이, 내부클락신호(RCKDLL)는 DLL 회로로부터 출력된 신호로서, 외부클락신호(CLK)에 대하여 네거티브 딜레이를 갖는다. 도 2에서는 내부클락신호(RCKDLL)가 외부클락신호(CLK)보다 한 클락 앞서는 네거티브 딜레이를 갖는 경우를 도시한다.
도 2에서 알 수 있듯이, RCK_DO_QS 신호는 ROUTEN2 신호가 하이 레벨인 동안 RCKDLL 신호와 앤드 연산한 펄스 신호를 출력한다.
다음, 도 1, 2에서 알 수 있듯이, RCK_DO_QS 신호의 라이징 에지 및 폴링 에지에 동기되어 DQS 신호와 데이타 신호(DQ)가 출력된다.
그런데, 도 2에서 알 수 있듯이, 첫번째 DQS 신호는 로직 로우에서 로직 하이로 천이하고, 첫번째 데이타 신호는 하이 임피던스 상태인 1/2Vcc에서 로직 하이 또는 로직 로우로 천이한다. 이러한 이유로 인하여, 첫번째 데이타 출력값은 그 후에 연속되어 출력되는 7개의 데이타 출력값보다 t1 시간만큼 빠르게 된다. 여기서, t1은 데이타 출력 버퍼(도 1의 106)의 출력단이 하이 임프던스 상태에서 로우 임피던스 상태로 천이하는 시간을 의미한다. 이 경우, 하이 임피던스 상태는 출력 버퍼가 동작하지 않는 상태를 의미하고 로우 임피던스는 출력 버퍼가 정상 동작을 하는 경우를 나타낸다. 이러한 시간 t1을 tLZ(Data Low Impeadance time)이라고 하며, 종래의 경우, 메모리 장치의 tLZ이 불안정하다는 문제점이 있었다.
이러한 tLZ 시간의 차이로 인하여 연속하여 출력하는 데이타의 데이타 아이가 상호 일치하지 않는다는 문제점이 있었다. 즉, 도 2에서와 같이, 첫번째 데이타의 데이타 아이와 두번째 내지 여덟번째 데이타의 데이타 아이가 상호 불일치한다는 문제점이 있었다.
또한, 여러 개의 메모리 장치가 공통의 데이타 버스를 공유하는 경우, 적어도 두개의 메모리 장치에서 데이타가 연이어 출력된다면, 이 t1 시간동안 전원전압과 그라운드 사이에 순간적인 쇼트가 발생할 소지가 있다. 즉, 첫번째 메모리 장치의 마지막 데이타가 'High'였고, 두번째 소자의 첫 데이타가 'Low'였다면, 이 t1 시간으로 인해 로직 'High'와 'Low'가 그대로 연결되어 쇼트된다. 이러한 순간적인 쇼트는 메모리 장치나 피씨비 보드의 동작을 불안정하게 하고, 전원 회로의 손상을 가져올 수 있는 단점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 데이타 버퍼로부터 출력되는 데이타가 동일한 데이타 윈도우(데이타 아이)를 갖도록 하는 데이타 출력 제어 회로에 관한 것이다.
본 발명의 실시예인 메모리 장치용 데이타 출력 제어 회로는 DLL 수단으로부터 출력된 내부클락신호에 의하여 턴온/오프되며, 상기 내부클락신호에 동기되어 일정 시간 동안 인에이블되는 제 1 펄스 신호를 수신하는 제 1 스위칭부와, 상기 제 1 스위칭부를 통과한 상기 제 1 펄스 신호를 래치하는 래치부와, 상기 내부클락신호에 의하여 턴온/오프되며, 상기 래치부로부터 출력되는 신호를 수신하는 제 2 스위칭부와, 상기 래치부의 출력신호와 상기 제 2 스위칭부의 출력신호를 수신하여 앤드 연산하는 제 1 앤드 게이트 수단과, 상기 제 1 앤드 게이트 수단의 출력신호와 상기 내부클락신호를 수신하여 앤드 연산하는 제 2 앤드 게이트 수단과, 상기 래치부의 츨력신호와 상기 내부클락신호를 수신하여 앤드 연산하는 제 3 앤드 게이트 수단과, 상기 제 2 앤드 게이트 수단의 출력신호 의하여 동작이 제어되는 데이타 출력 버퍼 수단과, 상기 제 3 앤드 게이트 수단의 출력신호 의하여 동작이 제어되는 데이타 스트로브 신호용 버퍼 수단을 구비한다.
본 발명에 있어서, 상기 제 1 펄스 신호는 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블된다.
본 발명에 있어서, 상기 데이타 출력 버퍼 수단으로부터 연속 출력되는 데이타들의 각 데이타 윈도우는 동일하다.
본 발명에 있어서, 상기 제 1 펄스 신호는 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블되어 있으며, 상기 래치부의 출력신호는 상기 제 1 펄스 신호를 소정 시간 지연시킨 신호이며, 상기 래치부의 출력신호의 인에이블 구간은 상기 메모리 장치의 카스 레이턴시에 대응하는 상기 내부클락신호의 토글링 구간동안 인에이블되어 있다.
본 발명의 메모리 장치용 데이타 출력 제어 회로는 DLL 수단으로부터 출력되는 내부클락신호와 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블되어 있는 펄스 신호를 조합하여 제 1 및 제 2 펄스 제어 신호를 생성하는 제어부와, 상기 제 1 펄스 제어신호에 의하여 동작이 제어되는 데이타 출력 버퍼 수단과, 상기 제 2 펄스 제어신호에 의하여 동작이 제어되는 데이타 스트로브 신호용 버퍼 수단을 구비한다. 여기서, 상기 제 1 펄스 제어 신호와 제 2 펄스 제어 신호는 상기 버스트 길이동안 유효하며, 상기 제 1 펄스 제어 신호의 첫번째 펄스의 라이징 에지 발생 시점은 상기 제 2 펄스 제어신호의 첫번째 펄스 신호의 라이징 에지보다 더 빠르며, 상기 제 1 펄스 제어 신호와 제 2 펄스 제어 신호의 첫번째 펄스의 라이징 발생 시점을 제외하고는 상기 제 1 및 제 2 펄스 제어 신호의 폴링 에지와 라이징 에지는 일치한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하 기로 한다.
도 3은 본 발명에 따른 데이타 출력 제어 회로의 일예이다. 참고로, 도 3, 4에 사용된 신호의 기능은 기본적으로 종래의 경우와 동일하다. 다만, RCK_DO 는 RCK_DO_QS 와 유사하나, 종래의 기술과 달리 데이타 신호만을 컨트롤해주기 위한 별도의 신호이다.
도 3에 도시된 바와같이, 메모리 장치용 데이타 출력 제어 회로는 스위칭부(201, 205)와 래치부(218)와, 앤드 게이트부(213, 214), 앤드 게이트부(216, 217), 앤드 게이트부(211, 212)를 구비한다.
스위칭부(201)은 인버터(202, 203)와 전송 게이트(204)를 구비한다. 인버터(202)는 DLL 회로(무도시)로부터 출력된 내부클락신호(RCKDLL)를 수신하며, 인버터(203)는 인버터(202)의 출력신호를 수신한다. 전송 게이트(204)는 병렬연결된 PMOS 및 NMOS 트랜지스터로 구성된다. 인버터(202)의 출력신호는 전송 게이트(204)의 NMOS 트랜지스터 게이트에 인가되며, 인버터(203)의 출력신호는 전송 게이트(204)의 PMOS 트랜지스터 게이트에 인가된다.
전송 게이트(204)는 내부클락신호(RCKDLL)에 동기되어 일정 시간 동안 인에이블되는 펄스 신호(ROUTEN)를 수신한다. 펄스 신호(ROUTEN)는 데이타 출력을 위한 내부클락신호(RCKDLL)의 갯수를 결정하기 위한 윈도우 신호이다. 펄스 신호(ROUTEN)의 인에이블 구간은 메모리 장치의 버스트 길이에 대응한다.
스위칭부(201)의 출력단은 래치부(218)와 연결된다. 래치부는 스위칭부(201)를 통과한 신호를 수신하여 래치하는 기능을 갖는다.
스위칭부(205)는 인버터(206)와 전송 게이트(207)를 구비한다. 인버터(206)는 내부클락신호(RCKDLL)를 수신한다. 전송 게이트(207)는 병렬연결된 PMOS 및 NMOS 트랜지스터로 구성된다. 인버터(206)의 출력신호는 전송 게이트(207)의 PMOS 트랜지스터 게이트에 인가되며, 내부클락신호(RCKDLL)는 전송 게이트(207)의 NMOS 트랜지스터 게이트에 인가된다.
전송 게이트(207)는 래치부(218)의 출력신호(ROUTEN2)를 수신한다.
앤드 게이트 수단(213, 214)은 낸드 게이트(213)와 인버터(214)를 구비한다. 낸드 게이트(213)는 전송 게이트(207)의 출력신호와 래치부(218)의 출력신호(ROUTEN2)를 수신하며, 인버터(214)는 낸드 게이트(214)의 출력신호를 수신한다. 낸드 게이트(213)의 출력단과 접지사이에 위치하는 커패시터(215)는 신호의 지연 시간 조절용이다.
앤드 게이트 수단(216, 217)은 낸드 게이트(216)와 인버터(217)를 구비한다. 낸드 게이트(216)는 내부클락신호(RCKDLL)와 인버터(214)의 출력신호를 수신하며, 인버터(217)는 낸드 게이트(216)의 출력신호를 수신한다.
앤드 게이트 수단(211, 212)은 낸드 게이트(211)와 인버터(212)를 구비한다. 낸드 게이트(211)는 내부클락신호(RCKDLL)와 래치부(218)의 출력신호(ROUTEN2)를 수신하며, 인버터(212)는 낸드 게이트(211)의 출력신호를 수신한다.
인버터(217)의 출력신호(RCK_DO)에 의하여 데이타 출력 버퍼(219)의 동작이 제어된다.
인버터(212)의 출력신호(RCK_DO_QS)에 의하여 데이타 스트로브 신호용 버퍼 부(220)의 동작이 제어된다.
도 3에서, 데이타 버퍼부(219)와 데이타 스트로브 신호용 버퍼부(220)는 설명의 편의를 위하여 D-플립플롭으로 구성하였으나, 이는 예시적인 것으로, 당업자는 동일한 기능을 갖는 다양한 회로를 구현할 수 있다.
도 4는 도 3에 도시된 데이타 출력 제어 회로의 동작을 설명하는 파형도로서, 특히 메모리 장치의 CL=6, BL=8 인 경우를 설명하는 파형도이다. 참고로, 도 2에서, DQ<1:N>에서 N는 입출력 데이타 핀의 갯수를 나타내며, 도면은 하나의 데이타 핀을 통하여 8 개의 데이타가 연속적으로 출력되는 모습을 나타낸다.
도 4에서, 0.0으로 표시된 외부클락신호(CLK)의 라이징 에지에 동기되어 리드 커맨드가 인가된다. CL=6이므로, 리드 커맨드가 인가된 후, 여섯번째 외부클락신호(CLK)의 라이징 에지(6.0으로 표시된 크락의 라이징 에지)에 동기되어 데이타가 출력될 것이다.
DLL 회로로부터 출력된 내부클락신호(RCKDLL)는 외부클락신호(CLK)에 대하여 네거티브 딜레이를 갖는다. 도 4에서는 내부클락신호(RCKDLL)가 외부클락신호(CLK)보다 대략 한 클락 앞서는 네거티브 딜레이를 갖는 경우를 도시한다.
도 4에서 알 수 있듯이, 펄스 신호(ROUTEN)는 메모리 장치의 버스트 길이에 대응하는 내부클락신호(RCKDLL)의 클락의 갯수가 카운팅되는 시간동안 인에이블된다. 즉, 버스스트 길이는 8이므로, 펄스 신호(ROUTEN)의 인에이블 구간은 4 개의 클락신호가 토글되는 시간을 포함하는 것이 바람직하다.
래치부(218)의 출력신호(ROUTEN2)는 펄스 신호(ROUTEN)를 일정 시간 지연 시킨 신호이다. 출력신호(ROUTEN2)가 하이 레벨로 인에이블되어 있는 동안, 6 번째 내지 9 번째 내부클락신호(RCKDLL)가 발생한다. 바람직하게는, 출력신호(ROUTEN2)의 라이징 에지는 5번째 내부클락신호(RCKDLL)의 폴링 에지에 동기되어 생성되며, 출력신호(ROUTEN2)의 폴링 에지는 9번째 내부클락신호(RCKDLL)의 폴링 에지에 동기되어 생성된다.
앤드 게이트 수단(213, 214)으로부터 출력되는 신호(ROUTEN2_D1)의 인에이블 구간의 라이징 에지는 6번째 내부클락신호(RCKDLL)의 라이징 에지에 동기되어 생성되며, 출력신호(ROUTEN2_D1)의 폴링 에지는 9번째 내부클락신호(RCKDLL)의 폴링 에지에 동기되어 생성된다.
따라서, 앤드 게이트 수단(216, 217)에 의하여 발생하는 신호(RCK_DO)의 첫번째 클락신호의 발생 시점은 앤드 게이트 수단(211, 212)에 의하여 발생하는 신호(RCK_DO_QS)의 첫번째 클락신호의 발생 시점보다 늦다. 그 결과, 데이타 스트로브 신호의 발생 시점은 종래의 경우와 동일하나, 데이타 신호의 출력 시점은 종래의 경우보다 늦어진다. 늦어진 정도는 종래의 경우의 시간 t1 에 해당하는 시간이다. 이처럼, t1 정도 늦은 신호에 의하여 데이타 신호의 출력단이 로우 임피던스 상태로 천이하므로 첫번째 출력되는 데이타의 데이타 아이와 연속하여 출력하는 나머지 7개의 데이타의 데이타 아이가 동일한 폭을 가질 수 있다.
이상에서 알 수 있듯이, 본 발명에서는 데이타 스트로브 신호의 출력시점을 제어하는 제어 신호와 데이타의 출력시점을 제어하는 제어 신호를 구분하여 출력하 는 데이타 출력 제어 회로를 도시한다.
본 발명의 경우, 데이타 버퍼를 제어 하는 신호를 별도로 발생시킴으로서, 데이타 출력 버퍼의 출력단이 하이 임피던스 상태에서 데이타를 전달할 수 있는 로로우 임피던스 상태로 변하는 시점을 조절할 수 있다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 데이타 출력 제어 장치를 사용하는 경우 연속적으로 출력되는 데이타의 데이타 아이를 동일하게 구현할 수 있으며, DDR, DDR2 SDRAM 등에서 요구되는 tLZ 스펙을 용이하게 만족시킬 수 있다.

Claims (9)

  1. 메모리 장치용 데이타 출력 제어 회로에 있어서,
    DLL 수단으로부터 출력된 내부클락신호에 의하여 턴온/오프되며, 상기 내부클락신호에 동기되어 일정 시간 동안 인에이블되는 제 1 펄스 신호를 수신하는 제 1 스위칭부와,
    상기 제 1 스위칭부를 통과한 상기 제 1 펄스 신호를 래치하는 래치부와,
    상기 내부클락신호에 의하여 턴온/오프되며, 상기 래치부로부터 출력되는 신호를 수신하는 제 2 스위칭부와,
    상기 래치부의 출력신호와 상기 제 2 스위칭부의 출력신호를 수신하여 앤드 연산하는 제 1 디코딩부와,
    상기 제 1 디코딩부의 출력신호와 상기 내부클락신호를 수신하여 앤드 연산하는 제 2 디코딩부와,
    상기 래치부의 츨력신호와 상기 내부클락신호를 수신하여 앤드 연산하는 제 3 디코딩부와,
    상기 제 2 디코딩부의 출력신호에 의하여 동작이 제어되는 데이타 출력 버퍼 수단과,
    상기 제 3 디코딩부의 출력신호에 의하여 동작이 제어되는 데이타 스트로브 신호용 버퍼 수단을 구비하는 데이타 출력 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 펄스 신호는 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블되어 있는 것을 특징으로 하는 데이타 출력 제어 회로.
  3. 제 1 항에 있어서,
    상기 데이타 출력 버퍼 수단으로부터 연속 출력되는 데이타들의 각 데이타 윈도우는 동일한 것을 특징으로 하는 데이타 출력 제어 회로.
  4. 제 1 항에 있어서,
    상기 제 1 펄스 신호는 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블되어 있으며,
    상기 래치부의 출력신호는 상기 제 1 펄스 신호를 소정 시간 지연시킨 신호이며,
    상기 래치부의 출력신호의 인에이블 구간은 상기 메모리 장치의 카스 레이턴시에 대응하는 상기 내부클락신호의 토글링 구간동안 인에이블되어 있는 것을 특징으로 하는 데이타 출력 제어 회로.
  5. 제 4 항에 있어서,
    상기 제 2 디코딩부로부터 출력되는 신호의 최초 라이징 에지 시점은 상기 제 3 디코딩부로부터 출력되는 신호의 최초 라이징 에지 시점보다 느린 것을 특징으로 하는 데이타 출력 제어 회로.
  6. 제 5 항에 있어서,
    상기 제 3 디코딩부로부터 출력되는 신호의 라이징 에지 및 폴링 에지에 동기되어 상기 데이타 스트로브 신호용 버퍼 수단으로부터 데이타 스트로브 신호가 출력되는 것을 특징으로 하는 데이타 출력 제어 회로.
  7. 제 5 항에 있어서,
    상기 제 2 디코딩부로부터 출력되는 신호의 라이징 에지 및 폴링 에지에 동기되어 상기 데이타 출력 버퍼로부터 데이타가 출력되는 것을 특징으로 하는 데이타 출력 제어 회로.
  8. 메모리 장치용 데이타 출력 제어 회로에 있어서,
    DLL 수단으로부터 출력되는 내부클락신호와 상기 메모리 장치의 버스트 길이에 대응하는 상기 내부클락신호의 클락의 갯수가 카운팅되는 시간동안 인에이블되어 있는 펄스 신호를 조합하여 제 1 및 제 2 펄스 제어 신호를 생성하는 제어부와,
    상기 제 1 펄스 제어신호에 의하여 동작이 제어되는 데이타 출력 버퍼 수단과,
    상기 제 2 펄스 제어신호에 의하여 동작이 제어되는 데이타 스트로브 신호용 버퍼 수단을 구비하는 것을 특징으로 하는 데이타 출력 제어 회로.
  9. 제 8항에 있어서,
    상기 제 1 펄스 제어 신호와 제 2 펄스 제어 신호는 상기 버스트 길이동안 유효하며,
    상기 제 1 펄스 제어 신호의 첫번째 펄스의 라이징 에지 발생 시점은 상기 제 2 펄스 제어신호의 첫번째 펄스 신호의 라이징 에지보다 더 빠르며,
    상기 제 1 펄스 제어 신호와 제 2 펄스 제어 신호의 첫번째 펄스의 라이징 발생 시점을 제외하고는 상기 제 1 및 제 2 펄스 제어 신호의 폴링 에지와 라이징 에지는 일치하는 것을 특징으로 하는 데이타 출력 제어 회로.
KR1020040081375A 2004-10-12 2004-10-12 메모리 장치용 데이타 출력 제어 회로 KR100668829B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040081375A KR100668829B1 (ko) 2004-10-12 2004-10-12 메모리 장치용 데이타 출력 제어 회로
US11/023,654 US7057943B2 (en) 2004-10-12 2004-12-28 Data output controller for memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040081375A KR100668829B1 (ko) 2004-10-12 2004-10-12 메모리 장치용 데이타 출력 제어 회로

Publications (2)

Publication Number Publication Date
KR20060032428A KR20060032428A (ko) 2006-04-17
KR100668829B1 true KR100668829B1 (ko) 2007-01-16

Family

ID=36145069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040081375A KR100668829B1 (ko) 2004-10-12 2004-10-12 메모리 장치용 데이타 출력 제어 회로

Country Status (2)

Country Link
US (1) US7057943B2 (ko)
KR (1) KR100668829B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883140B1 (ko) 2007-11-02 2009-02-10 주식회사 하이닉스반도체 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834401B1 (ko) * 2007-01-08 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100911197B1 (ko) * 2007-12-27 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100911201B1 (ko) 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
KR100925389B1 (ko) * 2008-04-10 2009-11-09 주식회사 하이닉스반도체 반도체 집적회로의 데이터 출력 장치 및 방법
KR20130129784A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 데이터출력회로 및 반도체메모리장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084773A (ja) 1999-09-16 2001-03-30 Nec Corp 半導体記憶装置
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
JP2002222591A (ja) 2001-01-26 2002-08-09 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2002329393A (ja) 2001-04-27 2002-11-15 Mitsubishi Electric Corp 同期型半導体記憶装置
KR20050108041A (ko) * 2004-05-11 2005-11-16 삼성전자주식회사 데이터 스트로브 신호와 데이터 간의 스큐를 최소화하는메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960004567B1 (ko) * 1994-02-04 1996-04-09 삼성전자주식회사 반도체 메모리 장치의 데이타 출력 버퍼
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
KR100319892B1 (ko) * 1999-06-30 2002-01-10 윤종용 데이터 출력 패스의 데이터 라인 상의 데이터를 래치하는 회로를 구비하는 반도체 메모리 장치 예컨대, 동기식 디램 및 이 반도체 메모리 장치의 데이터 래칭 방법
JP2001060392A (ja) * 1999-08-24 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP4683690B2 (ja) * 1999-11-05 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
JP2001084773A (ja) 1999-09-16 2001-03-30 Nec Corp 半導体記憶装置
JP2002222591A (ja) 2001-01-26 2002-08-09 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2002329393A (ja) 2001-04-27 2002-11-15 Mitsubishi Electric Corp 同期型半導体記憶装置
KR20050108041A (ko) * 2004-05-11 2005-11-16 삼성전자주식회사 데이터 스트로브 신호와 데이터 간의 스큐를 최소화하는메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883140B1 (ko) 2007-11-02 2009-02-10 주식회사 하이닉스반도체 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법

Also Published As

Publication number Publication date
US7057943B2 (en) 2006-06-06
KR20060032428A (ko) 2006-04-17
US20060077725A1 (en) 2006-04-13

Similar Documents

Publication Publication Date Title
KR102306050B1 (ko) 커맨드 신호 경로의 지연을 조절하기 위한 장치 및 방법
KR100303775B1 (ko) 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
US7019555B2 (en) Circuit for performing on-die termination operation in semiconductor memory device and its method
KR100567065B1 (ko) 메모리 장치용 입력 회로
KR100480598B1 (ko) 프리앰블 기능을 갖는 반도체 메모리 장치
US9601170B1 (en) Apparatuses and methods for adjusting a delay of a command signal path
JP2012060660A (ja) Ｄｒａｍの動作周波数を高める遅延固定ループ
US6198674B1 (en) Data strobe signal generator of semiconductor device using toggled pull-up and pull-down signals
US6504790B1 (en) Configurable DDR write-channel phase advance and delay capability
US7230864B2 (en) Circuit for generating data strobe signal of semiconductor memory device
KR100483641B1 (ko) 반도체 집적 회로 및 메모리 시스템
US6288971B1 (en) Apparatus for generating data strobe signal applicable to double data rate SDRAM
KR20170098539A (ko) 데이터 정렬 장치
US7173878B2 (en) Apparatus for driving output signals from DLL circuit
KR100668829B1 (ko) 메모리 장치용 데이타 출력 제어 회로
KR100732761B1 (ko) 반도체 장치
KR100522432B1 (ko) 반도체 기억 소자의 데이터 출력 제어 장치 및 방법
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
US7349290B2 (en) Semiconductor memory device
JP2006277892A (ja) 半導体記憶装置
KR100318434B1 (ko) 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로
US9870813B2 (en) Semiconductor device and semiconductor system including the same
KR20090070128A (ko) 출력 인에이블 신호 생성 회로
KR20080062707A (ko) 데이터 출력회로
KR20050064035A (ko) 파이프 래치 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131231

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee