KR100480598B1 - 프리앰블 기능을 갖는 반도체 메모리 장치 - Google Patents

프리앰블 기능을 갖는 반도체 메모리 장치 Download PDF

Info

Publication number
KR100480598B1
KR100480598B1 KR10-2002-0029110A KR20020029110A KR100480598B1 KR 100480598 B1 KR100480598 B1 KR 100480598B1 KR 20020029110 A KR20020029110 A KR 20020029110A KR 100480598 B1 KR100480598 B1 KR 100480598B1
Authority
KR
South Korea
Prior art keywords
signal
memory device
semiconductor memory
output
preamble
Prior art date
Application number
KR10-2002-0029110A
Other languages
English (en)
Other versions
KR20030091233A (ko
Inventor
강경우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0029110A priority Critical patent/KR100480598B1/ko
Priority to US10/329,826 priority patent/US6791888B2/en
Priority to TW092106639A priority patent/TW588359B/zh
Priority to JP2003106672A priority patent/JP2003346480A/ja
Publication of KR20030091233A publication Critical patent/KR20030091233A/ko
Application granted granted Critical
Publication of KR100480598B1 publication Critical patent/KR100480598B1/ko
Priority to JP2008133667A priority patent/JP4907601B2/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization

Abstract

본 발명은 프리앰블 기능을 갖는 반도체 메모리 장치에 관한 것으로서, 특히 동작 주파수가 높고 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 발생하는 데이터 제어부; 상기 데이터신호에 응답하여 출력 데이터 스트로브 신호를 발생하는 출력 드라이버; 상기 반도체 메모리 장치에 입력되는 독출 명령에 응답하여 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및 상기 프리앰블 제어신호가 액티브될 때 상기 출력 드라이버의 출력단을 하이임피던스 상태에서 논리 로우로 천이시켜서 상기 출력 데이터 스트로브 신호를 프리앰블시키는 프리앰블부를 구비함으로써 반도체 메모리 장치의 출력데이터는 프리앰블 구간을 충분히 확보할 수 있다.

Description

프리앰블 기능을 갖는 반도체 메모리 장치{Semiconductor memory device with pre-amble function}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 프리앰블 기능을 갖는 반도체 메모리 장치에 관한 것이다.
프리앰블 기능을 갖는 반도체 메모리 장치, 예컨대 DDR SDRAM(Dual Data Rate Synchronous Dynamic Random Access Memory)에서 출력되는 데이터는 프리앰블 구간이 끝난 시점에서 출력되기 시작한다.
도 1은 종래의 프리앰블 기능을 갖는 반도체 메모리 장치의 타이밍도이다. 도 1을 참조하면, 독출 명령(READ)이 외부클럭 신호(ECLK)에 동기되어 반도체 메모리 장치(미도시)로 입력되면 래이턴시 제어신호(Latencyds)가 내부클럭 신호(DLL CLK)에 동기되어 액티브(active)된다. 래이턴시 제어신호(Latencyds)가 액티브될 때 반도체 메모리 장치의 출력 데이터 스트로브 신호(DQS)가 하이 임피던스(High Impedance) 상태에서 논리 로우(logic low)로 천이되며, 그로 인하여 출력데이터(DQ)는 프리앰블(preamble)(tp)된다. 프리앰블 구간(tp)은 내부클럭 신호(DLL CLK)의 1사이클동안 계속된다. 그러다가 래이턴시 신호(Latency)가 액티브되면 출력 데이터 스트로브 신호(DQS)가 액티브되어 반도체 메모리 장치의 외부로 출력된다.
이와 같이 종래기술에 따르면 프리앰블 구간(tp)이 내부클럭 신호(DLL CLK)의 1사이클동안만 발생되기 때문에 반도체 메모리 장치의 동작주파수가 낮을 때는 프리앰블 구간(tp)을 확보하는데 문제가 없다. 하지만, 반도체 메모리 장치의 동작주파수가 높아지면, 예컨대 300[MHz] 이상이면 내부클럭 신호(DLL CLK)의 듀티사이클이 매우 짧아지게 되므로 프리앰블 구간(tp)의 시작 시점이 지연되거나 프리앰블 구간(tp)이 아예 없어져버릴 수가 있다. 그렇게 되면 반도체 메모리 장치의 출력데이터는 안전하게 출력될 수가 없다.
이와 같이, 반도체 메모리 장치의 동작주파수가 높아질수록 프리앰블 구간(tp)의 확보가 어려워지는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 프리앰블 구간을 충분히 확보하는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은,
동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서, 출력 데이터 스트로브 신호를 발생하여 상기 반도체 메모리 장치의 외부로 출력하는 출력 드라이버; 및 상기 반도체 메모리 장치에 입력되는 독출 명령의 활성화에 동기되어 상기 출력 드라이버의 출력단을 하이임피던스 상태에서 논리 로우로 천이시킴으로써 상기 출력 데이터 스트로브 신호를 프리앰블시키는 프리앰블부를 구비하는 프리앰블 기능을 갖는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 발생하는 데이터 제어부; 상기 데이터신호에 응답하여 출력 데이터 스트로브 신호를 발생하는 출력 드라이버; 상기 반도체 메모리 장치에 입력되는 독출 명령에 응답하여 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및 상기 프리앰블 제어신호가 액티브될 때 상기 출력 드라이버의 출력단을 하이임피던스 상태에서 논리 로우로 천이시켜서 상기 출력 데이터 스트로브 신호를 프리앰블시키는 프리앰블부를 구비하는 프리앰블 기능을 갖는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 내부에서 발생된 데이터 신호와 제어신호에 응답하여 출력 데이터 스트로브 신호를 발생하며, 상기 데이터 신호가 논리 로우일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 하이 신호로써 출력하는 풀업부와, 상기 제어신호가 논리 하이일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 로우 신호로써 출력하는 풀다운부를 구비하는 출력 드라이버; 및 상기 반도체 메모리 장치에 입력되는 독출 명령에 응답하여 발생된 프리앰블 제어신호와 상기 데이터 신호 중 적어도 하나가 논리 하이일 때 상기 제어신호를 논리 하이로써 출력하여 상기 풀다운부로 전달하는 논리부를 구비하고, 상기 출력 드라이버의 출력은 대기시에는 하이 임피던스 상태로 유지되고, 상기 프리앰블 제어신호가 액티브될 때 상기 풀다운부가 활성화되어 상기 출력 드라이버의 출력은 상기 하이임피던스 상태에서 논리 로우로 천이되며, 그로 인해 상기 반도체 메모리 장치의 출력 데이터 스트로브 신호가 프리앰블되는 것을 프리앰블 기능을 갖는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 출력하는 데이터 제어부; 출력 데이터 스트로브 신호를 발생하며, 상기 데이터 제어부로부터 출력되는 데이터 신호가 논리 로우일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 하이로써 출력하는 풀업부와, 입력되는 제어신호가 논리 하이일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 로우로써 출력하는 풀다운부를 구비하는 출력 드라이버; 상기 반도체 메모리 장치로 입력되는 독출 명령에 응답하여 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및 상기 프리앰블 제어신호와 상기 데이터신호 중 적어도 하나가 논리 하이일 때 논리 하이를 출력하여 상기 풀다운부에 인가하며, 상기 프리앰블 제어신호가 액티브될 때 상기 출력 데이터 스트로브 신호를 논리 로우로써 천이시켜서 상기 출력 데이터 스트로브 신호를 프리앰블시키는 논리부를 구비하는 프리앰블 기능을 갖는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높은 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 외부로 데이터 스트로브 신호를 출력하는 출력 드라이버; 및 상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고, 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기된 제어신호가 상기 데이터 스트로브 신호를 하이임피던스 상태에서 논리 로우로 천이시키는 프리앰블부를 구비하는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높은 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 발생하는 데이터 제어부; 상기 데이터신호에 응답하여 데이터 스트로브 신호를 출력하는 출력 드라이버; 상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고, 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기되어 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및 상기 프리앰블 제어신호가 액티브될 때 상기 데이터 스트로브 신호를 하이임피던스 상태에서 논리 로우로 천이시키는 프리앰블부를 구비하는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높은 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 내부에서 발생된 데이터 신호와 제어신호에 응답하여 데이터 스트로브 신호를 발생하며, 상기 데이터 신호가 논리 로우일 때 활성화되어 상기 데이터 스트로브 신호를 논리 하이 신호로써 출력하는 풀업부와, 상기 제어신호가 논리 하이일 때 활성화되어 상기 데이터 스트로브 신호를 논리 로우 신호로써 출력하는 풀다운부를 구비하는 출력 드라이버; 및 상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기되어 발생된 프리앰블 제어신호 및 상기 데이터 신호 중 적어도 하나가 논리 하이일 때 상기 제어신호를 논리 하이로써 출력하여 상기 풀다운부로 전달하는 논리부를 구비하고, 상기 출력 드라이버의 출력은 대기시에는 하이 임피던스 상태로 유지되고, 상기 프리앰블 제어신호가 액티브될 때 상기 풀다운부가 활성화되어 상기 출력 드라이버의 출력은 상기 하이임피던스 상태에서 논리 로우로 천이되며, 그로 인해 상기 반도체 메모리 장치의 데이터 스트로브 신호가 프리앰블되는 반도체 메모리 장치를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 출력하는 데이터 제어부; 데이터 스트로브 신호를 발생하며, 상기 데이터 제어부로부터 출력되는 데이터 신호가 논리 로우일 때 활성화되어 상기 데이터 스트로브 신호를 논리 하이로써 출력하는 풀업부와, 입력되는 제어신호가 논리 하이일 때 활성화되어 상기 데이터 스트로브 신호를 논리 로우로써 출력하는 풀다운부를 구비하는 출력 드라이버; 상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기되어 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및 상기 프리앰블 제어신호와 상기 데이터신호 중 적어도 하나가 논리 하이일 때 논리 하이를 출력하여 상기 풀다운부에 인가하며, 상기 프리앰블 제어신호가 액티브될 때 상기 데이터 스트로브 신호를 논리 로우로써 천이시켜서 상기 데이터 스트로브 신호를 프리앰블시키는 논리부를 구비하는 반도체 메모리 장치를 제공한다.
상기 본 발명에 의하여 반도체 메모리 장치의 출력 데이터 스트로브 신호의 프리앰블 구간은 충분히 확보된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 프리앰블 기능을 갖는 반도체 메모리 장치의 블록도이다. 도 2를 참조하면, 프리앰블 기능을 갖는 반도체 메모리 장치(201)는 래이턴시 제어부(211), 데이터 제어부(221), 출력 드라이버(231), 프리앰블 제어부(241) 및 프리앰블부(251)를 구비한다.
래이턴시 제어부(211)는 내부클럭 신호(DLL CLK), 카스래이턴시(CAS Latency) 정보신호(CLINF) 및 독출 명령(READ)을 입력하고, 래이턴시 신호(LAT)를 발생한다. 독출 명령(READ)은 외부클럭 신호(ECLK)에 동기되어 래이턴시 제어부(211)로 입력되고, 카스래이턴시 정보신호(CLINF)는 내부클럭 신호(DLL CLK)에 동기되어 래이턴시 제어부(211)로 입력된다. 카스래이턴시 정보신호(CLINF)는 CL2(CAS Latency 2), CL3, CL4 등과 같은 반도체 메모리 장치(201)의 래이턴시 길이를 설정한다.
데이터 제어부(221)는 래이턴시 신호(LAT)와 반도체 메모리 장치(201)의 메모리 셀들(미도시)에서 출력된 내부데이터(Dout)를 입력한다. 데이터 제어부(221)는 내부데이터(Dout)가 입력된 상태에서 래이턴시 신호(LAT)가 액티브되면 출력제어 신호(D1)를 발생한다. 출력제어 신호(D1)는 외부클럭 신호(ECLK)와 유사한 클럭신호로 구성된다. 데이터 제어부(221)는 멀티플렉서로 구성할 수 있다.
출력 드라이버(231)는 데이터 제어부(221)로부터 출력되는 출력제어 신호(D1)를 버퍼링(buffering)하여 반도체 메모리 장치(201)의 외부로 출력한다. 출력 드라이버(231)는 출력제어 신호(D1)를 반전하여 반도체 메모리 장치(201)의 출력 데이터 스트로브 신호(DQS)로써 출력한다. 출력 드라이버(231)는 출력제어 신호(D1)가 인액티브(inactive)이면 출력 데이터 스트로브 신호(DQS)를 하이 임피던스 상태로 유지한다.
프리앰블 제어부(241)는 독출 명령(READ)에 응답하여 프리앰블 제어신호(P1)를 출력한다. 즉, 프리앰블 제어부(241)는 독출 명령(READ)이 액티브되면 프리앰블 제어신호(P1)를 액티브시킨다. 다시 말하면, 반도체 메모리 장치(201)에 인가되는 외부 클럭신호(ECLK)의 클럭에 동기되어 독출 명령(READ)이 입력되고, 독출 명령(READ)이 입력되는 외부 클럭신호(ECLK)의 클럭에 동기되어 제어신호(P1)가 프리앰블 제어부(241)로부터 발생된다.
프리앰블부(251)는 프리앰블 제어신호(P1)가 액티브되면 활성화되어 출력 데이터 스트로브 신호(DQS)를 하이 임피던스 상태에서 논리 로우로 천이시킴으로써 출력 데이터 스트로브 신호(DQS)가 프리앰블된다. 반도체 메모리 장치(201)의 출력데이터(DQ)는 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간(도 6의 tp)이 끝난 시점에 반도체 메모리 장치(201)의 외부로 출력된다.
본 발명의 제1 실시예에 따르면, 반도체 메모리 장치(201)에 입력되는 독출 명령(READ)의 활성화에 동기되어 출력 드라이버(231)의 출력단이 하이임피던스 상태에서 논리 로우로 천이됨으로써 출력 데이터 스트로브 신호(DQS)가 프리앰블된다. 즉, 반도체 메모리 장치(201)에 인가되는 외부 클럭신호(ECLK)의 클럭에 동기되어 독출 명령(READ)이 입력되고, 독출 명령(READ)이 입력되는 외부 클럭신호(ECLK)의 클럭에 동기되는 제어신호(P1)가 출력 데이터 스트로브 신호(DQS)를 하이임피던스 상태에서 논리 로우로 천이시킴으로써 출력 데이터 스트로브 신호(DQS)는 프리앰블된다.
이와 같이, 래이턴시 신호(LAT)가 액티브되기 전에 출력 데이터 스트로브 신호(DQS)가 프리앰블되기 때문에 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간은 충분히 확보된다. 따라서, 반도체 메모리 장치(201)의 출력데이터(DQ)는 안전하게 출력된다.
도 3은 도 2에 도시된 출력 드라이버(231)의 회로도이다. 도 3을 참조하면, 출력 드라이버(231)는 풀업부(311)와 풀다운부(321)를 구비한다.
풀업부(311)는 출력제어 신호(D1)가 논리 로우(logic low)인 경우에 활성화되어 출력 데이터 스트로브 신호(DQS)를 논리 하이(logic high)로써 출력하며, 출력제어 신호(D1)가 논리 하이인 경우에는 비활성화되어 출력 데이터 스트로브 신호(DQS)에 아무런 영향을 주지 않는다. 풀업부(311)는 출력제어 신호(D1)가 게이트로 입력되는 PMOS 트랜지스터를 구비한다.
풀다운부(321)는 출력제어 신호(D1)가 논리 하이일 경우에 활성화되어 출력 데이터 스트로브 신호(DQS)를 논리 로우로써 출력하며, 출력제어 신호(D1)가 논리 로우일 경우에는 비활성화되어 출력 데이터 스트로브 신호(DQS)에 아무런 영향을 주지 않는다. 풀다운부(321)는 출력제어 신호(D1)가 게이트로 입력되는 NMOS 트랜지스터를 구비한다.
도 4는 도 2에 도시된 프리앰블부(251)의 회로도이다. 도 4를 참조하면, 프리앰블부(251)는 프리앰블 제어신호(P1)가 게이트로 입력되는 풀다운 트랜지스터 예컨대, NMOS 트랜지스터를 구비한다. 프리앰블부(251)는 프리앰블 제어신호(P1)가 논리 하이이면 활성화되어 출력 데이터 스트로브 신호(DQS)를 논리 로우로 풀다운시키고, 프리앰블 제어신호(P1)가 논리 로우이면 비활성화되어 출력 데이터 스트로브 신호(DQS)에 아무 영향을 주지 않는다.
도 5는 도 2에 도시된 프리앰블 제어부(241)의 회로도이다. 도 5를 참조하면, 프리앰블 제어부(241)는 전송게이트(511), 래치부(521), 지연부(531), 전송게이트 제어부(541), 출력제어부(551) 및 제1 및 제2 리셋부들(561,571)을 구비한다.
전송게이트(511)는 독출 명령(READ)을 받아서 래치부(521)로 전송한다. 전송게이트(511)는 전송게이트 제어부(541)의 출력신호가 논리 로우이면 활성화되어 독출 명령(READ)을 래치부(521)로 전송하고, 전송게이트 제어부(541)의 출력신호가 논리 하이이면 비활성화되어 독출 명령(READ)을 래치부(521)로 전송하지 않는다.
래치부(521)는 전송게이트(511)로부터 받은 독출 명령(READ)을 래치시킨다.
지연부(531)는 래치부(521)로부터 출력되는 신호를 소정시간 지연시킨다. 상기 소정시간은 지연부(531)의 크기에 따라 조정이 가능하며, 경우에 따라서는 지연부(531)는 구비되지 않을 수도 있다.
전송게이트 제어부(541)는 지연부(531)의 출력신호와 외부 제어신호(ACT1)를 입력한다. 전송게이트 제어부(541)는 지연부(531)의 출력신호가 논리 로우이고 외부 제어신호(ACT1)가 논리 하이일 때만 논리 하이를 출력하여 전송게이트(511)를 활성화시킨다.
출력제어부(551)는 지연부(541)의 출력신호와 제2 리셋부(571)의 출력신호가 모두 논리 하이일 때 프리앰블 제어신호(P1)를 논리 하이로써 액티브시킨다.
제1 리셋부(561)는 노아 게이트(563)와 PMOS 트랜지스터(565)를 구비하고, 프리차지 신호(PREC)와 기입 신호(WR) 중 하나가 논리 하이로 액티브되면 전원전압(Vdd)을 출력하여 프리앰블 제어신호(P1)를 논리 로우로써 리셋시킨다.
제2 리셋부(571)는 데이터출력 제어신호(Dout1)가 논리 하이로써 액티브되면 프리앰블 제어신호(P1)를 논리 로우로써 리셋시킨다.
프리앰블 제어부(241)의 전체적인 동작을 설명하기로 한다. 반도체 메모리 장치(201)의 대기시에는 독출 명령(READ)은 논리 하이이므로 프리앰블 제어신호(P1)는 논리 로우로 유지된다. 그러다가 독출 명령(READ)이 논리 로우로 액티브되고, 외부 제어신호(ACT1)가 논리 하이로 액티브되면 전송게이트(511)가 활성화되어 독출 명령(READ)은 래치부(521)로 전송된다. 이 때, 데이터출력 제어신호(Dout1)는 논리 로우이므로 출력제어부(551)는 프리앰블 제어신호(P1)를 논리 하이로써 액티브시킨다. 이 상태에서 프리차지 신호(PREC)와 기입 신호(WR) 중 적어도 하나가 논리 하이로 액티브되면 제1 리셋부(561)의 출력신호가 논리 하이로 되어 프리앰블 제어신호(P1)는 논리 로우로 인액티브된다. 또한, 데이터출력 제어신호(Dout1)가 논리 하이로 액티브되면 제2 리셋부(571)의 출력신호가 논리 로우로 되어 프리앰블 제어신호(P1)는 논리 로우로 리셋된다.
도 6은 도 2에 도시된 프리앰블부(251)에 사이즈가 큰 풀다운 트랜지스터가 구비된 경우의 반도체 메모리 장치(201)의 타이밍도이다. 도 6에 도시된 바와 같이, 프리앰블부(251)에 구비되는 풀다운 트랜지스터의 사이즈가 클 경우, 출력 데이터 스트로브 신호(DQS)는 독출 명령(READ)이 액티브되자마자 하이 임피던스 상태에서 논리 로우로 즉시 천이된다. 이와 같이, 반도체 메모리 장치(201)로부터 출력되는 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간(tp)이 충분히 확보됨으로써 반도체 메모리 장치(201)의 동작주파수가 아무리 높아지더라도 출력데이터(DQ)는 오동작없이 안전하게 출력될 수가 있다.
도 7은 도 2에 도시된 프리앰블부(251)에 사이즈가 작은 풀다운 트랜지스터가 구비된 경우의 반도체 메모리 장치(201)의 타이밍도이다. 도 7에 도시된 바와 같이, 프리앰블부(251)에 구비되는 풀다운 트랜지스터의 사이즈가 작을 경우는, 출력 데이터 스트로브 신호(DQS)는 독출 명령(READ)이 액티브되자마자 하이 임피던스 상태에서 논리 로우로 서서히 천이된다. 이 때에는 반도체 메모리 장치(201)로부터 출력되는 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간(tp)은 도 2에 도시된 회로에 비해서는 짧지만 그럴지라도 프리앰블 구간(tp)은 확실하게 확보되기 때문에 반도체 메모리 장치(201)의 동작주파수의 고저에 관계없이 출력데이터(DQ)는 오동작없이 안전하게 출력될 수가 있다.
도 8은 본 발명의 제2 실시예에 따른 프리앰블 기능을 갖는 반도체 메모리 장치(801)의 블록도이다. 도 8을 참조하면, 반도체 메모리 장치(801)는 래이턴시 제어부(811), 데이터 제어부(821), 출력 드라이버(831), 프리앰블 제어부(841) 및 논리부(851)를 구비한다.
래이턴시 제어부(811)는 내부클럭 신호(DLL CLK), 카스래이턴시(CAS Latency) 정보신호(CLINF) 및 독출 명령(READ)을 입력하고, 래이턴시 신호(LAT)를 발생한다. 독출 명령(READ)은 외부클럭 신호(ECLK)에 동기되어 래이턴시 제어부(811)로 입력되고, 카스래이턴시 정보신호(CLINF)는 내부클럭 신호(DLL CLK)에 동기되어 래이턴시 제어부(811)로 입력된다. 카스래이턴시 정보신호(CLINF)는 CL2, CL3, CL4 등과 같은 반도체 메모리 장치(801)의 래이턴시 길이를 설정한다.
데이터 제어부(821)는 래이턴시 신호(LAT)와 반도체 메모리 장치(801)의 메모리 셀들(미도시)에서 출력된 데이터(Dout)를 입력하고, 출력제어 신호(D1)를 발생한다. 데이터 제어부(821)는 내부 데이터(Dout)가 입력된 상태에서 래이턴시 신호(LAT)가 액티브되면 출력제어 신호(D1)를 액티브시킨다. 출력제어 신호(D1)는 외부클럭 신호(ECLK)과 같은 클럭신호로써 구성된다. 데이터 제어부(821)는 멀티플렉서로 구성할 수 있다.
프리앰블 제어부(841)는 독출 명령(READ)에 응답하여 프리앰블 제어신호(P1)를 발생한다. 즉, 프리앰블 제어부(841)는 독출 명령(READ)이 액티브되면 프리앰블 제어신호(P1)를 액티브시킨다. 다시 말하면, 반도체 메모리 장치(801)에 인가되는 외부 클럭신호(ECLK)의 클럭에 동기되어 독출 명령(READ)이 입력되고, 독출 명령(READ)이 입력되는 외부 클럭신호(ECLK)의 클럭에 동기되어 제어신호(P1)가 프리앰블 제어부(841)로부터 발생된다.
논리부(851)는 프리앰블 제어신호(P1)와 출력제어 신호(D1)를 입력한다. 논리부(851)는 프리앰블 제어신호(P1)가 액티브될 때 출력 데이터 스트로브 신호(DQS)를 하이임피던스 상태에서 논리 로우로 천이시킴으로써 반도체 메모리 장치(801)로부터 출력되는 출력 데이터 스트로브 신호(DQS)가 프리앰블된다. 반도체 메모리 장치(801)의 출력데이터(DQ)는 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간(도 11의 tp)이 끝난 시점에 반도체 메모리 장치(801)의 외부로 출력된다. 논리부(851)는 프리앰블 제어신호(P1)가 논리 로우인 상태에서 데이터 제어부(821)의 출력신호를 출력한다.
출력 드라이버(831)는 데이터 제어부(821)로부터 출력되는 출력제어 신호(D1)를 버퍼링(buffering)하여 반도체 메모리 장치(801)의 외부로 출력한다. 출력 드라이버(831)는 출력제어 신호(D1)를 반전하여 반도체 메모리 장치(801)의 출력 데이터 스트로브 신호(DQS)로써 출력한다. 출력 드라이버(831)는 출력제어 신호(D1)가 인액티브이면 출력 데이터 스트로브 신호(DQS)를 하이 임피던스 상태로 유지한다.
본 발명의 제2 실시예에 따르면, 독출 명령(READ)이 액티브되자마자 반도체 메모리 장치(801)의 출력 데이터 스트로브 신호(DQS)는 프리앰블된다. 즉, 래이턴시 신호(LAT)가 액티브되기 전에 반도체 메모리 장치(801)의 출력 데이터 스트로브 신호(DQS)가 프리앰블되기 때문에 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간이 충분히 확보된다. 따라서, 출력 데이터(DQ)는 반도체 메모리 장치(801)의 동작주파수가 높아지더라도 안전하게 출력된다.
도 9는 도 8에 도시된 출력 드라이버(831)의 회로도이다. 도 9를 참조하면, 출력 드라이버(831)는 풀업부(911)와 풀다운부(921)를 구비한다.
풀업부(911)는 출력제어 신호(D1)가 논리 로우일 경우에 활성화되어 출력 데이터 스트로브 신호(DQS)를 논리 하이로써 출력하며, 출력제어 신호(D1)가 논리 하이일 경우에는 비활성화되어 출력 데이터 스트로브 신호(DQS)에 아무런 영향을 주지 않는다. 풀업부(911)는 출력제어 신호(D1)가 게이트로 입력되는 PMOS 트랜지스터를 구비한다.
풀다운부(921)는 논리부(851)의 출력신호(P2)가 논리 하이일 경우에 활성화되어 출력 데이터 스트로브 신호(DQS)를 논리 로우로써 출력하며, 논리부(851)의 출력신호(P2)가 논리 로우일 경우에는 비활성화되어 출력 데이터 스트로브 신호(DQS)에 아무런 영향을 주지 않는다. 풀다운부(921)는 논리부(851)의 출력신호(P2)가 게이트로 입력되는 NMOS 트랜지스터를 구비한다.
도 10은 도 8에 도시된 논리부(851)의 회로도이다. 도 10을 참조하면, 논리부(851)는 출력제어 신호(D1)와 프리앰블 제어신호(P1)를 입력하는 노아게이트(1011) 및 노아게이트(1011)의 출력을 반전시키는 인버터(1021)를 구비한다. 논리부(851)는 출력제어 신호(D1)와 프리앰블 제어신호(P1) 중 적어도 하나가 논리 하이이면 출력신호(P2)를 논리 하이로써 출력하고, 둘 다 논리 로우이면 출력신호(P2)를 논리 하이로써 출력한다.
도 11은 도 8에 도시된 반도체 메모리 장치(801)의 타이밍도이다. 도 11에 도시된 바와 같이, 출력 데이터 스트로브 신호(DQS)는 독출 명령(READ)이 액티브되자마자 하이 임피던스 상태에서 논리 로우로 즉시 천이된다. 이와 같이, 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간(tp)이 충분히 확보됨으로써 반도체 메모리 장치(801)의 동작주파수가 아무리 높아지더라도 출력데이터(DQ)는 오동작없이 안전하게 출력될 수가 있다.
프리앰블 제어부(841)는 도 5에 도시된 프리앰블 제어부(241)와 그 구조 및 동작이 동일하므로 중복 설명은 생략한다.
본 발명의 반도체 메모리 장치(201,801)는 프리앰블 기능을 갖는 모든 종류의 반도체 장치를 포함한다.
본 발명에 사용된 특정한 용어들은 본 발명을 설명하기 위하여 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 반도체 메모리 장치(201,801)에서 출력되는 출력 데이터 스트로브 신호(DQS)의 프리앰블 구간(tp)이 충분히 확보된다. 따라서, 반도체 메모리 장치(201,801)의 동작주파수가 높아지더라도 출력데이터(DQ)는 그에 관계없이 안전하게 출력될 수가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 프리앰블 기능을 갖는 반도체 메모리 장치의 타이밍도이다.
도 2는 본 발명의 제1 실시예에 따른 프리앰블 기능을 갖는 반도체 메모리 장치의 블록도이다.
도 3은 도 2에 도시된 출력 드라이버의 회로도이다.
도 4는 도 2에 도시된 프리앰블부의 회로도이다.
도 5는 도 2에 도시된 프리앰블 제어부의 회로도이다.
도 6은 도 2에 도시된 프리앰블부에 사이즈가 큰 풀다운 트랜지스터가 구비된 경우의 반도체 메모리 장치의 타이밍도이다.
도 7은 도 2에 도시된 프리앰블부에 사이즈가 작은 풀다운 트랜지스터가 구비된 경우의 반도체 메모리 장치의 타이밍도이다.
도 8은 본 발명의 제2 실시예에 따른 프리앰블 기능을 갖는 반도체 메모리 장치의 블록도이다.
도 9는 도 8에 도시된 출력 드라이버의 회로도이다.
도 10은 도 8에 도시된 논리부의 회로도이다.
도 11은 도 8에 도시된 반도체 메모리 장치의 타이밍도이다.

Claims (26)

  1. 동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서,
    출력 데이터 스트로브 신호를 발생하여 상기 반도체 메모리 장치의 외부로 출력하는 출력 드라이버; 및
    상기 반도체 메모리 장치에 입력되는 독출 명령의 활성화에 동기되어 상기 출력 드라이버의 출력단을 하이임피던스 상태에서 논리 로우로 천이시킴으로써 상기 출력 데이터 스트로브 신호를 프리앰블시키는 프리앰블부를 구비하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  2. 동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 발생하는 데이터 제어부;
    상기 데이터신호에 응답하여 출력 데이터 스트로브 신호를 발생하는 출력 드라이버;
    상기 반도체 메모리 장치에 입력되는 독출 명령에 응답하여 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및
    상기 프리앰블 제어신호가 액티브될 때 상기 출력 드라이버의 출력단을 하이임피던스 상태에서 논리 로우로 천이시켜서 상기 출력 데이터 스트로브 신호를 프리앰블시키는 프리앰블부를 구비하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 데이터 제어부는 멀티플렉서로 구성하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 반도체 메모리 장치의 내부클럭 신호에 동기되어 상기 독출 명령을 입력하고 상기 래이턴시 신호를 발생하는 래이턴시 제어부를 더 구비하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 프리앰블부는 상기 프리앰블 제어신호가 액티브될 때 상기 출력 드라이버의 출력을 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 풀다운 트랜지스터의 사이즈가 클 경우에는 상기 출력 데이터 스트로브 신호가 논리 로우로 즉시 천이되어 상기 출력 데이터 스트로브 신호의 프리앰블 구간이 길어지고, 상기 풀다운 트랜지스터의 사이즈가 작을 경우에는 상기 출력 데이터 스트로브 신호가 논리 로우로 서서히 천이되어 상기 출력 데이터 스트로브 신호의 프리앰블 구간이 짧아지는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  7. 동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 내부에서 발생된 데이터 신호와 제어신호에 응답하여 출력 데이터 스트로브 신호를 발생하며, 상기 데이터 신호가 논리 로우일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 하이 신호로써 출력하는 풀업부와, 상기 제어신호가 논리 하이일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 로우 신호로써 출력하는 풀다운부를 구비하는 출력 드라이버; 및
    상기 반도체 메모리 장치에 입력되는 독출 명령에 응답하여 발생된 프리앰블 제어신호와 상기 데이터 신호 중 적어도 하나가 논리 하이일 때 상기 제어신호를 논리 하이로써 출력하여 상기 풀다운부로 전달하는 논리부를 구비하고,
    상기 출력 드라이버의 출력은 대기시에는 하이 임피던스 상태로 유지되고, 상기 프리앰블 제어신호가 액티브될 때 상기 풀다운부가 활성화되어 상기 출력 드라이버의 출력은 상기 하이임피던스 상태에서 논리 로우로 천이되며, 그로 인해 상기 반도체 메모리 장치의 출력 데이터 스트로브 신호가 프리앰블되는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 풀업부로 입력되는 데이터신호는 상기 독출 명령에 응답하여 발생된 래이턴시 신호가 액티브될 때 상기 풀업부로 입력되는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  9. 동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 출력하는 데이터 제어부;
    출력 데이터 스트로브 신호를 발생하며, 상기 데이터 제어부로부터 출력되는 데이터 신호가 논리 로우일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 하이로써 출력하는 풀업부와, 입력되는 제어신호가 논리 하이일 때 활성화되어 상기 출력 데이터 스트로브 신호를 논리 로우로써 출력하는 풀다운부를 구비하는 출력 드라이버;
    상기 반도체 메모리 장치로 입력되는 독출 명령에 응답하여 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및
    상기 프리앰블 제어신호와 상기 데이터신호 중 적어도 하나가 논리 하이일 때 논리 하이를 출력하여 상기 풀다운부에 인가하며, 상기 프리앰블 제어신호가 액티브될 때 상기 출력 데이터 스트로브 신호를 논리 로우로써 천이시켜서 상기 출력 데이터 스트로브 신호를 프리앰블시키는 논리부를 구비하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 출력 드라이버는 대기시에는 하이 임피던스 상태로 유지되는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  11. 제9 항에 있어서, 상기 데이터 제어부는 멀티플렉서로 구성하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  12. 제9 항에 있어서, 상기 반도체 메모리 장치의 내부클럭 신호에 동기되어 상기 독출 명령을 입력하고, 상기 래이턴시 신호를 발생하는 래이턴시 제어부를 더 구비하는 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  13. 제9 항에 있어서, 상기 논리부는 논리합 회로인 것을 특징으로 하는 프리앰블 기능을 갖는 반도체 메모리 장치.
  14. 동작 주파수가 높은 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 외부로 데이터 스트로브 신호를 출력하는 출력 드라이버; 및
    상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고, 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기된 제어신호가 상기 데이터 스트로브 신호를 하이임피던스 상태에서 논리 로우로 천이시키는 프리앰블부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 동작 주파수가 높은 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 발생하는 데이터 제어부;
    상기 데이터신호에 응답하여 데이터 스트로브 신호를 출력하는 출력 드라이버;
    상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고, 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기되어 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및
    상기 프리앰블 제어신호가 액티브될 때 상기 데이터 스트로브 신호를 하이임피던스 상태에서 논리 로우로 천이시키는 프리앰블부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 데이터 제어부는 멀티플렉서로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15 항에 있어서, 상기 반도체 메모리 장치의 내부클럭 신호에 동기되어 상기 독출 명령을 입력하고 상기 래이턴시 신호를 발생하는 래이턴시 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제15 항에 있어서, 상기 프리앰블부는 상기 프리앰블 제어신호가 액티브될 때 상기 출력 드라이버의 출력을 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 풀다운 트랜지스터의 사이즈가 클 경우에는 상기 데이터 스트로브 신호가 논리 로우로 즉시 천이되어 상기 데이터 스트로브 신호의 프리앰블 구간이 길어지고, 상기 풀다운 트랜지스터의 사이즈가 작을 경우에는 상기 데이터 스트로브 신호가 논리 로우로 서서히 천이되어 상기 데이터 스트로브 신호의 프리앰블 구간이 짧아지는 것을 특징으로 하는 반도체 메모리 장치.
  20. 동작 주파수가 높은 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 내부에서 발생된 데이터 신호와 제어신호에 응답하여 데이터 스트로브 신호를 발생하며, 상기 데이터 신호가 논리 로우일 때 활성화되어 상기 데이터 스트로브 신호를 논리 하이 신호로써 출력하는 풀업부와, 상기 제어신호가 논리 하이일 때 활성화되어 상기 데이터 스트로브 신호를 논리 로우 신호로써 출력하는 풀다운부를 구비하는 출력 드라이버; 및
    상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기되어 발생된 프리앰블 제어신호 및 상기 데이터 신호 중 적어도 하나가 논리 하이일 때 상기 제어신호를 논리 하이로써 출력하여 상기 풀다운부로 전달하는 논리부를 구비하고,
    상기 출력 드라이버의 출력은 대기시에는 하이 임피던스 상태로 유지되고, 상기 프리앰블 제어신호가 액티브될 때 상기 풀다운부가 활성화되어 상기 출력 드라이버의 출력은 상기 하이임피던스 상태에서 논리 로우로 천이되며, 그로 인해 상기 반도체 메모리 장치의 데이터 스트로브 신호가 프리앰블되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20 항에 있어서, 상기 풀업부로 입력되는 데이터신호는 상기 독출 명령에 응답하여 발생된 래이턴시 신호가 액티브될 때 상기 풀업부로 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 동작 주파수가 높고, 프리앰블 기능을 갖는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 래이턴시를 설정하는 래이턴시 신호가 액티브될 때 상기 반도체 메모리 장치의 내부에서 발생된 데이터에 응답하여 데이터신호를 출력하는 데이터 제어부;
    데이터 스트로브 신호를 발생하며, 상기 데이터 제어부로부터 출력되는 데이터 신호가 논리 로우일 때 활성화되어 상기 데이터 스트로브 신호를 논리 하이로써 출력하는 풀업부와, 입력되는 제어신호가 논리 하이일 때 활성화되어 상기 데이터 스트로브 신호를 논리 로우로써 출력하는 풀다운부를 구비하는 출력 드라이버;
    상기 반도체 메모리 장치에 인가되는 외부 클럭신호의 클럭에 동기되어 독출 명령이 입력되고 상기 독출 명령이 입력되는 외부 클럭신호의 클럭에 동기되어 프리앰블 제어신호를 출력하는 프리앰블 제어부; 및
    상기 프리앰블 제어신호와 상기 데이터신호 중 적어도 하나가 논리 하이일 때 논리 하이를 출력하여 상기 풀다운부에 인가하며, 상기 프리앰블 제어신호가 액티브될 때 상기 데이터 스트로브 신호를 논리 로우로써 천이시켜서 상기 데이터 스트로브 신호를 프리앰블시키는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22 항에 있어서, 상기 출력 드라이버는 대기시에는 하이 임피던스 상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제22 항에 있어서, 상기 데이터 제어부는 멀티플렉서로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제22 항에 있어서, 상기 반도체 메모리 장치의 내부클럭 신호에 동기되어 상기 독출 명령을 입력하고, 상기 래이턴시 신호를 발생하는 래이턴시 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제22 항에 있어서, 상기 논리부는 논리합 회로인 것을 특징으로 하는 반도체 메모리 장치.
KR10-2002-0029110A 2002-05-25 2002-05-25 프리앰블 기능을 갖는 반도체 메모리 장치 KR100480598B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2002-0029110A KR100480598B1 (ko) 2002-05-25 2002-05-25 프리앰블 기능을 갖는 반도체 메모리 장치
US10/329,826 US6791888B2 (en) 2002-05-25 2002-12-27 Semiconductor memory device having preamble function
TW092106639A TW588359B (en) 2002-05-25 2003-03-25 Semiconductor memory device having preamble function
JP2003106672A JP2003346480A (ja) 2002-05-25 2003-04-10 プリアンブル機能を有する半導体メモリ装置
JP2008133667A JP4907601B2 (ja) 2002-05-25 2008-05-21 プリアンブル機能を有する半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0029110A KR100480598B1 (ko) 2002-05-25 2002-05-25 프리앰블 기능을 갖는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20030091233A KR20030091233A (ko) 2003-12-03
KR100480598B1 true KR100480598B1 (ko) 2005-04-06

Family

ID=29546369

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0029110A KR100480598B1 (ko) 2002-05-25 2002-05-25 프리앰블 기능을 갖는 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US6791888B2 (ko)
JP (2) JP2003346480A (ko)
KR (1) KR100480598B1 (ko)
TW (1) TW588359B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510516B1 (ko) * 2003-01-23 2005-08-26 삼성전자주식회사 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로
KR100626375B1 (ko) 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
US7111185B2 (en) * 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
US7440340B2 (en) 2004-10-19 2008-10-21 Samsung Electronics Co., Ltd. Output buffer of a semiconductor memory device
KR100568546B1 (ko) 2004-10-19 2006-04-07 삼성전자주식회사 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
US7525360B1 (en) * 2006-04-21 2009-04-28 Altera Corporation I/O duty cycle and skew control
KR100805004B1 (ko) 2006-06-15 2008-02-20 주식회사 하이닉스반도체 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치
KR100818709B1 (ko) * 2006-10-19 2008-04-01 주식회사 하이닉스반도체 프리앰블 구간 제어회로
US8045406B2 (en) * 2006-10-31 2011-10-25 Samsung Electronics Co., Ltd. Latency circuit using division method related to CAS latency and semiconductor memory device
KR100800487B1 (ko) 2006-12-21 2008-02-04 삼성전자주식회사 반도체 메모리 장치의 초기 동작 시 데이터 코딩 방법 및그 방법을 이용하는 반도체 메모리 장치
KR100917629B1 (ko) * 2007-12-28 2009-09-17 주식회사 하이닉스반도체 데이터 출력 제어회로
JP5489427B2 (ja) * 2008-06-27 2014-05-14 スパンション エルエルシー メモリ制御装置、メモリシステムおよびメモリ装置の制御方法。
KR100933800B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자의 출력 인에이블 신호 생성회로
KR101040242B1 (ko) 2008-10-13 2011-06-09 주식회사 하이닉스반도체 데이터 스트로브 신호 생성장치 및 이를 이용하는 반도체 메모리 장치
JP2010170597A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置及びそのリードプリアンブル信号の制御方法、並びにデータ伝送システム
KR20110001397A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 전력 소모를 줄일 수 있는 반도체 메모리 장치
JP2011024150A (ja) * 2009-07-21 2011-02-03 Elpida Memory Inc 出力ドライバ、出力ドライバを含むメモリ、メモリコントローラ及びメモリシステム
US8244964B2 (en) * 2009-12-23 2012-08-14 Spansion Llc Read preamble for data capture optimization
KR101095007B1 (ko) 2010-09-30 2011-12-20 주식회사 하이닉스반도체 온 다이 터미네이션 신호 생성회로, 생성 방법 및 이를 이용하는 반도체 장치
US8422319B2 (en) * 2011-05-30 2013-04-16 Lsi Corporation System and method for gate training in a memory system
TW201511001A (zh) 2013-09-09 2015-03-16 Realtek Semiconductor Corp 電子裝置與用於電子裝置的控制方法
KR102284103B1 (ko) * 2014-10-28 2021-08-02 삼성전자주식회사 차동 신호들 간 정전류 흐름 방지용 래치 컨트롤러를 구비한 반도체 장치
JP6699671B2 (ja) * 2016-01-21 2020-05-27 コニカミノルタ株式会社 ガス検出装置、ガス検出方法およびガス検出プログラム
US10726883B2 (en) * 2018-01-31 2020-07-28 Samsung Electronics Co., Ltd. Integrated circuit devices having strobe signal transmitters with enhanced drive characteristics
KR20210045542A (ko) * 2019-10-16 2021-04-27 에스케이하이닉스 주식회사 출력 제어 회로 및 이를 포함하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027381A (ko) * 1998-10-28 2000-05-15 김영환 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
KR20000044622A (ko) * 1998-12-30 2000-07-15 김영환 반도체 장치의 데이터 스트로브 신호 발생기
KR20010004324A (ko) * 1999-06-28 2001-01-15 김영환 반도체메모리소자의 데이터스트로브신호 출력버퍼
US6260106B1 (en) * 1998-09-28 2001-07-10 Texas Instruments Incorporated Synchronous data storage system having re-drive circuits for reduced signal line loading

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215486A (ja) * 1988-07-01 1990-01-19 Mitsubishi Electric Corp 半導体メモリ装置
JPH11213666A (ja) * 1998-01-30 1999-08-06 Mitsubishi Electric Corp 出力回路および同期型半導体記憶装置
KR100296913B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리장치의 데이터스트로브신호 출력버퍼
KR100507855B1 (ko) * 1999-07-14 2005-08-17 주식회사 하이닉스반도체 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
KR100382736B1 (ko) * 2001-03-09 2003-05-09 삼성전자주식회사 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260106B1 (en) * 1998-09-28 2001-07-10 Texas Instruments Incorporated Synchronous data storage system having re-drive circuits for reduced signal line loading
KR20000027381A (ko) * 1998-10-28 2000-05-15 김영환 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치
KR20000044622A (ko) * 1998-12-30 2000-07-15 김영환 반도체 장치의 데이터 스트로브 신호 발생기
KR20010004324A (ko) * 1999-06-28 2001-01-15 김영환 반도체메모리소자의 데이터스트로브신호 출력버퍼

Also Published As

Publication number Publication date
JP2003346480A (ja) 2003-12-05
KR20030091233A (ko) 2003-12-03
JP4907601B2 (ja) 2012-04-04
TW588359B (en) 2004-05-21
US6791888B2 (en) 2004-09-14
TW200307291A (en) 2003-12-01
US20030218916A1 (en) 2003-11-27
JP2008198356A (ja) 2008-08-28

Similar Documents

Publication Publication Date Title
KR100480598B1 (ko) 프리앰블 기능을 갖는 반도체 메모리 장치
US7196966B2 (en) On die termination mode transfer circuit in semiconductor memory device and its method
KR100502664B1 (ko) 온 다이 터미네이션 모드 전환 회로 및 그방법
US8077529B2 (en) Circuit and method for outputting data in semiconductor memory apparatus
US6538956B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
KR100518608B1 (ko) 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치
US5535171A (en) Data output buffer of a semiconducter memory device
US8023339B2 (en) Pipe latch circuit and semiconductor memory device using the same
US6198674B1 (en) Data strobe signal generator of semiconductor device using toggled pull-up and pull-down signals
US6242960B1 (en) Internal clock signal generating circuit employing pulse generator
US6288971B1 (en) Apparatus for generating data strobe signal applicable to double data rate SDRAM
US6504774B2 (en) DDR SDRAM for stable read operation
US6333875B1 (en) Semiconductor circuit with adjustment of double data rate data latch timings
US6256260B1 (en) Synchronous semiconductor memory device having input buffers and latch circuits
KR20040082869A (ko) 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼
US5983314A (en) Output buffer having inherently precise data masking
US6314050B1 (en) Data strobe buffer in SDRAM
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR100585085B1 (ko) 고속 메모리 장치의 데이타 독출 경로에 구비되는 데이타전송 회로
KR100738958B1 (ko) 반도체 메모리 장치의 데이터 출력 프리드라이버
KR100583101B1 (ko) 반도체 메모리 장치의 출력 제어 회로
KR20060027057A (ko) 전송 데이터의 래치 마진을 개선한 반도체 장치
KR20080081430A (ko) 반도체 소자와 그의 구동 방법
KR20080062707A (ko) 데이터 출력회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 16