KR20060027057A - 전송 데이터의 래치 마진을 개선한 반도체 장치 - Google Patents

전송 데이터의 래치 마진을 개선한 반도체 장치 Download PDF

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Abstract

본 발명은 글로벌 입출력 라인을 통해 전송된 데이터 신호를 전달하는 적어도 하나 이상의 전달 게이트와; 상기 전달 게이트로부터 상기 데이터신호를 전달받아 일정시간 래치시키는 적어도 하나 이상의 DQ 블럭과; 상기 전달게이트가 인에이블되어 있는 시간을 감소시키기 위하여, 상기 전달 게이트가 턴-온 상태인 시간이 턴-오프 상태인 시간보다 더 작도록 소정의 스트로브 신호를 상기 전달게이트에 공급하는 스트로브 신호 발생부를 포함하여 구성되는 것을 특징으로 하는 전송 데이터의 래치 마진을 개선한 반도체 장치에 관한 것이다.
스트로브 신호, 반도체 장치

Description

전송 데이터의 래치 마진을 개선한 반도체 장치{Semiconductor Device with Good Latch Margin Characteristic for Transmitted Data}
도 1은 글로벌 입출력 라인을 통해 데이터를 입출력하는 종래 반도체 장치의 구성을 도시한 것이다.
도 2는 종래 반도체 장치에서 글로벌 입출력 라인을 통해 전송되는 데이터 신호와 핀 스트로브 신호의 파형을 도시한 것이다.
도 3은 본 발명에 의한 반도체 장치의 래치마진 개선 개념을 설명하기 위한 파형도이다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것이다.
도 5는 본 발명에 의한 반도체 장치에 사용되는 스트로브 신호발생부의 제 1 실시예를 도시한 것이다.
도 6은 상기 제 1 실시예의 스트로브 신호발생부의 각 부위에서의 신호 파형을 도시한 것이다.
도 7은 본 발명에 의한 반도체 장치에 사용되는 스트로브 신호발생부의 제 2 실시예를 도시한 것이다.
도 8는 상기 제 2 실시예의 스트로브 신호발생부의 각 부위에서의 신호 파형을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 스트로브 신호 발생부 110 : 지연부
120 : 제 1 지연부 130 : 제 2 지연부
본 발명은 전송 데이터의 래치 마진을 개선한 반도체 장치에 관한 것으로, 더욱 구체적으로는 반도체 장치의 데이터를 출력할 때, DQ 블럭 내에 출력데이터를 래치(latch)시키기 위한 타이밍 마진(timing margin)을 개선할 수 있도록 하는 반도체 장치에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터의 구조를 가지는 각각의 셀(cell)에 데이터를 저장하는 휘발성 메모리 소자로서, 디램 셀의 기본적인 기능인 데이터의 입력/출력 동작은 셀 내 트랜지스터의 게이트 입력이 되는 워드라인의 온/오프에 의해서 이루어진다.
데이터의 입출력과 관련된 장치의 내부 구성은 도 1에 도시된 바와 같다. 즉, 도 1에 도시된 바와 같이, 일반적인 디램 메모리 장치에서, 메모리 셀 영역은 다수의 뱅크로 구분되어 구성되어 있다. 그리고, 각 셀에 저장되어 있는 데이터에 대한 리드(read) 동작은 입출력 센스앰프(IO sense amplifier)에 의하여 증폭된 셀 데이터가 글로벌 입출력 라인(Global Input Output line, Global IO line)을 통해 전송된 후, 전달게이트(gate0, gate1,...)를 통해 DQ블럭으로 전달되어 래치됨으로써 이루어진다. 그리고, 외부로부터 입력된 데이터에 대한 메모리 셀로의 라이트(write) 동작은 DQ블럭으로부터 입력된 외부 데이터가 글로벌 입출력 라인을 통해 라이트 드라이버(write driver)에 전달된 후 메모리 셀 내에 저장됨으로써 이루어진다.
여기서, 셀 데이터가 DQ블럭으로 전달되어 래치되는 과정을 좀 더 자세히 살펴 보면 다음과 같다. 각 셀에 저장되어 있던 데이터는 입출력 센스앰프에 의하여 증폭된 후 글로벌 입출력 라인을 통해 DQ블럭 전단부에 설치된 전달게이트(gate0, gate1,...)로 전송된다. 그리고, 전달게이트(gate0, gate1,...)는 소정의 핀 스트로브(pin_strobe)신호에 의해 온-오프 스위칭동작을 수행함으로써 상기 데이터를 DQ블럭으로 전달하게 된다.
이 때, 스트로브(strobe) 신호라 함은 일반적으로 데이터 전송을 위하여 사용되는 제어신호를 말하는 것으로서, 컴퓨터 시스템에서 데이터를 전송하거나 수신하는 동안에 자료 전송의 동기를 맞추기 위하여 사용되는 짧은 펄스 신호를 의미한다. 상기 핀 스트로브(pin_strobe)신호는 이러한 스트로브신호의 일종으로서, 글로벌 입출력 라인을 통해 전송된 데이터를 DQ블럭으로 전송하는 동안 데이터 전송의 동기를 맞추기 위해 사용되는 신호이다.
도 1에서, 상기 전달게이트(gate0, gate1,...)는 상기 핀스트로브(pin_strobe)신호에 응답하여 인에이블 또는 디스에이블됨으로써 상기 셀 데이터를 DQ블럭으로 전달할 수 있다. 즉, 핀스트로브신호(pin_strobe)신호가 로우레벨인 경우에는 상기 전달게이트(gate0, gate1,...)는 턴-온되므로, 상기 셀 데이터는 DQ블럭으로 전달되어 래치될 수 있다. 반면, 핀스트로브신호(pin_strobe)신호가 하이레벨로 천이되면 상기 전달게이트(gate0, gate1,...)는 턴-오프되므로, 상기 셀 데이터는 DQ블럭으로 전달되지 못한다.
그런데, 종래 반도체 장치에서는 고속동작시 데이터 전송의 동기가 맞지 않아 잘못된 데이터가 출력되는 문제점이 있었다. 즉, 반도체 장치가 고속으로 동작되는 경우에는 1 클럭주기마다 천이(transition)되는 데이터의 스큐(skew) 차이와 플라잇 타임(flight time)의 차이가 크기 때문에, 핀스트로브 신호(pin_strobe)신호가 인에이블되어 상기 전달게이트(gate0, gate1,...)가 턴-온되어 있는 기간동안에 셀 데이터가 레벨 천이되는 현상이 발생하였다. 이에 따라 다음 클럭 주기에 가서야 DQ블럭으로 전달되어야 할 잘못된 데이터가 현재의 클럭주기에서 DQ블럭으로 전달되어 래치되는 문제점이 있었다.
도 2는 상기와 같은 문제점을 나타내는 파형도로서, 도시된 바와 같이 종래 반도체 장치에서는, 전달게이트(gate0, gate1,...)가 인에이블되는 구간인 핀스트로브(pin_strobe) 신호가 로우레벨인 구간과, 글로벌 입출력 라인을 통해 전송되어 온 셀 데이터가 하이 또는 로우레벨에서 로우 또는 하이레벨로 천이되는 구간이 겹 치는 현상이 발생하며, 이에 따라 잘못된 데이터가 DQ블럭으로 전달될 수 있다는 것을 보여준다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 셀데이터를 출력할 때, DQ 블럭 내에 출력데이터를 래치(latch)시키기 위한 타이밍 마진(timing margin)을 개선하여 정확한 데이터 리드 동작을 수행할 수 있는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 글로벌 입출력 라인을 통해 전송된 데이터 신호를 전달하는 적어도 하나 이상의 전달 게이트와; 상기 전달 게이트로부터 상기 데이터신호를 전달받아 일정시간 래치시키는 적어도 하나 이상의 DQ 블럭과; 상기 전달게이트가 인에이블되어 있는 시간을 감소시키기 위하여, 상기 전달 게이트가 턴-온 상태인 시간이 턴-오프 상태인 시간보다 더 작도록 소정의 스트로브 신호를 상기 전달게이트에 공급하는 스트로브 신호 발생부를 포함하여 구성되는 것을 특징으로 하는 전송 데이터의 래치 마진을 개선한 반도체 장치를 제공한다.
본 발명에서, 상기 스트로브 신호 발생부는 소정 주기의 초기 스트로브 신호의 반전 신호를 일정 시간 지연시켜 출력하는 지연부와; 상기 초기 스트로브 신호 와 상기 지연부로부터의 신호를 논리연산하여 출력하는 논리부를 포함하여 구성되는 것이 바람직하다. 여기서, 상기 논리부는 부정논리곱 연산을 수행하는 낸드(NAND) 게이트인 것이 바람직하다.
본 발명에서, 상기 스트로브 신호 발생부는 소정 주기의 초기 스트로브 신호를 일정 제 1 시간 지연시켜 출력하는 제 1 지연부와; 상기 초기 스트로브 신호와 상기 제 1 지연부로부터의 신호를 논리연산하여 출력하는 제 1 논리부와; 상기 제 1 논리부로부터의 신호를 일정 제 2 시간 지연시켜 출력하는 제 2 지연부와; 상기 초기 스트로브 신호와 상기 제 2 지연부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 것이 바람직하다.
여기서, 상기 제 1 논리부 또는 제 2 논리부는 부정논리곱 연산을 수행하는 낸드(NAND) 게이트인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 반도체 장치의 래치마진 개선 개념을 설명하기 위한 파형도이다. 반도체 장치에서 리드 동작시 정확한 데이터를 DQ 블럭에 전송하여 래치시키기 위해서는, 글로벌 입출력 라인을 통해 전송되어 온 셀 데이터를 DQ 블럭으로 전달하는 전달게이트가 상기 셀 데이터가 레벨 천이되는 구간에서는 턴-온되 지 않도록 하고 레벨 천이되지 않는 구간에서만 턴-온되도록 하는 것이 필요하다. 특히 고속으로 동작하는 반도체 장치에서는 1 클럭주기마다 천이(transition)되는 데이터의 스큐(skew) 차이와 플라잇 타임(flight time)의 차이가 크기 때문에, 상기와 같은 목적을 달성하기 위하여 본 발명에서는 상기 전달게이트가 턴-온되어 있는 시간이 턴-오프되어 있는 시간보다 작게 하여 데이터 전송마진을 개선하도록 한다. 이를 위해 상기 전달게이트를 인에이블시키는 핀 스트로브 신호(pin_strobe)가 인에이블 되는 구간, 즉 로우레벨인 구간의 폭을 작게 조절하여 상기 전달게이트가 인에이블된 구간에서는 셀 데이터의 레벨천이가 발생하지 않도록 한다.
이러한, 본 발명의 개념적 원리를 실현시키기 위한 본 발명의 구성을 살펴 보면 다음과 같다.
도 4는 본 발명에 의한 일실시예에 따른 반도체 장치의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명한다.
도시된 바와 같이, 본 발명에 의한 일실시예에 따른 반도체 장치는 글로벌 입출력 라인(GIO_0, GIO_1, GIO_2,...)을 통해 전송된 데이터 신호를 전달하는 적어도 하나 이상의 전달 게이트(gateO, gate1, gate2,...)와; 상기 전달 게이트(gateO, gate1, gate2,...)로부터 상기 데이터신호를 전달받아 일정시간 래치시키는 적어도 하나 이상의 DQ 블럭(DQ0, DQ1, DQ2,...)과; 상기 전달게이트(gateO, gate1, gate2,...)가 인에이블되어 있는 시간을 감소시키기 위하여, 상기 전달 게이트(gateO, gate1, gate2,...)가 턴-온 상태인 시간이 턴-오프 상태인 시간보다 더 작도록 소정의 스트로브 신호(pin_strobe)를 상기 전달게이트(gateO, gate1, gate2,...)에 공급하는 스트로브 신호 발생부(100)를 포함하여 구성된다.
도 5에 도시된 바와 같이, 상기 스트로브 신호 발생부(100)의 제 1 실시예는 소정 주기의 초기 스트로브 신호(pre_strobe)의 반전 신호를 일정 시간 지연시켜 출력하는 지연부(110)와; 상기 초기 스트로브 신호(pre_strobe)와 상기 지연부(110)로부터의 신호를 부정논리곱 연산하여 출력하는 낸드게이트(ND1)를 포함하여 구성된다.
본 발명의 셀 데이터 리드 동작을 살펴보면, 우선 각 셀에 저장되어 있던 데이터는 입출력 센스앰프에 의하여 증폭된 후 글로벌 입출력 라인(GIO0, GIO1, GIO2,...)을 통해 DQ블럭 전단부에 설치된 전달게이트(gate0, gate1,...)로 전송된다. 그리고, 전달게이트(gate0, gate1,...)는 핀 스트로브(pin_strobe)신호에 의해 온-오프 스위칭동작을 수행함으로써 상기 데이터를 DQ블럭으로 전달하게 된다.
이하에서는 도 5를 참조하여 본 발명의 제 1 실시예에 따른 스트로브 신호발생부(100)의 핀 스트로브 신호(pin_strobe) 생성 동작을 살펴 본다.
먼저, 소정 주기의 초기 스트로브 신호(pre_strobe)가 낸드게이트(ND1)의 한쪽 입력단자의 노드(A)에 입력됨과 동시에 인버터(INV1)와 지연부(110)을 통해 다른 한쪽 입력단자의 노드(B)에 입력된다.
도 6은 상기 제 1 실시예의 스트로브 신호발생부(100)의 각 부위에서의 신호 파형을 도시한 것이다.
먼저, 인버터(INV1)에 입력된 초기 스트로브 신호(pre_strobe)는 반전된 후 지연부(100)에 입력되어 일정시간(t1) 지연되어 출력된다. 그 결과, 노드(B)의 신호는 도 6의 B와 같아진다.
이어서, 낸드 게이트(ND1)는 노드(A)의 신호인 초기 스트로브 신호(pre_strobe)와 상기 노드(B)의 신호를 입력받아 부정논리곱 연산을 수행하여 출력한다. 부정 논리곱연산에서는 입력되는 두개의 신호가 모두 하이레벨인 경우에 한하여 그 출력값이 로우레벨이 되므로, 도 6에서 출력신호(pin_strobe)는 초기 스트로브 신호(pre_strobe)가 로우레벨에서 하이레벨로 천이되는 시점에서 로우레벨로 천이된 후, 노드(B)의 신호가 하이레벨에서 로우레벨로 천이되는 시점에서 다시 하이레벨로 천이된다.
따라서, 본 제 1 실시예의 스트로브 신호발생부(100)가 공급하는 핀스트로브 신호(pin_strobe)는 상기 시간(t1) 동안만 로우레벨로 되어 본 발명의 전달게이트(gate0, gate1, gate2,...)에 공급된다. 전달게이트는 상기 시간(t1) 동안만 턴-온되어 상기 셀 데이터를 DQ블럭(DQ0, DQ1, DQ2,...)으로 전달한다.
결국, 본 제 1 실시예의 스트로브 신호발생부(100)를 이용하면, 상기 시간(t1)을 적절히 조절하여 셀 데이터 출력에 필요한 짧은 시간동안만 상기 전달게이트가 턴-온되도록 함으로써, 전달게이트(gate0, gate1, gate2,...)가 턴-온되어 있는 동안에 셀 데이터의 레벨이 천이되지 않도록 할 수 있어 정확인 셀 데이터가 출력되도록 할 수 있다.
이어서, 도 7을 참조하여 본 발명의 제 2 실시예에 따른 스트로브 신호발생부(100)의 핀 스트로브 신호(pin_strobe) 생성 동작을 살펴 본다.
먼저, 소정 주기의 초기 스트로브 신호(pre_strobe)가 낸드게이트(ND3)의 한쪽 입력단자의 노드(A)에 입력됨과 동시에 제 1 지연부(120)에 입력된다.
도 6은 상기 제 2 실시예의 스트로브 신호발생부(100)의 각 부위에서의 신호 파형을 도시한 것이다.
먼저, 제 1 지연부(120)에 입력된 초기 스트로브 신호(pre_strobe)는 일정시간(t2) 지연된 후 낸드게이트(ND2)에 입력되며, 제 1 지연부(120)를 통해 노드(B)로 출력된 신호는 도 8의 B와 같다.
이어서, 낸드 게이트(ND2)는 노드(A)의 신호인 초기 스트로브 신호(pre_strobe)와 상기 노드(B)의 신호를 입력받아 부정논리곱 연산을 수행하여 출력한다. 부정 논리곱연산에서는 입력되는 두개의 신호가 모두 하이레벨인 경우에 한하여 그 출력값이 로우레벨이 되므로, 도 8에서 노드(C)로 출력되는 신호는 노드(B)의 신호가 로우레벨에서 하이레벨로 천이되는 시점에서 로우레벨로 천이된 후, 초기 스트로브 신호(pre_strobe)가 하이레벨에서 로우레벨로 천이되는 시점에서 다시 하이레벨로 천이된다. 그 결과, 노드(C)의 신호는 로우레벨인 구간의 폭이 하이레벨인 구간의 폭보다 조금 줄어들게 된다.
다음으로, 노드(C)의 신호는 제 2 지연부(130)에 인가되어 일정시간(t3) 지연된 후 노드(D)로 출력되며, 그 파형은 도 8의 D와 같다.
마지막으로, 낸드 게이트(ND3)는 노드(A)의 신호인 초기 스트로브 신호(pre_strobe)와 상기 노드(D)의 신호를 입력받아 부정논리곱 연산을 수행하여 출력한다. 상기와 마찬가지로, 부정 논리곱연산에서는 입력되는 두개의 신호가 모두 하이레벨인 경우에 한하여 그 출력값이 로우레벨이 되므로, 도 8에서 핀 스트로브 신호(pin_strobe)는 초기 스트로브 신호(pre_strobe)가 로우레벨에서 하이레벨로 천이되는 시점에서 로우레벨로 천이된 후, 노드(D)의 신호가 하이레벨에서 로우레벨로 천이되는 시점에서 다시 하이레벨로 천이된다. 그 결과, 핀 스트로브 신호(pin_strobe)는 로우레벨인 구간의 폭이 하이레벨인 구간의 폭보다 많이 줄어들게 되며, 로우레벨인 구간의 폭은 상기 시간(t1)과 시간(t2)의 합에 의해 결정되게 된다.
따라서, 본 제 2 실시예의 스트로브 신호발생부(100)가 공급하는 핀스트로브 신호(pin_strobe)는 상기 시간(t1)+시간(t2) 동안만 로우레벨로 되어 본 발명의 전달게이트(gate0, gate1, gate2,...)에 공급된다. 전달게이트는 상기 시간(t1)+시간(t2) 동안만 턴-온되어 상기 셀 데이터를 DQ블럭(DQ0, DQ1, DQ2,...)으로 전달한다.
따라서, 본 제 2 실시예의 스트로브 신호발생부(100)를 이용하면, 상기 시간(t1)+시간(t2)을 적절히 조절하여 셀 데이터 출력에 필요한 짧은 시간동안만 상기 전달게이트가 턴-온되도록 함으로써, 전달게이트(gate0, gate1, gate2,...)가 턴-온되어 있는 동안에 셀 데이터의 레벨이 천이되지 않도록 할 수 있어 정확인 셀 데이터가 출력되도록 할 수 있다.
제 2 실시예에서 낸드게이트(ND2)와 제 2 지연부(130)을 설치한 이유는 다음과 같다. 반도체 장치가 점점 더 고주파화되어 감에 따라 반도체 장치 내에 사용되는 펄스들의 폭은 점점 더 감소되어 가고 있는 추세에 있으나, 셀 데이터의 정확한 출력을 위해서는 핀 스트로브 신호(pin_strobe)는 이러한 환경 하에서도 로우레벨로 인에이블되는 구간이 셀 데이터 리드 동작시마다 존재하여야 한다.
낸드게이트(ND3)의 출력신호인 핀 스트로브 신호(pin_strobe)가 로우레벨이 되기 위해서는 낸드게이트(ND3)의 양(兩)입력신호는 모두 하이레벨이 되어야 한다. 그러나, 셀 데이터의 전달을 위해 상기 입력단(A)와 입력단(D)의 신호가 모두 하이레벨이 되어야 함에도 불구하고, 반도체 장치가 고주파화 되어 감에 따라 입력단(A)의 초기 스트로브 신호가(pre_strobe)가 로우레벨에서 하이레벨로 천이할 때 입력단(D)의 신호가 로우레벨인 상태인 경우가 발생되기도 한다. 이에 따라, 셀 데이터 리드 동작이 수행되어야 함에도 불구하고 핀 스트로브 신호(pin_strobe)는 계속하여 하이레벨이 되어 전달게이트(gate0, gate1,...)가 정상적으로 셀 데이터를 전달하지 못하는 경우가 생길 수도 있는 것이다.
이에 본 제 2 실시예에서는 낸드게이트(ND2) 및 제 2 지연부(130)를 설치함으로써, 반도체 장치 내에 사용되는 각 펄스들의 폭이 감소한다 하더라도, 도 8에 도시된 바와 같이 초기 스트로브 신호(pre_strobe)가 하이레벨로 천이되는 시점에서는 노드(D)의 신호도 항상 하이레벨이 되도록 하여 정상적인 셀 데이터의 전달이 가능하도록 한 것이다.
따라서, 본 제 2 실시예의 스트로브 신호 발생부(100)에 따르면 셀 데이터의 천이가 발생하지 않는 구간에서 정확한 데이터를 전송할 수 있을 뿐만 아니라, 고주파 환경하에서 셀 데이터를 제때에 누락시키지 않고 전달할 수 있다.
이상 살펴 본 바와 같이, 제 1 실시예 및 제 2 실시예에 따른 스트로브 신호발생부(100)를 포함하고 있는 본 발명의 반도체 장치는 짧은 시간동안에 셀 데이터가 출력될 수 있도록 시간(t1) 또는 시간(t2)+시간(t3)을 적절히 조절함으로써, 전달게이트(gate0, gate1, gate2,...)가 턴-온되는 시간이 턴-오프되는 시간보다 많이 작아지도록 할 수 있으므로 셀 데이터의 레벨이 천이되지 않는 구간에서 셀 데이터를 정확하게 리드하여 출력할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는 데이터를 출력할 때 1 클럭주기마다 천이되는 데이터의 스큐차이와 플라잇 타임(flight time) 차이의 증가에 따른 데이터 입출력 타이밍 마진 문제를 해결하여, 데이터 리드 동작시 DQ 블럭 내에 출력데이터를 래치(latch)시키기 위한 타이밍 마진(timing margin)을 개선하고 정확한 데이터 리드 동작을 수행할 수 있다.

Claims (6)

  1. 글로벌 입출력 라인을 통해 전송된 데이터 신호를 전달하는 적어도 하나 이상의 전달 게이트와;
    상기 전달 게이트로부터 상기 데이터신호를 전달받아 일정시간 래치시키는 적어도 하나 이상의 DQ 블럭과;
    상기 전달게이트가 인에이블되어 있는 시간을 감소시키기 위하여, 상기 전달 게이트가 턴-온 상태인 시간이 턴-오프 상태인 시간보다 더 작도록 소정의 스트로브 신호를 상기 전달게이트에 공급하는 스트로브 신호 발생부를 포함하여 구성되는 것을 특징으로 하는 전송 데이터의 래치 마진을 개선한 반도체 장치.
  2. 제 1 항에 있어서,
    상기 스트로브 신호 발생부는
    소정 주기의 초기 스트로브 신호의 반전 신호를 일정 시간 지연시켜 출력하는 지연부와;
    상기 초기 스트로브 신호와 상기 지연부로부터의 신호를 논리연산하여 출력하는 논리부를 포함하여 구성되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 논리부는 부정논리곱 연산을 수행하는 낸드(NAND) 게이트인 반도체 장치.
  4. 제 1항에 있어서, 상기 스트로브 신호 발생부는
    소정 주기의 초기 스트로브 신호를 일정 제 1 시간 지연시켜 출력하는 제 1 지연부와;
    상기 초기 스트로브 신호와 상기 제 1 지연부로부터의 신호를 논리연산하여 출력하는 제 1 논리부와;
    상기 제 1 논리부로부터의 신호를 일정 제 2 시간 지연시켜 출력하는 제 2 지연부와;
    상기 초기 스트로브 신호와 상기 제 2 지연부로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 반도체 장치.
  5. 제 4항에 있어서, 상기 제 1 논리부는 부정논리곱 연산을 수행하는 낸드(NAND) 게이트인 반도체 장치.
  6. 제 4항에 있어서, 상기 제 2 논리부는 부정논리곱 연산을 수행하는 낸드(NAND) 게이트인 반도체 장치.
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