KR100399895B1 - 고속의 데이터 라이트를 위한 디디알 메모리 - Google Patents

고속의 데이터 라이트를 위한 디디알 메모리 Download PDF

Info

Publication number
KR100399895B1
KR100399895B1 KR10-2001-0038992A KR20010038992A KR100399895B1 KR 100399895 B1 KR100399895 B1 KR 100399895B1 KR 20010038992 A KR20010038992 A KR 20010038992A KR 100399895 B1 KR100399895 B1 KR 100399895B1
Authority
KR
South Korea
Prior art keywords
data
output
write enable
data strobe
latch
Prior art date
Application number
KR10-2001-0038992A
Other languages
English (en)
Other versions
KR20030002228A (ko
Inventor
윤영진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0038992A priority Critical patent/KR100399895B1/ko
Publication of KR20030002228A publication Critical patent/KR20030002228A/ko
Application granted granted Critical
Publication of KR100399895B1 publication Critical patent/KR100399895B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명은 DDR메모리 장치에 관한 것으로 이를 위한 본 발명은, DDR 메모리에 데이터를 기록하는 메모리 내부의 라이트 드라이버에 있어서, 입력되는 라이트 데이터를 일시 저장하는 데이터 버퍼; 상기 입력되는 라이트 데이터를 감지하여 생성되는 데이터 스트로브 신호를 일시 저장하는 데이터 스트로브 버퍼; 상기 데이터 스트로브 버퍼의 출력을 입력으로 하여 제1 데이터 스트로브 신호 내지 제4 데이터 스트로브 신호를 생성하는 디바이더부; 상기 디바이더부에서 생성된 제1 내지 제4 데이터 스트로브 신호에 응답하여 상기 데이터 버퍼의 출력을 소정시간 래치하는 래치부; 상기 래치부의 출력을 감지하여 생성되는 뱅크 라이트 인에이블 신호를 입력으로하여 4개의 뱅크 라이트 인에이블 신호를 생성하는 뱅크 라이트 인에이블 신호 생성부; 및 상기 다수의 뱅크 라이트 인에이블 신호에 응답하여 상기 래치부의 출력을 로컬 입출력 라인으로 전송하는 라이트 드라이버부를 구비한다.

Description

고속의 데이터 라이트를 위한 디디알 메모리{DDR memory for high data write speed}
본 발명은 메모리 장치에 관한것으로 특히, 라이트 속도를 개선한 DDR 메모리 장치에 관한 것이다.
DDR 메모리는 하나의 클럭 주기에 두개의 데이터를 처리하는 메모리로, 외부에서 입력되는 클럭의 상승 에지와 하강 에지에서 데이터를 입출력 할 수 있는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM(synchronous dram)에 비하여 두배의 대역폭을 구현할수 있어 그만큼 고속 동작이 가능한 메모리이다.
한편, 상기한 바와 같이 DDR 메모리는 입력되는 외부 클럭의 상승 에지와 하강 에지에서 데이터를 입출력 하는바, 입출력 되는 데이터들의 정확한 타이밍을 메모리 컨트롤러나 중앙처리장치로 알려주기 위하여 데이터를 입출력 할때 데이터와 더불어 데이터 스트로브 신호(data strobe signal, 이하 DQS라 한다)를 출력한다.
도 1은 종래의 DDR 메모리의 라이트 드라이버를 나타낸다.
종래의 DDR 메모리는, 쓰기 데이터를 입력으로 하는 입력버퍼(10)와, 데이터 스트로브 신호(DQS)를 입력으로하는 데이터 스트로브 버퍼(20)와, 상기 데이터 스트로브 신호에 의하여 상기 입력버퍼의 데이를 래치하는 래치부(30)와, 상기 래치부(30)의 출력을 얼라인 하는 데이터 얼라인부(40)와, 상기 얼라인된 데이터를 글로벌 입출력 라인에 로드하는 글로벌 입출력 라인부(50)와 및 라이트 드라이버부(60)로 이루어진다.
도 2는 종래의 DDR 메모리의 라이트 방식에 따른 입출력 신호의 타이밍도를 도시한 것으로, 이하 이를 참조하여 DDR 메모리의 라이트 동작을 살펴보기로 한다.
먼저, DDR 메모리 에서는 클럭의 상승 에지와 하강 에지때 각각 데이터를 기록할 수 있으며, 상기 데이터 스트로브 신호(DQS)는 커맨드(읽기 또는 쓰기)가 입력된후 0.75 ×tCK ∼ 1.25 ×tCK(clock cycle time) 사이에 입력되며, 제어신호(DQS)는 0.5 ×tCK의 범위 내에서만 나타나게 된다.
여기서, 상기 클럭 사이클 타임(clock cycle time : tCK))이란 상기 DDR 메모리에 공급되는 클럭의 한주기가 진행되는데 소요되는 시간을 뜻한다.
상기 도 1에서는 데이터 라이트시 라이트 명령 이후 두군데서 데이터를 얼라인 하는것을 볼 수 있다.
첫 번째는, 0.75 ×tCK 또는 1.25 ×tCK일때 라이트 데이터를 얼라인 하고, 두 번째는 상기 얼라인된 데이터를 데이터 스트로브(DQS)에 동기하는 것으로 글로벌 입출력 라인에 출력된 파형이 그것이다.
이후, 상기 글로벌 입출력 라인(GIO)에 두 번에 걸쳐 얼라인된 라이트 데이터는 다시 메모리 내부에 존재하는 다수의 뱅크중 목적 뱅크에 라이트를 허용하는 제어신호 bwen(bank write enable)에 의하여 로컬 입출력 라인(LIO)에 로드된후 메모리셀에 라이트 된다.
여기서, 상기 종래의 DDR 메모리의 데이터 라이트 과정을 살펴보면, 두 번에 걸친 얼라인 과정과 상기 얼라인된 데이터를 제어신호(bwen)에 동기되어 로컬 입출력 라인(LIO)으로 로드 된다.
이것은, 상기 DDR 메모리에 데이터를 라이트시 실제 데이터가 메모리셀에 기록되는데 까지 여러단계의 클럭을 소모 하여야 하며, 상기 DDR 메모리의 동작 주파수가 점차 증가할수록 데이터 얼라인 마진(margine)이 점차로 감소하게 되며, 상기DDR 메모리에 데이터를 라이트시 많은 시간적 손실이 발생한다.
또한, 하나의 데이터 입력 스트로브 신호에 의하여 모든 데이터가 동시에 글로벌 입출력 라인으로 로드되고, 로드된 데이터가 뱅크 라이트 인에이블 신호에 의하여 동시에 모두 로컬 입출력 라인에 전송되므로 라이트 동작시 피크 전류(peak current)가 흐르게 되는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로 DDR 메모리의 데이터 라이트시 소요되는 시간을 감소시키면서 뱅크 라이트 인에이블 신호가 활성화시 피크 전류값을 줄이고 데이터 얼라인 마진을 높인 DDR 메모리를 제공함에 그 목적이 있다.
도 1은 종래의 라이트 방식을 사용하는 DDR 메모리의 블럭 다이어 그램.
도 2는 종래의 라이트 방식을 사용하는 DDR 메모리의 타이밍도.
도 3은 본 발명에 따른 라이트 방식을 사용한 DDR 메모리의 블럭 다이어 그램.
도 4는 본 발명에 따른 라이트 방식을 사용한 DDR 메모리의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 데이터 버퍼 200 : 데이터 스트로브 버퍼
300 : 디바이더부 400 : 래치부
500 : 뱅크 라이트 인에이블 신호 생성부 600 : 라이트 드라이버부
본 발명은 DDR메모리 장치에 관한 것으로 이를 위한 본 발명은, DDR 메모리에 데이터를 기록하는 메모리 내부의 라이트 드라이버에 있어서, 입력되는 라이트 데이터를 일시 저장하는 데이터 버퍼; 상기 입력되는 라이트 데이터를 감지하여 생성되는 데이터 스트로브 신호를 일시 저장하는 데이터 스트로브 버퍼; 상기 데이터 스트로브 버퍼의 출력을 입력으로 하여 제1 데이터 스트로브 신호 내지 제4 데이터 스트로브 신호를 생성하는 디바이더부; 상기 디바이더부에서 생성된 제1 내지 제4 데이터 스트로브 신호에 응답하여 상기 데이터 버퍼의 출력을 소정시간 래치하는래치부; 상기 래치부의 출력을 감지하여 생성되는 뱅크 라이트 인에이블 신호를 입력으로하여 4개의 뱅크 라이트 인에이블 신호를 생성하는 뱅크 라이트 인에이블 신호 생성부; 및 상기 다수의 뱅크 라이트 인에이블 신호에 응답하여 상기 래치부의 출력을 로컬 입출력 라인으로 전송하는 라이트 드라이버부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 DDR 메모리의 라이트 드라이버의 일실시예를 나타낸다.
도 3을 참조하면, DDR 메모리에 데이터를 기록하는 메모리 내부의 라이트 패스에 있어서, 입력되는 라이트 데이터를 일시 저장하는 데이터 버퍼(100)와, 상기 입력되는 라이트 데이터를 감지하여 생성되는 제1 및 제4 데이터 스트로브 신호(dsr1, dsf1, dsr2, dsf2)를 일시 저장하는 데이터 스트로브 버퍼(200)와, 상기 데이터 스트로브 버퍼(200)의 출력을 입력으로 하여 제1 데이터 스트로브 신호 내지 제4 데이터 스트로브 신호를 생성하는 디바이더부(300)와, 상기 디바이더부(300)에서 생성된 제1 내지 제4 데이터 스트로브 신호(dsr1, dsr2, dsf1, dsf2)에 응답하여 상기 데이터 버퍼(100)의 출력을 소정시간 래치하는 래치부(400)와, 상기 래치부(400)의 출력을 감지하여 생성되는 상승 및 하강에지 뱅크 라이트 인에이블 신호(bwen_r, bwen_f)를 입력으로하여 4개의 뱅크 라이트 인에이블 신호(bwen1 ∼ bwen4)를 생성하는 뱅크 라이트 인에이블 신호 생성부(500) 및 상기 4개의 뱅크 라이트 인에이블 신호(bwen1 ∼ bwen)에 응답하여 상기 래치부(400)의 출력을 로컬 입출력 라인(Lio)으로 전송하는 라이트 드라이버부(600)를 구비한다.
구체적으로, 상기 뱅크 라이트 인에이블 신호 생성부(500)는, 글로벌 입출력 라인(GIO)에 로드된 데이터를 얼라인 하기 위하여 생성되는 상승에지 뱅크 라이트 인에이블 신호(bwen_r)를 두 개의 신호로 분리하여 제1 및 제2 뱅크 라이트 인에이블 신호(bwen1, bwen2)를 생성하는 제1 뱅크 라이트 인에이블 신호 생성부(510) 및 글로벌 입출력 라인(GIO)에 로드된 데이터를 얼라인 하기 위하여 생성되는 하강에지 뱅크 라이트 인에이블 신호(bwen_f)를 두 개의 신호로 분리하여 제3 및 제4 뱅크 라이트 인에이블 신호(bwen3, bwen4)를 생성하는 제2 뱅크 라이트 인에이블 신호 생성부(520)를 포함하여 실시 구성되며,
상기 래치부(400)는, 상기 4개의 디바이더부(300)의 출력을 입력으로 하는 4개의 래치(410 ∼ 440)로 구성되며, 첫번째 클럭의 상승에지시 검출되는 제1 데이터 스트로브 신호(dsr1)에 의하여 제1 데이터(d1)를 래치하는 제1 래치(410)와, 첫번째 클럭의 하강에지시 검출되는 제2 데이터 스트로브 신호(dsf1)에 의하여 제2 데이터(d2)를 래치하는 제2 래치(420)와, 두번째 클럭의 상승에지시 검출되는 제3 데이터 스트로브 신호(dsr2)에 의하여 제3 데이터(d3)를 래치하는 제3 래치(430) 및 두번째 클럭의 하강에지시 검출되는 제4 데이터 스트로브 신호(dsf2)에 의하여 제4 데이터(d4)를 래치하는 제4 래치(440)를 포함하여 실시 구성되며,
상기 라이트 드라이버부(600)는, 상기 제1 뱅크 라이트 인에이블 신호(bwen1)에 의하여 상기 제1 래치(410)의 출력을 로컬 입출력 라인(Lio)으로 전송하는 제1 라이트 드라이버(610)와, 상기 제3 뱅크 라이트 인에이블 신호(bwen2)에 의하여 상기 제2 래치(420)의 출력을 로컬 입출력 라인으로 전송하는 제2 라이트 드라이버(620)와, 상기 제2 뱅크 라이트 인에이블 신호(bwen3)에 의하여 상기 제3 래치(430)의 출력을 로컬 입출력 라인(Lio)으로 전송하는 제3 라이트 드라이버(630) 및 상기 제4 뱅크 라이트 인에이블 신호(bwen4)에 의하여 상기 제4 래치(440)의 출력을 로컬 입출력 라인으로 전송하는 제4 라이트 드라이버(640)를 포함하여 실시 구성된다.
상기한 구성의 본 발명의 동작을 도 3과 도 4를 참조하여 상세히 설명하도록 한다.
먼저, 상기 데이터 스트로브 버퍼(200)에 입력된 2개의 데이터 스트로브 신호는 상기 디바이더부(300)에서 2개의 상승 에지를 검출하는 데이터 스트로브 신호(dsr1, dsr2)와 2개의 하강 에지를 검출하는 데이터 스트로브 신호(dsf1, dsf2)로 분화된다.
다음으로, 상기 데이터 버퍼(100)에 입력되는 데이터중 첫번째 클럭의 상승 에지시 출력되는 제1 데이터(d1), 첫번째 클럭의 하강 에지시 출력되는 제2 데이터(d2), 두변째 클럭의 상승 에지시 출력되는 제3 데이터(d3) 및 두번째 클럭의 하강 에지시 출력되는 제4 데이터(d4)는 상기 데이터 퍼버(100)에서 출력되어 각각 제1, 제2, 제3, 제4 래치(410, 420, 430, 440)에 입력된다.
여기서, 상기 제1 및 제4 데이터(d1 ∼ d4)는 각각 상기 제1 및 제4 데이터 스트로브 신호(dsr1 ∼ dsf2)에 동기되어 상기 래치부(400)에 입력된후 글로벌 입출력 라인(GIO)에 로드 된다.
한편, 상기 글로벌 입출력 라인에 로드된 데이터가 라이트 드라이버부(600)로 인가될시 메모리내의 뱅크에 데이터를 기록하도록 하는 상승에지 뱅크 라이트 인에이블 신호(bwen_r)와 하강에지 뱅크 라이트 인에이블 신호(bwen_f)가 차례로 활성화 되어 상기 라이트 드라이버부(600)의 출력을 제어하는 제어신호가 되는데, 상기 제1 뱅크 라이트 인에이블 신호 생성부(510)는 상기 상승에지 뱅크 라이트 인에이블 신호(bwen_r)을 입력받아 첫번째 클럭의 상승에지시 입력된 데이터(d1)가 제1 라이트 드라이버(610)를 거쳐 로컬 입출력 라인으로 출력되도록 하는 제1 뱅크 라이트 인에이블 신호(bwen1)와 두번째 클럭의 상승에지시 입력되는 데이터가 제3 라이트 드라이버(630)를 거쳐 로컬 입출력 라인으로 출력되도록 하는 제3 뱅크 라이트 인에이블 신호(bwen3)를 생성하며, 제2 뱅크 라이트 인에이블 신호 생성부(520)는 상기 제1 뱅크 라이트 인에이블 신호 생성부와 동일한 방법으로 하강에지시 제2, 제4 뱅크 라이트 인에이블 신호(bwen2, bwen4)를 생성한다.
마지막으로, 상기한 제1 및 제 4 뱅크 라이트 인에이블 신호(bwen1 ∼ bwen4)에 의하여 라이트 드라이버(610 ~ 640)에서 순차적으로 데이터를 로컬 입출력 라인으로 로드한다.
지금까지 도 3을 참조하여 본 발명의 개략적인 동작을 살펴보았다.
이제 본 발명의 동작을 도 4를 참조하여 더 자세히 설명하도록 한다.
먼저, 상기 데이터 버퍼(100)에 입력된 데이터(d1 ∼ d4)는 제1 및 제4 데이터 스트로브 신호(dsr1, dsf1, dsr2, dsf2)에 의하여 래치되므로 종래에 비하여 스트로브 신호가 2배로 늘어나게 되며, 각각의 래치(410 ∼ 440)에 입력된 데이터폭(data withe)은 두배가 된다.
여기서, 상기 제1 및 제4 데이터(d1 ∼ d4)의 폭이 2배로 늘어나므로 상기 각각의 래치(410 ∼ 440)에 입력된 데이터의 데이터폭이 증가하므로 메모리에 상승 에지시 입력되는 데이터가 데이터 스트로브 신호(제1 및 제4 데이터 스트로브 신호)에 의하여 얼라인 될때, 래치된 데이터가 되어 0.75 ×tCK 딜레이 되어 나타나는 경우와 래치된 데이터가 1.25 ×tCK 딜레이 되어 나타나는 경우에 상기 래치된 데이터가 상기 제1 및 제4 데이터 스트로브 신호(dsr1 ∼ dsf2)에 의하여 글로벌 입출력 라인에 로드시 래치된 데이터가 0.75 ×tCK 딜레이 될때와 1.25 ×tCK 딜레이 될때 공동으로 겹치는 부분일때 글로벌 입출력 라인에 로드되어야 한다.
따라서, 제일 먼저 들어오는 0.75 ×tCK(clock cycle time)와 제일 늦게 들어오는 조건인 1.25 ×tCK에 입력되는 데이터에 있어서, 상기 0.75 ×tCK인 경우와 1.25 ×tCK인 경우의 데이터 얼라인을 하기가 쉬워지며, 데이터 얼라인을 위한 제1 데이터 스트로브 신호는 다음 스트로브 신호와의 간격이 2배 이상 늘어나게 된다.
이어서, 상기 제1 데이터 스트로브 신호(dsr1)에 의하여 제1 데이터가 래치될때, 제1 뱅크 라이트 인에이블 신호(bwen1)가 활성화 되고 한클럭 지연되어 제3 뱅크 라이트 인에이블 신호(bwen3)가 활성화 되며, 제3 데이터 스트로브신호(dsf2)에 의해 제3 데이터(d3)가 래치될시 상기 제1, 제3 뱅크 라이트 인에이블 신호가 생성된것과 마찬가지로 제2, 제4 뱅크 라이트 인에이블 신호(bwen2, bwen4)가 활성화 된다.
따라서, 제1 및 제4 뱅크 라이트 인에이블 신호는 도 4에서 도시된 바와 같이 로컬 입출력 라인(Lio)에 같은 타이밍에서 나타나지 않고 소정 시간씩 딜레이 되어 나타나게 되므로, 로컬 입출력 라인(Lio)에 피크 전류(peak current)가 발생하지 않게 된다.
또한, 데이터 스트로브 신호와 뱅크 라이트 인에이블 신호가 종래에 비하여 2배로 증가되어 데이터 버퍼(100)에 입력되는 데이터의 폭이 2배로 늘어나므로, 데이터 얼라인을 위한 마진(margine)또한 2배 이상 늘어나게 된다.
따라서, DDR 메모리의 동작 클럭이 2배 이상 상승하더라도 데이터 얼라인을 위한 데이터 스트로브 신호의 생성이 가능하게 된다.
본 발명은 상기한 바와 같이 DDR 메모리의 동작 주파수가 2배 이상 증가하더라도 데이터 얼라인 마진을 증가시킴으로서 고주파에서도 동작이 가능하도록 하며, 종래에 하강에지 데이터 스트로브 신호에 얼라인 시킨후 다시 데이터 스트로브 신호를 사용하여 2단계에 거쳐 얼라인 하던 방법을 사용치 않으므로 종래에 비하여 데이터 라이트 동작이 빨라지며, 데이터가 글로벌 입출력 라인에서 로컬 입출력 라인으로 동시에 로드되지 않으므로 피크 전류를 낮출수 있다.

Claims (5)

  1. DDR 메모리 장치에 있어서,
    입력되는 라이트 데이터를 일시 저장하는 데이터 버퍼;
    상기 입력되는 라이트 데이터를 감지하여 생성되는 데이터 스트로브 신호를 일시 저장하는 데이터 스트로브 버퍼;
    상기 데이터 스트로브 버퍼의 출력을 입력으로 하여 제1 데이터 스트로브 신호 내지 제4 데이터 스트로브 신호를 생성하는 디바이더부;
    상기 디바이더부에서 생성된 제1 내지 제4 데이터 스트로브 신호에 응답하여 상기 데이터 버퍼의 출력을 소정시간 래치하는 래치부;
    상기 래치부의 출력을 감지하여 생성되는 뱅크 라이트 인에이블 신호를 입력으로하여 제1 및 제4 뱅크 라이트 인에이블 신호를 생성하는 뱅크 라이트 인에이블 신호 생성부; 및
    상기 다수의 뱅크 라이트 인에이블 신호에 응답하여 상기 래치부의 출력을 로컬 입출력 라인으로 전송하는 라이트 드라이버부
    를 구비하는 DDR 메모리 장치.
  2. 제 1 항에 있어서,
    상기 뱅크 라이트 인에이블 신호 생성부는,
    클럭의 상승 에지에 동기되고 글로벌 입출력 라인에 로드된 데이터를 얼라인 하기 위하여 생성되는 홀수 뱅크 라이트 인에이블 신호를 두 개의 신호로 분리하여 제1 및 제2 뱅크 라이트 인에이블 신호를 생성하는 제1 뱅크 라이트 인에이블 신호 생성부; 및
    클럭의 하강 에지에 동기되고 글로벌 입출력 라인에 로드된 데이터를 얼라인 하기 위하여 생성되는 짝수 뱅크 라이트 인에이블 신호를 두 개의 신호로 분리하여 제3 및 제4 뱅크 라이트 인에이블 신호를 생성하는 제2 뱅크 라이트 인에이블 신호 생성부를 포함하여 이루어지는 것을 특징으로 하는 DDR 메모리 장치.
  3. 제 1 항에 있어서,
    상기 디바이더부는,
    상기 데이터 스트로브 버퍼에서 출력되는 상승에지 검출신호와 하강에지 검출신호를 입력으로 하여 첫번째 클럭의 상승에지와 하강에지를 검출하는 제1 데이터 스트로브 신호와 제2 데이터 스트로브 신호를 생성하고, 두번째 클럭의 상승에지와 하강에지를 검출하는 제3 데이터 스트로브 신호와 제4 데이터 스트로브 신호를 생성하는 것을 특징으로 하는 DDR 메모리 장치.
  4. 제 1 항에 있어서,
    상기 래치부는,
    상기 4개의 디바이더부의 출력을 입력으로 하는 4개의 래치로 구성되며,
    첫번째 클럭의 상승에지시 검출되는 제1 데이터 스트로브 신호에 의하여 제1 데이터를 래치하는 제1 래치;
    첫번째 클럭의 하강에지시 검출되는 제2 데이터 스트로브 신호에 의하여 제2 데이터를 래치하는 제2 래치;
    두번째 클럭의 상승에지시 검출되는 제3 데이터 스트로브 신호에 의하여 제3 데이터를 래치하는 제3 래치; 및
    두번째 클럭의 하강에지시 검출되는 제4 데이터 스트로브 신호에 의하여 제4 데이터를 래치하는 제4 래치를 포함하여 이루어지는 것을 특징으로 하는 DDR 메모리 장치.
  5. 제 1 항에 있어서,
    상기 라이트 드라이버부는,
    상기 제1 뱅크 라이트 인에이블 신호에 의하여 상기 제1 래치의 출력을 로컬 입출력 라인으로 전송하는 제1 라이트 드라이버;
    상기 제2 뱅크 라이트 인에이블 신호에 의하여 상기 제2 래치의 출력을 로컬 입출력 라인으로 전송하는 제2 라이트 드라이버;
    상기 제3 뱅크 라이트 인에이블 신호에 의하여 상기 제3 래치의 출력을 로컬입출력 라인으로 전송하는 제3 라이트 드라이버; 및
    상기 제4 뱅크 라이트 인에이블 신호에 의하여 상기 제4 래치의 출력을 로컬 입출력 라인으로 전송하는 제4 라이트 드라이버를 포함하여 이루어지는 것을 특징으로 하는 DDR 메모리 장치.
KR10-2001-0038992A 2001-06-30 2001-06-30 고속의 데이터 라이트를 위한 디디알 메모리 KR100399895B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038992A KR100399895B1 (ko) 2001-06-30 2001-06-30 고속의 데이터 라이트를 위한 디디알 메모리

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038992A KR100399895B1 (ko) 2001-06-30 2001-06-30 고속의 데이터 라이트를 위한 디디알 메모리

Publications (2)

Publication Number Publication Date
KR20030002228A KR20030002228A (ko) 2003-01-08
KR100399895B1 true KR100399895B1 (ko) 2003-09-29

Family

ID=27712859

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038992A KR100399895B1 (ko) 2001-06-30 2001-06-30 고속의 데이터 라이트를 위한 디디알 메모리

Country Status (1)

Country Link
KR (1) KR100399895B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520677B1 (ko) * 2003-04-28 2005-10-11 주식회사 하이닉스반도체 동기형 반도체 메모리 장치의 데이터 입력 장치 및 이를이용한 데이터 입력 방법
KR100656464B1 (ko) * 2005-12-28 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 출력 인에이블 신호 생성장치 및 방법
KR100857443B1 (ko) * 2007-04-12 2008-09-10 주식회사 하이닉스반도체 동기식 지연 회로부를 구비한 반도체 메모리 장치
KR101097466B1 (ko) 2009-11-30 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195296A (ja) * 1997-10-28 1999-07-21 Toshiba Corp 半導体記憶装置
US6154418A (en) * 1998-12-03 2000-11-28 Micron Technology, Inc. Write scheme for a double data rate SDRAM
KR20010004253A (ko) * 1999-06-28 2001-01-15 김영환 메모리 소자의 데이터 스위치 제어신호 발생 회로
KR20010003266A (ko) * 1999-06-22 2001-01-15 윤종용 싱크로너스 데이터 샘플링 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11195296A (ja) * 1997-10-28 1999-07-21 Toshiba Corp 半導体記憶装置
US6154418A (en) * 1998-12-03 2000-11-28 Micron Technology, Inc. Write scheme for a double data rate SDRAM
KR20010003266A (ko) * 1999-06-22 2001-01-15 윤종용 싱크로너스 데이터 샘플링 회로
KR20010004253A (ko) * 1999-06-28 2001-01-15 김영환 메모리 소자의 데이터 스위치 제어신호 발생 회로

Also Published As

Publication number Publication date
KR20030002228A (ko) 2003-01-08

Similar Documents

Publication Publication Date Title
KR100567065B1 (ko) 메모리 장치용 입력 회로
US7710799B2 (en) Circuit for generating data strobe in DDR memory device, and method therefor
KR100812600B1 (ko) 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
KR100362193B1 (ko) 디디알 동기식 메모리 장치의 데이터 출력 장치
KR101138832B1 (ko) 반도체 메모리 장치 및 그 동작방법
US7050352B2 (en) Data input apparatus of DDR SDRAM and method thereof
KR100772716B1 (ko) 반도체 메모리 장치 및 그 구동방법
KR100419270B1 (ko) 반도체 메모리
US20020001254A1 (en) Synchronous semiconductor memory device
KR100499416B1 (ko) Ｄｄｒ ｓｄｒａｍ 의 데이타 입력 장치
KR100399895B1 (ko) 고속의 데이터 라이트를 위한 디디알 메모리
KR20050038468A (ko) 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
KR100522432B1 (ko) 반도체 기억 소자의 데이터 출력 제어 장치 및 방법
US7369448B2 (en) Input circuit for memory device
KR100427038B1 (ko) 컬럼 어드레스 버퍼장치
US6693835B2 (en) TRCD margin
KR100909625B1 (ko) 어드레스 동기 회로
KR100436045B1 (ko) 디디알 메모리의 입력 장치
KR100389919B1 (ko) 데이터 입출력 방법 및 데이터 입출력 회로, 및 이를구비하는 반도체 메모리장치를 채용하는 시스템
KR100312968B1 (ko) 단일칩시스템의운용방법
KR100312967B1 (ko) 반도체메모리소자의데이터스트로브신호를구동하기위한어드레스발생장치
KR100772691B1 (ko) 데이터 라이트 에러 방지를 위한 메모리 장치
KR20130097575A (ko) 데이터전송제어회로 및 이를 이용한 반도체메모리장치
KR20090103497A (ko) 데이터 입력 버퍼
KR20060027057A (ko) 전송 데이터의 래치 마진을 개선한 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee