KR100956772B1 - 링잉 방지 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에서 링백 노이즈에 의한 데이터 에러를 해결할 수 있는 링잉 방지 장치에 관한 것으로서, 데이터 스트로브 신호를 버퍼링하여 생성한 버퍼링 신호의 라이징 에지에 동기되는 라이징 펄스와 버퍼링 신호의 폴링 에지에 동기되는 폴링 펄스를 출력하는 데이터 스트로브 버퍼부; 및 버스트 종료 신호를 래치하여 상기 데이터 스트로브 버퍼부를 제어하는 버퍼 제어신호를 생성하고 상기 버퍼링 신호에 동기되어 생성된 펄스 신호의 제어에 따라 상기 버퍼 제어 신호를 출력하는 버퍼 제어부;를 포함하는 것을 특징으로 한다.

Description

링잉 방지 장치{Device Preventing Ringing Noise}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 메모리 장치에서 링백 노이즈에 의한 데이터 에러를 해결할 수 있는 링잉 방지 장치에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리 칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 동기식(Synchronous) 메모리 장치가 등장하였고, 보다 고속 동작을 만족시키기 위해 하나의 클럭 주기에 두 개의 데이터를 입출력하는 이른바 DDR(Double Date Rate) 동기식 메모리 장치가 제안되었다.
이때, 고속 동작에서의 데이터 입출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 메모리 장치의 외부의 중앙처리장치나 메모리 컨트롤러에서 데이터 신호와 함께 데이터 스트로브(Data Strobe, DQS) 신호가 함께 입력된다.
데이터 스트로브 신호 DQS는 프스트앰블(postamble)을 거친 후 하이 임피던스 상태로 되돌아 가는데, 하이 임피던스로 되돌아가기 전에 링잉(ringing) 현상이 발생하는 경우가 있다. 포스트앰블 후에 링잉 현상이 초래되는 경우에는 링잉 현상으로 발생된 잘못된 DQS 신호의 라이징 및 폴링 에지에 동기되어 데이터가 래치되 어 오류 데이터가 발생하게 된다.
이러한 링잉으로 인한 문제점을 해결하기 위해 많은 시도들이 행해지고 있다.
도 1은 이러한 링잉 현상에 의한 에러를 방지하기 위한 종래 기술에 의한 링백(ring-back) 노이즈 방지 회로를 도시한 것이다.
도 1을 참조하면, 데이터 스트로브 신호 DQS를 버퍼링하여 버퍼링 신호 IDQS을 출력하는 DQS 버퍼부(10), 상기 버퍼링 신호 IDQS를 제어신호에 의해 드라이버 신호 DQSIR로 출력하는 드라이버부(20), 상기 드라이버 신호 DQSIR를 입력받아 라이징 펄스 DQSRP와 폴링 펄스 DQSFP로 출력하는 펄스 출력부(30), 및 상기 드라이버 신호 DQSIR을 피드백 받아 상기 드라이버 신호 DQSIR를 디스에이블 시키는 드라이버 제어신호 DISDSP을 출력하는 드라이버 제어부(40)를 포함한다.
상기 DQS 버퍼부(10)는 데이터 스트로브 신호 쌍 DQS, DQSB를 입력으로 하여 버퍼링을 수행하는 더블 인풋 버퍼(double input buffer)가 사용될 수 있다. 그리고 도시하지는 않았으나, 데이트 스트로브 신호 DQS와 기준 전압 VREF를 입력으로 하는 싱글 인풋 버퍼(single input buffer)도 사용될 수 있고, 상기 싱글 인풋 버퍼와 더블 인풋 버퍼가 동시에 사용될 수도 있다.
상기 드라이버부(20)는 상기 버퍼링 신호 IDQS와 제어부(40)에서 출력되는 제어신호 DISDSP의 제어에 의해 드라이버 신호 DQSIR을 출력한다. 상기 드라이버 신호 DQSIR은 출력부(30)를 통해 라이징 스트로브 펄스 DQSRP와 폴링 스트로브 펄스 DQSFP로 출력된다.
마지막으로, 상기 제어부(40)는 상기 드라이버 신호 DQSIR를 입력으로 하여 펄스 신호 DQSP를 생성하는 펄스 생성부(42), 상기 펄스 신호 DQSP와 외부에서 인가되는 버스트 종료 신호 WT24R를 입력으로 하여 상기 제어신호 DISDSP을 생성하는 제어신호 생성부(46)를 포함한다.
상기 펄스 생성부(42)는 상기 드라이버 신호 DQSIR를 소정 시간 지연하는 지연부(41)를 포함하고, 드라이버 신호 DQSIR과 그 지연 신호를 조합하여 펄스 신호 DQSP를 생성한다. 상기 제어신호 생성부(46)는 상기 버스트 종료 신호 WT24R를 공통 게이트 입력으로 하는 PNMOS 트랜지스터 P1과 NMOS 트랜지스터 N1을 포함하고, 상기 펄스 신호 DQSP를 게이트 입력으로 하는 NMOS 트랜지스터 N2를 포함한다. 그리고 상기 N1, N2 트랜지스터의 출력을 래치하는 래치부와 래치부의 출력을 반전하는 인버터를 포함한다. 상기 버스트 종료 신호 WT24R은 내부 라이트 커맨드 신호 입력 후 버스트 랭스(Burst length, BL)를 고려하여 내부 클럭 신호에 의해 클럭을 카운터 하여 발생된 신호이다.
상기와 같은 구성에 의할 때, 제어신호 DISDSP는 버스트 종료 신호 WT24R과 펄스 신호 DQSP가 모두 하이 레벨이 되는 경우 로우 레벨로 인에이블된다.
상기 제어신호 DISDSP는 드라이버부(20)의 낸드 게이트 NAND로 입력되므로, 상기 제어신호 DISDP가 로우 레벨로 인에이블되면 드라이버부(20)는 오프되고 링잉에 의한 DQS가 출력되는 것을 방지할 수 있다.
도 2 내지 4는 상기 도 1의 동작 파형도를 나타낸 것이다.
도 2는 데이터 스트로브 신호 DQS가 정상적으로 입력될 때의 파형도이고, 도 3은 패스트(fast) 모드, 도 4는 슬로우(slow) 모드로 입력되는 경우를 나타낸 것이다.
도 2를 참조하면, 외부에서 인가되는 버스트 종료 신호 WT24R이 하이 레벨을 유지하는 동안, 드라이버 신호 DQSIR에 의해 생성된 펄스 신호 DQSP의 상승 에지에서 제어신호 DISDSP가 로우 레벨로 인에블되는 것을 확인할 있다. 따라서 링잉에 의한 펄스가 출력되는 것을 방지할 수 있다.
그러나 데이터 스트로브 신호 DQS가 빨리 입력되는 경우 즉, tDQSSmin 조건에서는 종래 기술로는 에러를 해결하지 못한다.
도 3을 참조하면, 외부에서 인가되는 버스트 종료 신호 WT24R의 상승 에지가 데이터 스트로브 신호에 동기된 펄스 신호 DQSP의 상승 에지보다 지연된다. 따라서 제어신호 DISDSP는 상기 펄스 신호 DQSP 신호의 상승 에지에서 바로 인에이블되는 것이 아니라, 버스트 종료 신호 WT24R의 상승 에지까지 지연된 후 인에이블된다. 따라서 tERR 만큼의 지연이 발생하게 되고, 그 결과 링잉에 의한 펄스가 일부 출력되는 현상이 발생한다. 상기와 같은 에러를 해결하기 위해 버스트 종료 신호 WT24R를 단축하여 펄스 신호 DQSP보다 상승 에지가 빨라지도록 하는 방법을 생각해 볼 수 있으나, 여전히 도 4와 같은 문제점이 발생한다.
데이터 스트로브 신호 DQS가 늦게 입력되는 경우 즉, tDQSSmax 조건에서 여전히 에러가 발생하게 된다.
도 4를 참조하면, 데이터 스트로브 신호 DQS가 늦게 입력됨으로 인해 데이터 스트로브 신호 DQS의 네 번째 펄스에 동기된 펄스의 하이 구간에서 버스트 종료 신호 WT24R의 상승 에지가 발생하는 것을 확인할 수 있다. 따라서 버스트 종료 신호 WT24R 신호의 상승 에지가 발생하는 순간 제어신호 DISDSP가 로우 레벨로 인에이블 되고 다섯 번째의 정상 펄스가 입력되지 못하는 더 심각한 오류가 발생하게 된다.
이러한 오류를 방지하기 위해서는 스트로브 신호의 세 번째 펄스에 동기된 펄스 신호의 하강 에지 이후에 버스트 종료 신호 WT24R의 상승 에지가 발생하여야 한다. 즉, 도시된 것과 같은 마진 tMARGIN이 확보되어야 한다. tDQSSmin 조건에서의 에러를 방지하기 위해서 버스트 종료 신호 WT24R의 펄스 발생 시점을 앞당기는 경우, 유효한 데이터를 확보 할 수 있는 마진 tMARGIN이 확보되지 않아 세 번째 펄스의 하이 구간에서 제어신호 DISDSP가 인에이블되어 정상 신호가 출력되지 못하는 더욱 심각한 문제가 발생할 수 있다.
본 발명은 데이터 스트로브 신호의 입력 모드에 상관없이 링잉 현상에 의한 오류를 방지할 수 있는 링잉 방지 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 링잉 방지 장치는 데이터 스트로브 신호를 버퍼링하여 생성한 버퍼링 신호의 라이징 에지에 동기되는 라이징 펄스와 상기 버퍼링 신호의 폴링 에지에 동기되는 폴링 펄스를 출력하는 데이터 스트로브 버퍼부; 및 버스트 종료 신호를 래치하여 상기 데이터 스트로브 버퍼부를 제어하는 버퍼 제어신호를 생성하고 상기 버퍼링 신호에 동기되어 생성된 펄스 신호의 제어에 따라 상기 버퍼 제어 신호를 출력하는 버퍼 제어부;를 포함하는 것을 특징으로 한다.
상기 버퍼 제어부는 상기 버퍼링 신호를 입력으로 하여 펄스 신호를 생성하는 펄스 생성부; 내부 라이트 커맨드 신호와 내부 클럭 신호를 입력으로 하여 라이트 동작의 종료를 알리는 상기 버스트 종료 신호를 생성하는 버스트 종료 신호 생성부; 및 상기 버스트 종료 신호를 래치하여 버퍼 제어신호를 생성하고 상기 펄스 신호의 제어에 따라 상기 버퍼 제어 신호를 출력하는 제어신호 생성부;를 포함할 수 있다.
상기 버스트 종료 신호는 상승 에지가 상기 펄스 신호 중 상기 데이터 스트로브 신호의 마지막 에지에 동기된 펄스의 상승 에지보다 먼저 발생하는 것이 바람직하다.
상기 버스트 종료 신호 생성부는 상기 내부 라이트 커맨드 신호와 내부 클럭 신호를 입력으로 하여 상기 내부 라이트 커맨드 신호 입력 후 발생하는 클럭의 수를 카운트하여 다수의 카운터 신호를 출력하는 카운터부; 및 상기 다수의 카운터 신호를 입력받아 버스트 길이 신호에 따라 선택적으로 출력하는 선택부;를 포함할 수 있다.
상기 카운터부는 상기 내부 라이트 커맨드 신호에서 셋되고 내부 클럭 신호에서 리셋되는 한 클럭 주기의 크기를 갖는 펄스를 생성하는 RS 래치와 상기 RS 래치의 출력을 클럭의 상승 에지마다 전달해주는 다수의 D 플립플롭을 포함하는 할 수 있다.
상기 선택부는 상기 선택된 카운터 신호를 지연하여 상승 에지가 상기 펄스 신호의 유효한 펄스의 마지막 상승 에지보다 먼저 발생하도록 하는 것이 바람직하다.
상기 제어신호 생성부는 상기 버스트 종료 신호를 반전하는 래치부와, 상기 펄스 신호에 의해 제어되고 상기 래치부에 입력되는 신호와 출력되는 신호의 전달을 제어하는 전달부를 포함할 수 있다.
상기 전달부는 상기 펄스 신호가 로직 로우일 때 상기 버스트 종료 신호를 반전하여 상기 래치부로 전달하는 제 1 전달부와, 상기 펄스 신호가 로직 하이일 때 래치부의 출력 신호를 반전하여 전달하는 제 2 전달부를 포함할 수 있다.
상기 래치부는 상기 버스트 종료 신호와 상기 내부 라이트 커맨드 신호를 입력으로 하는 노아 연산부 및 그 출력을 반전하여 피드백 시키는 인버터를 포함할 수 있다.
상기 제어신호 생성부는 상기 내부 라이트 커맨드 신호를 입력으로 하여 상기 내부 라이트 커맨드 신호가 인에이블될 때 상기 버퍼 제어신호를 로직 하이로 디스에이블 시키는 래치부를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 링잉 방지 장치는 데이터 스트로브 신호를 버퍼링하여 버퍼링 신호를 출력하는 데이터 스트로브 버퍼부; 상기 버퍼링 신호를 드라이빙하여 드라이버 신호를 출력하는 드라이버부; 상기 드라이버 신호를 입력받아 라이징 펄스와 폴링 펄스를 출력하는 펄스 출력부; 및 라이트 종료 시점을 나타내는 버스트 종료 신호를 입력받아 이를 래치하고 상기 드라이버 신호 및 반전된 상기 드라이버 신호의 조합에 의해 생성된 펄스 신호에 의해 버스트 종료 신호의 입력과 출력의 전달을 제어하고, 상기 버스트 종료 신호와 상기 펄스 신호가 모두 하이 레벨이 되는 시점에서 로우 레벨로 인에이블되어 상기 드라이버부를 디스에이블 시키는 링잉 제어신호를 출력하는 링잉 제어신호 생성부;를 포함하는 것을 특징으로 한다.
상기 링잉 제어신호 생성부는 상기 버스트 종료 신호가 하이 레벨로 천이 된 후 상기 펄스 신호가 하이 레벨로 천이하는 경우에는, 상기 펄스 신호의 상승 에지가 발생하는 즉시 상기 링잉 제어신호를 인에이블 시키는 것이 바람직하다.
상기 링잉 제어신호 생성부는 상기 펄스 신호가 하이 레벨로 천이 된 후 상기 버스트 종료 신호가 하이 레벨로 천이하는 경우에는, 상기 펄스 신호의 상승 에지에서 버스트 종료 신호를 래치한 후 상기 펄스 신호의 다음 상승 에지에서 상기 링잉 제어신호를 인에이블 시키는 것이 바람직하다.
상기 링잉 제어신호 생성부는 상기 버스트 종료 신호를 래치하는 래치부; 상기 펄스 신호가 로우 레벨일 때 버스트 종료 신호를 상기 래치부로 전달하는 제 1 전달부; 및 상기 펄스 신호가 하이 레벨일 때 상기 래치부의 출력 신호를 전달하는 제 2 래치부를 포함할 수 있다.
상기 링잉 제어신호 생성부는 내부 라이트 커맨드 신호가 인에블될 때 상기 링잉 제어신호를 디스에이블 시키는 래치부를 포함할 수 있다.
본 발명은 버스트 종료 신호의 펄스 발생 시점을 앞당겨 데이터 스트로 신호가 빨리 입력되는 경우에도 링잉에 의한 에러를 방지할 수 있다.
또한, 본 발명은 버스트 종료 신호를 래치하고 데이터 스트로브 신호에 동기된 펄스에 의해 래치신호의 출력을 제어하여 데이터 스트로브 신호가 늦게 입력되는 경우에도 링잉에 의한 에러를 방지할 수 있다.
본 발명은 데이터 스트로브 신호의 링잉 현상에 의한 노이즈를 제거하기 위해 버스트 종료 신호의 발생 시점을 앞당기고 동시에 버스트 종료 신호의 상승 에지에서 래치함으로써, 정상모드 뿐만 아니라 tDQSSmin/max 모드 모두에서 포스트앰블 후 발생하는 링잉에 의한 노이즈를 제거하는 장치를 기재한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 살펴보기로 한다.
도 5는 본 발명에 따른 링잉 방지 장치의 대략적인 블럭도이다.
도 5를 참조하면, 본 발명에 따른 링잉 방지 장치는 데이터 스트로브 신호를 버퍼링하고 상기 버퍼링 신호의 라이징 에지에 동기되는 라이징 펄스와 상기 버퍼링 신호의 폴링 에지에 동기되는 폴링 펄스를 출력하는 데이터 스트로브 버퍼부(100)와 상기 데이터 스트로브 버퍼부의 출력을 제어하기 위한 버퍼 제어부(200)를 포함한다.
상기 데이터 스트로브 버퍼부(100)는 데이터 스트로브 신호 쌍(DQS, DQSB)을 입력받아 버퍼링하여 버퍼링 신호 IDQS를 출력하는 데이터 입력부(110), 상기 버퍼링 신호 IDQS를 입력받아 버퍼 제어신호 DISDSP에 응답하여 드라이버 신호 DQSIR을 출력하는 드라이버부(120), 상기 드라이버 신호 DQSIR을 소정 시간 지연하여 라이징 펄스 DQSRP와 폴링 펄스 DQSFP를 출력하는 펄스 출력부(130)를 포함한다.
상기 버퍼 제어부(200)는 내부 라이트 커맨드 신호 IWT, 내부 클럭 신호 ICLK, 버스트 길이 신호 BL4, 및 상기 드라이버 신호 DQSIR를 입력받아 라이트가 종료되는 시점에 상기 데이터 스트로브 버퍼부(100)를 디스에이블하여 링잉 신호가 출력되는 것을 방지한다. 즉, 데이터 스트로브 신호 DQS에 링잉이 발생하는 것을 방지할 수 없지만, 링잉 신호가 출력되는 것을 방지할 수 있다.
도 6은 상기 데이터 스트로브 버퍼부(100)의 상세 회로도이다.
도 6을 참조하면, 상기 데이터 입력부(110)는 데이터 스트로브 신호 DQS와 기준 전압 VREF를 입력으로 하는 싱글 입력 버퍼(112)와 데이터 스트로 신호 DQS와 반전 데이터 스트로브 신호 DQSB를 입력으로 하는 차동 입력 버퍼(114)를 포함한다. 상기 싱글 입력 버퍼(112)와 차동 입력 버퍼(114)는 둘 중에 하나만 동작하며, 동작하지 않는 나머지 하나는 로직 하이 레벨을 유지하며 동작하는 신호가 드라이 버부(120)로 전달될 수 있도록 한다. 본 실시예에서는 상기 두 개의 입력 버퍼(112, 114)를 예로 들었지만, 둘 중 어느 하나만 있어도 무방하다.
상기 드라이버부(120)는 상기 두 입력 버퍼의 출력 신호 SDQSB와 DDQSB를 입력으로 하는 낸드 게이트 ND1와 상기 낸드 게이트 ND1의 출력 신호와 버퍼 제어신호 DISDSP를 입력으로 하는 낸드 게이트 ND2를 포함하고 상기 낸드 게이트 ND2의 출력을 반전하여 출력하는 인버터 INV1를 포함한다.
상기 펄스 출력부(130)는 라이징 펄스 DQSR2를 출력하는 라이징 펄스 출력부(132)와 폴링 펄스 DQSF2를 출력하는 폴링 펄스 출력부(134)를 포함한다. 상기 라이징 펄스 DQSR2는 데이터 스트로브 신호의 상승 에지에 동기된 신호이고 폴링 펄스 DQSF2는 데이터 스트로브 신호의 하강 에지에 동기된 신호이다. 그리고 상기 라이징 펄스 출력부(132)는 짝수 개의 인버터로 구성되어 있고 상기 폴링 펄스 출력부(134)는 홀수 개의 인버터로 구성되어 있다.
다시 도 5를 참조하면, 상기 버퍼 제어부(200)는 내부 라이트 커맨드 신호 IWT, 내부 클럭 신호 ICLK, 버스트 길이 신호 BL4, 및 상기 드라이버 신호 DQSIR를 입력받아 상기 데이터 스트로브 버퍼부(100)를 제어하는 버퍼 제어신호 DISDSP를 출력한다. 상기 버퍼 제어신호 DISDSP는 버스트 길이 신호 BL4를 확인하여 라이트가 종료되는 시점에서 상기 데이터 스트로브 버퍼부(100)를 디스에이블 시킨다. 따라서 링잉이 발생한 시점부터의 신호를 차단하여 링잉에 의한 펄스가 발생하는 것을 방지한다.
도 7을 참조하여 상기 버퍼 제어부(200)의 구성을 보다 상세하게 살펴보면, 상기 버퍼 제어부(200)는 내부 라이트 커맨드 신호 IWT와 내부 클럭 신호를 입력으로 하는 카운터부(210), 버스트 길이 신호에 따라 상기 카운터부의 출력 신호 WT2R, WT4R 중 어느 하나를 선택하여 라이트 종료 시점을 알리는 버스트 종료 신호 WT24R을 출력하는 선택부(220), 상기 드라이버 신호 DQSIR 를 입력으로 하여 펄스 신호 DQSP를 생성하여 출력하는 펄스 발생부(230) 및 상기 펄스 신호 DQSP와 버스트 종료 신호 WT24R을 조합하여 버퍼 제어신호 DISDSP를 생성하는 제어신호 생성부(240)를 포함한다.
도 8은 상기 버퍼 제어부(200)의 상세 회로도를 나타낸 것이다.
도 8을 참조하면, 상기 카운터부(210)는 내부 라이트 커맨드 신호 IWT와 내부 클럭 신호 ICLK를 입력으로 하는 RS 래치(212)와 래치(212)의 출력을 래치하는 다수의 D 래치(214)를 포함한다. 상기 RS 래치는 내부 라이트 커맨드 신호 IWT에서 셋(set)되고 내부 클럭 신호에서 리셋(reset)되는 한 클럭 주기(1*tCK)의 크기를 갖는 펄스를 생성해 준다. 그리고 상기 D 래치(214)는 상기 RS 래치(212)의 출력을 클럭의 상승에지 마다 전달 전달해 준다. 상기 D 래치의 수는 필요에 따라 다양하게 조절할 수 있음은 물론이다. 본 실시예에서는 4개의 D 래치(214)가 사용하되, 두 번째 D 래치에서 하나의 카운터 신호 WT2R를 출력하고 네 번째 D 래치에서 하나의 카운터 신호 WT4R를 출력한다. 즉, 상기 카운터 신호 WT2R은 2개의 클럭을 카운터 한 것이고, 상기 카운터 신호 WT4R은 4개의 클럭을 카운터 한 것이다.
상기 선택부(220)는 상기 카운터 신호 WT2R, WT4R 중 어느 하나를 선택하여 버스트 종료 신호 WT24R로서 출력한다. 버스트 길이(burst length)가 8인 경우에는 4개의 클럭이 필요하므로 상기 카운터 신호 WT4R을 선택해서 소정 시간 지연한 후 출력한다. 이러한 선택과 지연을 위해서, 상기 선택부(220)는 버스트 길이 신호 BL4에 의해 제어되는 전달부(222)와 상기 전달부(222)의 출력 신호를 소정 시간 지연하여 상기 버스트 종료 신호 WT24R로 출력하는 지연부(224)를 포함한다.
상기 지연부(224)는 상기 버스트 종료 신호의 상승 에지가 후술되는 펄스 신호 DQSP의 마지막 상승 에지-데이터 스트로브 신호 DQS의 유효한 펄스에 동기된 펄스에 동기된 펄스 중 마지막 펄스-보다 앞서 발생되도록 전달부(222)의 출력 신호를 지연한다. 예를 들어 버스트 길이가 8인 경우, 버스트 길이 신호 BL4가 로직 로우 레벨이 되므로 전송 게이트 TG2가 열리고 카운터 신호 WT4R이 전달되어 지연부(224)를 통해 버스트 종료 신호 WT24R로 출력된다. 이때 버스트 종료 신호 WT24R의 상승 에지의 발생 시점이 펄스 신호 DQSP의 마지막 상승 에지 REDGE4 보다 앞서도록 한다. tDQSSmin인 경우에도 상기 버스트 종료 신호의 상승 에지가 앞서야 하므로 상기 지연부(224)의 지연량은 종래 기술에 비해 적은 것이 바람직하다.
상기 펄스 발생부(230)는 드라이버 신호 DQSIR을 입력받아 이를 지연하고, 지연된 신호와 드라이버 신호 DQSIR를 조합하여 펄스 신호 DQSP를 생성한다. 따라서 펄스 발생부(230)는 상기 드라이버 신호 DQSIR을 소정시간 지연하는 지연부(232), 상기 지연부(232)의 출력을 반전하는 인버터 INV3, 및 상기 드라이버 신호 DQSIR과 인버터 INV3의 출력 신호를 입력으로 하는 노아 게이트 NOR1을 포함한다.
상기 제어신호 생성부(240)는 상기 버스트 종료 신호 WT24R와 펄스 신호 DQSP를 조합하여 버퍼 제어신호 DISDSP를 생성한다.
상기 제어신호 생성부(240)는 상기 펄스 신호 DQSP와 그 신호를 반전하는 인버터 INV6에 의해 제어되어 상기 버스트 종료 신호 WT24R을 전달하는 전달 게이트 TG3, TG4를 포함하고, 상기 WT24R 신호의 위상을 반전하는 인버터 INV4, 상기 인버터에 의해 반전된 신호를 래치하는 래치부(242), 및 상기 래치부의 출력 신호를 반전하는 인버터 INV5를 포함한다.
그리고 상기 내부 라이트 커맨드 신호 IWT를 입력으로 하는 래치부(246)를 포함한다. 상기 래치부(246)은 상기 내부 라이트 커맨드 신호 IWT를 입력으로 하여 이를 래치하여 버퍼 제어신호 DISDSP로 출력한다. 상기 내부 라이트 커맨드 신호 IWT 신호가 로직 하이가 되면 새로운 라이트 동작이 시작되었다는 표시이고 상기 드라이버 신호 DQSIR이 계속 출력되어야 하므로 로직 하이가 된다.
상기 전달 게이트 TG3은 펄스 신호 DQSP의 로직 로우 레벨에서 데이터를 전송하고, 상기 전달 게이트 TG4는 펄스 신호 DQSP의 로직 하이에서 데이터를 전송한다.
도 9 내지 도 11은 상기 장치의 동작 타이밍도를 나타낸 것으로, 도 9는 데이터 스트로브 신호 DQS가 정상적으로 입력되는 경우, 도 10은 데이터 스트로브 신호 DQS가 빨리 입력되는 경우(tDQSSmin), 도 11은 데이터 스트로브 신호 DQS가 늦게 입력되는 경우(tDQSSmax)를 나타낸 것이다.
도 9를 참조하면, 버스트 종료 신호 WT24R의 상승 에지가 펄스 신호 DQSP의 펄스 중 데이터 스트로브 신호의 네 번째 하강 에지에 동기된 펄스의 상승 에지보 다 앞선다.
상기 버스트 종료 신호 WT24는 인버터 INV4, 래치부(242), 및 인버터 INV5를거쳐 논리 레벨 로우이 된 후, 펄스 신호 DQSP가 논리 레벨 하이가 되면 전송 게이트 TG4를 통해 출력되고 로우 레벨의 버퍼 제어신호 DISDSP로 출력된다.
상기 버퍼 제어신호 DISDSP는 드라이버부(120)의 낸드 게이트 ND2로 입력되므로 드라이버(120)의 출력 신호 DQSIR은 데이터 스트로브 신호 DQS에 관계없이 로우 레벨로 고정된다. 따라서 도시된 것과 같이 펄스 신호 DQSP에 링잉에 의한 펄스 RP1가 발생하는 것을 방지할 수 있다.
도 10을 참조하면, 패스트 모드에서 데이터 스트로브 신호 DQS가 빨리 입력되더라도 버스트 종료 신호 WT24R의 상승 에지가 펄스 신호 DQSP의 펄스 중 데이터 스트로브 신호의 네 번째 하강 에지에 동기된 펄스의 상승보다 앞선다. 따라서 정상 모드인 경우와 마찬가지로 드라이브 신호 DQSIR에 링잉에 의한 펄스가 발생하는 것을 방지할 수 있다.
도 11을 참조하면, 슬로우 모드에서 데이트 스트로브 신호 DQS가 늦게 입력되어 버스트 종료 신호 WT24R이 하이 레벨이 되기 전에 이미 펄스 신호 DQSP가 하이가 되어 있는 것을 확인할 수 있다. 즉, 데이터 스트로브 신호 DQS의 세 번째 펄스의 하강 에지에 동기된 펄스가 하이 레벨을 유지하는 동안 버스트 종료 신호 WT24R 신호가 하이 레벨로 인에이블 된다. 종래 기술에 의하면, 펄스 신호 DQSP가 이미 하이 레벨 상태이므로 버스트 종료 신호가 하이로 되는 순간 바로 버퍼 제어신호 DISDSP가 로우 레벨로 인에이블되어 유효한 펄스까지 차단되는 문제점이 있었 다.
그러나 본 발명에 의하면, 상기 펄스 신호 DQSP가 하이 레벨을 유지하는 동안 버스트 종료 신호 WT24R가 하이 레벨로 천이 되더라도, 래치부(242)에서 버스트 종료 신호 WT24R이 래치되어 그 상태를 계속 유지한다. 따라서 버퍼 제어신호 DISDSP 제어신호는 버스트 종료 신호 WT24R이 하이 레벨이 되더라도 즉시 인에이블 되지 않고 펄스 신호 DQSP의 다음 상승 에지가 되어서야 로우 레벨로 인에이블 된다. 즉, 종래에는 도 4에서와 같이 펄스 신호 DQSP의 하강 에지와 버스트 종료 신호의 상승 에지 사이에 마진 tMARGIN이 필요하였으나, 본 발명에서는 도 11에서와 같이 펄스 신호 DQSP의 상승 에지와 버스트 종료 신호 WT24R의 상승 에지 사이에 마진 tMARGIN2만 있으면 충분하므로, tDQSSmax 조건에서 tDQSS 특성을 개선할 수 있게 된다. 또한 tDQSSmin 조건에서는 기존에 비해 버퍼 제어신호 DISDSP가 밀리지 않고 정상적이 시점에서 출력되므로 링잉 신호를 잘 막을 수 있다.
도 1은 종래 기술에 따른 링잉 방지 장치를 나타낸 회로도
도 2는 정상 모드에서 상기 도 1의 동작을 나타낸 파형도
도 3은 패스트 모드에서 상기 도 1의 동작을 나타낸 파형도
도 4는 슬로우 모드에서 상기 도 1의 동작을 나타낸 파형도
도 5는 본 발명에 따른 링잉 방지 장치의 블럭도
도 6은 도 5의 데이터 스트로브 버퍼부(100)의 상세 회로도
도 7은 도 5의 버퍼 제어부(200)의 상세 블럭도
도 8은 도 7의 상세 회로도
도 9는 정상 모드에서 상기 도 8의 동작을 나타낸 파형도
도 10은 패스트 모드에서 상기 도 8의 동작을 나타낸 파형도
도 11은 슬로우 모드에서 상기 도 8의 동작을 나타낸 파형도

Claims (15)

  1. 데이터 스트로브 신호를 버퍼링하여 생성한 버퍼링 신호의 라이징 에지에 동기되는 라이징 펄스와 상기 버퍼링 신호의 폴링 에지에 동기되는 폴링 펄스를 출력하는 데이터 스트로브 버퍼부; 및
    버스트 종료 신호를 래치하여 상기 데이터 스트로브 버퍼부의 디스에이블 여부를 결정하는 버퍼 제어신호를 생성하고 상기 버퍼링 신호에 동기되어 생성된 펄스 신호의 제어에 따라 상기 버퍼 제어신호를 출력하는 버퍼 제어부;를 포함하고,
    상기 버스트 종료 신호는 상승 에지가 상기 펄스 신호 중 상기 데이터 스트로브 신호의 마지막 에지에 동기된 펄스의 상승 에지보다 먼저 발생하는 것을 특징으로 하는 링잉 방지 장치.
  2. 제 1항에 있어서,
    상기 버퍼 제어부는 상기 버퍼링 신호를 입력으로 하여 상기 펄스 신호를 생성하는 펄스 생성부;
    내부 라이트 커맨드 신호와 내부 클럭 신호를 입력으로 하여 라이트 동작의 종료를 알리는 상기 버스트 종료 신호를 생성하는 버스트 종료 신호 생성부; 및
    상기 버스트 종료 신호를 래치하여 상기 버퍼 제어신호를 생성하고 상기 펄스 신호의 제어에 따라 상기 버퍼 제어 신호를 출력하는 제어신호 생성부;를 포함하는 링잉 방지 장치.
  3. 삭제
  4. 제 2항에 있어서,
    상기 버스트 종료 신호 생성부는 상기 내부 라이트 커맨드 신호와 내부 클럭 신호를 입력으로 하여 상기 내부 라이트 커맨드 신호 입력 후 발생하는 클럭의 수를 카운트하여 다수의 카운터 신호를 출력하는 카운터부; 및
    상기 다수의 카운터 신호를 입력받아 버스트 길이 신호에 따라 선택적으로 출력하는 선택부;를 포함하는 링잉 방지 장치.
  5. 제 4항에 있어서,
    상기 카운터부는 상기 내부 라이트 커맨드 신호에서 셋되고 내부 클럭 신호에서 리셋되는 한 클럭 주기의 크기를 갖는 펄스를 생성하는 RS 래치와 상기 RS 래치의 출력을 클럭의 상승 에지마다 전달해주는 다수의 D 플립플롭을 포함하는 링잉 방지 장치.
  6. 제 4항에 있어서,
    상기 선택부는 상기 선택된 카운터 신호를 지연하여 상승 에지가 상기 펄스 신호의 유효한 펄스의 마지막 상승 에지보다 먼저 발생하도록 하는 링잉 방지 장 치.
  7. 제 4항에 있어서,
    상기 제어신호 생성부는 상기 버스트 종료 신호를 반전하는 래치부와,
    상기 펄스 신호에 의해 제어되고 상기 래치부에 입력되는 신호와 출력되는 신호의 전달을 제어하는 전달부;를 포함하는 링잉 방지 장치.
  8. 제 7항에 있어서,
    상기 전달부는 상기 펄스 신호가 로직 로우일 때 상기 버스트 종료 신호를 반전하여 상기 래치부로 전달하는 제 1 전달부와,
    상기 펄스 신호가 로직 하이일 때 상기 래치부의 출력 신호를 반전하여 전달하는 제 2 전달부를 포함하는 링잉 방지 장치.
  9. 제 7항에 있어서,
    상기 래치부는 상기 버스트 종료 신호와 상기 내부 라이트 커맨드 신호를 입력으로 하는 노아 연산부 및 그 출력을 반전하여 피드백 시키는 인버터를 포함하는 링잉 방지 장치.
  10. 제 7항에 있어서,
    상기 제어신호 생성부는 상기 내부 라이트 커맨드 신호를 입력으로 하여 상 기 내부 라이트 커맨드 신호가 인에이블될 때 상기 버퍼 제어신호를 로직 하이로 디스에이블 시키는 래치부를 더 포함하는 링잉 방지 장치.
  11. 데이터 스트로브 신호를 버퍼링하여 버퍼링 신호를 출력하는 데이터 스트로브 버퍼부;
    상기 버퍼링 신호를 드라이빙하여 드라이버 신호를 출력하는 드라이버부;
    상기 드라이버 신호를 입력받아 라이징 펄스와 폴링 펄스를 출력하는 펄스 출력부; 및
    라이트 종료 시점을 나타내는 버스트 종료 신호를 입력받아 이를 래치하고 상기 드라이버 신호 및 반전된 상기 드라이버 신호의 조합에 의해 생성된 펄스 신호에 의해 버스트 종료 신호의 입력과 출력의 전달을 제어하고, 상기 버스트 종료 신호와 상기 펄스 신호가 모두 하이 레벨이 되는 시점에서 로우 레벨로 인에이블되어 상기 드라이버부를 디스에이블 시키는 링잉 제어신호를 출력하는 링잉 제어신호 생성부;를 포함하는 것을 특징으로 하는 링잉 방지 장치.
  12. 제 11항에 있어서,
    상기 링잉 제어신호 생성부는 상기 버스트 종료 신호가 하이 레벨로 천이 된 후 상기 펄스 신호가 하이 레벨로 천이하는 경우에는, 상기 펄스 신호의 상승 에지가 발생하는 즉시 상기 링잉 제어신호를 인에이블 시키는 링잉 방지 장치.
  13. 제 11항에 있어서,
    상기 링잉 제어신호 생성부는 상기 펄스 신호가 하이 레벨로 천이 된 후 상기 버스트 종료 신호가 하이 레벨로 천이하는 경우에는, 상기 펄스 신호의 상승 에지에서 버스트 종료 신호를 래치한 후 상기 펄스 신호의 다음 상승 에지에서 상기 링잉 제어신호를 인에이블 시키는 링잉 방지 장치.
  14. 제 11항에 있어서,
    상기 링잉 제어신호 생성부는 상기 버스트 종료 신호를 래치하는 래치부;
    상기 펄스 신호가 로우 레벨일 때 버스트 종료 신호를 상기 래치부로 전달하는 제 1 전달부; 및
    상기 펄스 신호가 하이 레벨일 때 상기 래치부의 출력 신호를 전달하는 제 2 래치부를 포함하는 링잉 방지 장치.
  15. 제 11항에 있어서,
    상기 링잉 제어신호 생성부는 내부 라이트 커맨드 신호가 인에블될 때 상기 링잉 제어신호를 디스에이블 시키는 래치부를 포함하는 링잉 방지 장치.
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