KR100650844B1 - 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법 - Google Patents

데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법 Download PDF

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Abstract

본 발명은 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 데이터 스트로브 신호의 변화에 따라 센스 앰프 회로의 동작 개시 시점을 조절하므로, 데이터 입력 마진을 안정적으로 보장할 수 있다.
스트로브 버퍼, 데이터 스트로브 신호, 스트로브 펄스 신호, 출력 래치 신호

Description

데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법{Data input circuits of semiconductor memory device for guaranteeing input margin of data and data input operation method of the same}
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로, 데이터 출력 회로, 및 내부 회로를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 데이터 입력 회로의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 개략적으로 나타내는 블록도이다.
도 4는 도 3에 도시된 센스 앰프 회로 및 출력 래치 회로의 상세한 회로도이다.
도 5는 도 3에 도시된 데이터 입력 회로의 동작과 관련된 신호들의 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 개략적으로 나타내는 블록도이다.
도 7은 도 6에 도시된 데이터 입력 회로의 동작과 관련된 신호들의 타이밍도 이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200 : 데이터 입력 회로 110, SB1∼SBN : 스트로브 버퍼
120, CU1∼CUN : 입력 제어부 121 : 입력 래치 신호 발생기
122 : 분주기 123 : 스트로브 펄스 발생기
130, 210 : 출력 래치 신호 발생기 DL1∼DLJ : 래치부
MX1∼MXJ : 먹싱부 DSA1∼DSAJ : 데이터 센스 앰프부
DU1∼DUN : 데이터 입력부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 데이터 입력 회로는 데이터 스트로브(strobe) 신호에 동기하여, 외부 장치로부터의 입력 데이터를 수신한다. 따라서 상기 데이터 입력 회로는 상기 외부 장치로부터 상기 외부 입력 데이터 이외에 상기 스트로브 신호를 더 수신한다. 도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로, 데이터 출력 회로, 및 내부 회로를 개략적으로 나타내는 블록도이다. 도 1을 참고하면, 데이터 입력 회로(10)와 데이터 출력 회로(30)는 GIO(Global Input and Output) 라인(40)을 통하여 내부 회로(20)에 각각 연결된다. 도 1에 도시되지는 않 았지만, 상기 내부 회로(20)는 메모리 셀들을 포함하는 코아(core) 회로를 포함한다. 도 1에서는 상기 데이터 입력 회로(10)가 8비트의 외부 입력 데이터(DIN)를 수신하는 경우가 일례로서 도시된다. 상기 데이터 입력 회로(10)는 스트로브 버퍼(11), 래치 신호 발생기(12), 센싱 제어부(13), 데이터 입력 버퍼(14), 래치부(latch unit)(15), 먹싱부(multiplexer unit)(16), 및 입출력 센스 앰프(IOSA; Input and Output Sense Amplifier)(17)를 포함한다. 도 2에서 참고되는 것과 같이, 상기 래치부(15)는 상기 래치 신호 발생기(12)로부터 수신되는 래치 제어 신호들(LCTL1∼LCTL8)에 각각 응답하여, 직렬로 입력되는 입력 데이터(DIN)의 비트들을 각각 래치하고, 그 래치된 데이터들(DLAT1∼DLAT8)을 병렬로 출력한다. 이때, 상기 래치 신호 발생기(12)가 상기 스트로브 신호(DQS)에 동기하여 상기 래치 제어 신호들(LAT1∼LAT8)을 생성하므로, 상기 래치 제어 신호들(LCTL1∼LCTL8)이 각각 토글(toggle)되는 시점들은 상기 스트로브 신호(DQS)가 상기 데이터 입력 회로(10)에 입력되는 시점이 변화할 때 각각 변화될 수 있다. 이를 좀 더 상세히 설명하면, 상기 데이터 입력 회로(10)를 포함하는 반도체 메모리 장치와, 상기 반도체 메모리 장치에 상기 스트로브 신호(DQS)를 전송하는 외부 장치(미도시) 사이에 존재하는 기생 캐패시턴스, 또는 상기 반도체 메모리 장치 및 상기 외부 장치의 PVT(즉, 공정, 전압, 및 온도)의 변화에 의해, 상기 스트로브 신호(DQS)에 스큐(skew)가 발생할 수 있다. 이처럼, 상기 스트로브 신호(DQS)에 스큐가 발생할 경우, 상기 스트로브 신호(DQS)가 상기 데이터 입력 회로(10)에 입력되는 시점이 변화할 수 있다. 다시 말하면, 상기 스트로브 신호(DQS)가 클록 신호(즉, 시스템 클록 신호)(CLK)에 정확하게 동기되지 않고, 상기 스트로브 신호(DQS)의 위상이 상기 클록 신호(CLK)의 위상보다 더 빨라지거나, 또는 더 느려질 수 있다. 하지만 반도체 메모리 장치의 안정적인 기입 동작을 위해서는 상기 반도체 메모리 장치에 기입 명령(WRT)이 입력된 시점으로부터 설정된 시간 내에 상기 스트로브 신호(DQS)가 상기 스트로브 입력 버퍼(11)에 입력되어야 한다. 즉, 상기 스트로브 신호(DQS)가 토글하기 시작하여 첫 번째 라이징 에지가 생성되는 시점이 상기 설정된 시간 내에 포함되어야 한다. 이를 위해, 반도체 메모리 장치의 스펙(spec)은 상기 반도체 메모리 장치에 상기 기입 명령(WRT)이 입력된 시점으로부터 상기 스트로브 신호(DQS)의 첫 번째 라이징 에지가 생성될 때까지 걸리는 시간(tDQSS; from write command to first rising edge of DQS)의 범위를 최소 시간(tDQSSmin)과 최대 시간(tDQSSmax)으로서 규정하고 있다. 상기 스트로브 신호(DQS)의 상기 시간(tDQSS)이 최소일 경우(즉, tDQSSmin), 도 2에서 참고되는 것과 같이, 상기 스트로브 신호(DQS)의 위상은 상기 클록 신호(CLK)의 위상보다 시간(t1)만큼 더 빠르다. 반대로 상기 스트로브 신호(DQS)의 상기 시간(tDQSS)이 최대일 경우(즉, tDQSSmax), 상기 스트로브 신호(DQS)의 위상은 상기 클록 신호(CLK)의 위상보다 시간(t2)만큼 더 느리다. 결과적으로, 상기 시간(tDQSS)이 최소일 경우(즉, tDQSSmin) 상기 래치부(15)가 상기 래치된 데이터들(DLAT1∼DLAT8)을 출력하는 시점은, 상기 시간(tDQSS)이 최대일 경우(즉, tDQSSmax) 상기 래치부(15)가 상기 래치된 데이터들(DLAT1'∼DLAT8')을 출력하는 시점보다 시간(△T)만큼 더 앞서게 된다. 그 결과, 상기 먹싱부(16)가 상기 래치된 데이터들(DLAT1∼DLAT8)을 수신하고, 데이터들(DMLX1∼DMLX8)을 상기 IOSA(17)에 출력하는 시점이, 상기 먹싱부(16)가 상기 래치된 데이터들(DLAT1'∼DLAT8')을 수신하고, 데이터들(DMLX1'∼DMLX8')를 상기 IOSA(17)에 출력하는 시점보다 앞서게 된다. 하지만 상기 IOSA(17)는 상기 시간(tDQSS)의 변화에 무관하게, 상기 클록 신호(CLK)에 동기하는 센싱 제어 신호(DINST)에 응답하여 동작하기 때문에, 상기 IOSA(17)가 동작을 시작하는 시점은 일정하게 고정된다. 여기에서, 상기 클록 신호(CLK)는 상기 데이터 입력 회로(10)를 포함하는 반도체 메모리 장치에 포함된 내부 클럭 발생기(미도시)에 의해 발생되므로, 안정적이고, 상기 클록 신호(CLK)에 스큐가 거의 발생하지 않는다. 결국, 상기 시간(tDQSS)이 최소일 경우(즉, tDQSSmin), 또는 최대일 경우(즉, tDQSSmax), 상기 먹싱부(16)가 상기 데이터들(DMLX1∼DMLX8 또는 DMLX1'∼DMLX8')을 출력하는 시점(P1 또는 P2)이 변화되어도, 상기 IOSA(17)가 센싱 및 증폭 동작을 개시하는 시점(즉, 상기 센싱 제어 신호(DINST)가 인에이블되는 시점)(P5)은 상기 클록 신호(CLK)에 동기하도록 고정된다. 그 결과, 도 2에서 참고되는 것과 같이, 상기 시점(P1)에서 상기 시점(P5)까지의 시간(t3)이 상기 시점(P2)에서 상기 시점(P5)까지의 시간(t4)보다 더 길어진다. 또, 상기 시간들(t3, t4)의 차이로 인하여, 상기 센싱 제어 신호(DINST)가 디세이블되는 시점(P6)에서 상기 데이터들(DMLX1∼DMLX8, DMLX1'∼DMLX8')이 각각 천이되는 시점들(P3, P4)까지의 시간들(t5, t6)이 서로 달라진다. 이처럼 상기 시간들(t3 및 t4, 또는 t5 및 t6)이 변화하면, 데이터 입력 마진(margin)이 보장될 수 없다. 상술한 것과 같이, 상기 데이터 입력 회로(10)는 상기 데이터 스트로브 신호(DQS)의 상기 시간(tDQSS)의 변화에 무관하게, 상기 클록 신호(CLK)에 동기하여 상기 IOSA(17)를 동 작시키므로, 데이터 입력 마진을 안정적으로 보장할 수 없는 문제점이 있다. 이러한 문제는 GDDR(graphic double data rate)4 SDRAM(synchronous dynamic random access memory)과 같이, 비교적 높은 주파수로 동작하는 고속 반도체 메모리 장치에서 더욱 심각하게 나타날 수 있다. 즉, 고속 반도체 메모리 장치에서는 입력 데이터의 셋업 및 홀드 타임(setup and hold time) 마진이 감소하기 때문에, 저주파수로 동작하는 반도체 메모리 장치에 비하여 고속 반도체 메모리 장치의 데이터 입력 마진이 더욱 감소하게 된다. 이러한 데이터 입력 마진의 감소는 반도체 메모리 장치의 기입 동작 패일(fail)을 일으키는 원인이 될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 데이터 스트로브 신호에 기초하여 센스 앰프 회로의 동작 개시 시점을 조절함으로써, 데이터 입력 마진을 안정적으로 보장할 수 있는 반도체 메모리 장치의 데이터 입력 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 데이터 스트로브 신호에 기초하여 센스 앰프 회로의 동작 개시 시점을 조절함으로써, 데이터 입력 마진을 안정적으로 보장할 수 있는 반도체 메모리 장치의 데이터 입력 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치의 데이터 입력 회로는, 스트로브 버퍼, 데이터 입력 버퍼들, 입력 제어부, 출 력 래치 신호 발생기, 래치부들, 먹싱부들, 및 데이터 센스 앰프부들을 포함한다. 스트로브 버퍼는 데이터 입력 신호에 응답하여, 외부 데이터 스트로브 신호를 수신하고, 데이터 스트로브 신호를 출력한다. 데이터 입력 버퍼들은 데이터 입력 신호에 응답하여, 외부 입력 데이터들을 각각 수신하고, 입력 데이터들을 각각 출력한다. 입력 제어부는 데이터 스트로브 신호에 기초하여, 입력 래치 신호들과 스트로브 펄스 신호들을 발생한다. 출력 래치 신호 발생기는 클록 신호와 기입 명령에 응답하여, 출력 래치 신호를 발생한다. 래치부들은 입력 래치 신호들에 응답하여, 입력 데이터들을 각각 래치하고, 래치 데이터들을 각각 출력한다. 먹싱부들은 래치 데이터들을 각각 수신하고, 먹싱 데이터들을 각각 출력한다. 데이터 센스 앰프부들은 스트로브 펄스 신호들에 응답하여, 먹싱 데이터들을 각각 센싱 및 증폭하고, 그 증폭 데이터들을 출력 래치 신호에 응답하여, 글로벌 입출력 라인들에 각각 출력한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치의 데이터 입력 회로는, 제1 내지 제N 스트로브 버퍼들, 제1 내지 제N 입력 제어부들, 출력 래치 신호 발생기, 및 제1 내지 제N 데이터 입력부들을 포함한다. 제1 내지 제N 스트로브 버퍼들은 데이터 입력 신호에 응답하여, 제1 내지 제N(N은 정수) 외부 데이터 스트로브 신호들을 각각 수신하고, 제1 내지 제N 데이터 스트로브 신호들을 각각 출력한다. 제1 내지 제N 입력 제어부들은 제1 내지 제N 데이터 스트로브 신호들에 각각 기초하여, 제1 내지 제N 입력 제어 신호들을 각각 발생한다. 출력 래치 신호 발생기는 클록 신호와 기입 명령에 응답하여, 출력 래치 신호를 발생한다. 제1 내지 제N 데이터 입력부들은 데이터 입력 신호에 응답하여, 제1 내지 제N 그룹의 외부 입력 데이터들을 각각 수신하고, 제1 내지 제N 입력 제어 신호들에 각각 응답하여, 제1 내지 제N 그룹의 외부 입력 데이터들을 각각 래치하여, 센싱 및 증폭하고, 제1 내지 제N 그룹의 증폭 데이터들을 제1 내지 제N 그룹의 글로벌 입출력 라인들에 각각 출력한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 입력 동작 방법은, 데이터 입력 신호에 응답하여, 외부 데이터 스트로브 신호를 수신하고, 데이터 스트로브 신호를 출력하는 단계; 데이터 입력 신호에 응답하여, 외부 입력 데이터들을 각각 수신하고, 입력 데이터들을 각각 출력하는 단계; 데이터 스트로브 신호에 기초하여, 입력 래치 신호들과 스트로브 펄스 신호들을 발생하는 단계; 입력 래치 신호들에 응답하여, 입력 데이터들을 각각 래치하고, 래치 데이터들을 각각 출력하는 단계; 래치 데이터들을 각각 수신하고, 먹싱 데이터들을 각각 출력하는 단계; 스트로브 펄스 신호들에 응답하여, 먹싱 데이터들을 각각 센싱 및 증폭하고, 그 증폭 데이터들을 출력하는 단계; 클록 신호와 기입 명령에 응답하여, 출력 래치 신호를 발생하는 단계; 및 출력 래치 신호에 응답하여, 증폭 데이터들을 글로벌 입출력 라인들에 각각 출력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 개략적으로 나타내는 블록도이다. 도 3을 참고하면, 데이터 입력 회로(100)는 스트로브 버퍼(110), 입력 제어부(120), 출력 래치 신호 발생기(130), 데이터 입력 버퍼들(DB1∼DBJ)(J는 정수), 래치부들(DL1∼DLJ), 먹싱부들(MX1∼MXJ), 및 데이터 센스 앰프부들(DSA1∼DSAJ)을 포함한다. 상기 스트로브 버퍼(110)는 데이터 입력 신호(ENDI)에 응답하여, 외부 데이터 스트로브 신호(EDQS)를 수신하고, 데이터 스트로브 신호(DQSL)를 출력한다. 좀 더 상세하게는, 상기 스트로브 버퍼(110)는 상기 외부 데이터 스트로브 신호(EDQS)의 전압 레벨을 CMOS 로직 레벨(즉, 상기 입력 제어부(120)의 동작에 적합한 전압 레벨)로 변환하고, 그 변환된 전압 레벨을 가지는 상기 데이터 스트로브 신호(DQSL)를 출력한다. 상기 입력 제어부(120)는 입력 래치 신호 발생기(121), 분주기(122), 및 스트로브 펄스 발생기(123)를 포함한다. 상기 입력 래치 신호 발생기(121)는 상기 데이터 스트로브 신호(DQSL)에 기초하여, 입력 래치 신호들(DLST1∼DLSTK)(K는 정수)을 발생한다. 좀 더 상세하게는, 도 5에서 참고되는 것과 같이, 상기 데이터 스트로브 신호(DQSL)의 라이징 에지들(rising edges)에 각각 동기하는 상기 입력 래치 신호들(DLST1∼DLSTK)을 순차적으로 발생한다. 결과적으로, 상기 입력 래치 신호들(DLST1∼DLSTK)은 순차적으로 인에이블된다. 상기 분주기(122)는 상기 데이터 스트로브 신호(DQSL)를 설정된 횟수(예를 들어, 2회)만큼 분주하고, 분주 신호(DVDQS)를 출력한다. 상기 스트로브 펄스 발생기(123)는 상기 분주 신호(DVDQS)에 기초하여, 스트로브 펄스 신호들(SP1, SP2)을 발 생한다. 바람직하게, 상기 스트로브 펄스 신호들(SP1, SP2)은 도 5에서 참고되는 것과 같이, 기입 명령(WT)이 발생한 시점으로부터 설정된 시간 이 후에 동시에 인에이블되는 펄스 신호이다. 도 3에서 구체적으로 도시되지는 않았지만, 상기 스트로브 펄스 발생기(123)는 펄스 신호를 발생하는 한 다양한 형태의 회로들(또는 로직 회로들)로 구현될 수 있다. 상기 출력 래치 신호 발생기(130)는 클록 신호(CK)와 상기 기입 명령(WT)에 응답하여, 출력 래치 신호(DINSTP)를 발생한다.
상기 데이터 입력 버퍼들(DB1∼DBJ)은 상기 데이터 입력 신호(ENDI)에 응답하여, 외부 입력 데이터들(EDI1∼EDIJ)을 각각 수신하고, 입력 데이터들(DI1∼DIJ)을 각각 출력한다. 좀 더 상세하게는, 상기 데이터 입력 버퍼들(DB1∼DBJ)이 상기 스트로브 버퍼(110)와 유사하게, 상기 외부 입력 데이터들(EDI1∼EDIJ)의 전압 레벨들을 각각 CMOS 로직 레벨로 변환하여, 상기 입력 데이터들(DI1∼DIJ)을 각각 출력한다. 상기 래치부들(DL1∼DLJ)은 상기 입력 래치 신호들(DLST1∼DLSTK)에 응답하여, 상기 입력 데이터들(DI1∼DIJ)을 각각 래치하고, 래치 데이터들(LDT1∼LDTJ)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 입력 데이터들(DI1∼DIJ) 각각은 복수의 비트들(예를 들어, K비트)을 포함한다. 예를 들어, 상기 래치부(DL1)는 순차적으로 인에이블되는 상기 입력 래치 신호들(DLST1∼DLSTK)에 응답하여, 상기 입력 데이터(DI1)의 비트들(B11∼B1K)을 각각 래치하고, 상기 비트들(B11∼B1K)을 병렬로 상기 래치 데이터(LDT1)로서 출력한다. 상기 래치부들(DL2∼DLJ) 역시 상기 래치부(DL1)와 유사하게 동작한다.
상기 먹싱부들(MX1∼MXJ)은 상기 래치 데이터들(LDT1∼LDTJ)을 각각 수신한 다. 상기 먹싱부들(MX1∼MXJ)은 테스트 모드 신호(TM)에 응답하여, 노말 모드 또는 테스트 모드로 동작한다. 상기 먹싱부들(MX1∼MXJ)은 상기 노말 모드로 동작할 때, 상기 래치 데이터들(LDT1∼LDTJ)을 먹싱 데이터들(MDT1∼MDTJ)로서 각각 출력한다. 또, 상기 먹싱부들(MX1∼MXJ)은 상기 테스트 모드로 동작할 때, 테스트 데이터들(미도시)을 발생하고, 상기 테스트 데이터들을 상기 먹싱 데이터들(MDT1∼MDTJ)로서 각각 출력한다. 바람직하게, 상기 먹싱 데이터들(MDT1∼MDTJ) 각각은 K 비트이다. 예를 들어, 상기 먹싱 데이터(MDT1)는 비트들(X11∼X1K)을 포함한다. 상기 데이터 센스 앰프부들(DSA1∼DSAJ)은 상기 스트로브 펄스 신호들(SP1, SP2)에 응답하여, 상기 먹싱 데이터들(MDT1∼MDTJ)을 각각 센싱 및 증폭하고, 그 증폭 데이터들(AMDI1∼AMDIJ)을 상기 출력 래치 신호(DINSTP)에 응답하여, 글로벌 입출력 라인들(GIO11∼GIOJK)에 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 데이터 센스 앰프부들(DSA1∼DSAJ) 각각은, 센스 앰프 회로들과 출력 래치 회로들을 포함한다. 상기 데이터 센스 앰프부들(DSA1∼DSAJ)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 데이터 센스 앰프부(DSA1)의 구성 및 동작을 중심으로 설명하면 다음과 같다. 상기 데이터 센스 앰프부(DSA1)는 센스 앰프 회로들(SA11∼SA1K)과 출력 래치 회로들(OLT11∼OLT1K)을 포함한다. 상기 센스 앰프 회로들(SA11∼SA1K)은 상기 펄스 신호들(SP1, SP2)에 응답하여, 상기 먹싱 데이터(MDT1)의 상기 비트들(X11∼X1K)을 각각 센싱하여 증폭하고, 센싱 신호들(AD11∼AD1K)을 각각 출력한다. 상기 출력 래치 회로들(OLT11∼OLT1K)은 상기 출력 래치 신호(DINSTP)에 응답하여, 상기 센싱 신호들(AD11∼AD1K)을 각각 래치하고, 래치된 상기 센싱 신호들(AD11∼AD1K) 을 상기 증폭 데이터(AMDI1)의 비트들(ADI11∼ADI1K)로서 상기 글로벌 입출력 라인들(GIO11∼GIO1K)에 각각 출력한다.
도 4를 참고하여, 상기 센스 앰프 회로들(SA11∼SA1K) 및 상기 출력 래치 회로들(OLT11∼OLT1K)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 센스 앰프 회로들(SA11∼SA1K) 및 상기 출력 래치 회로들(OLT11∼OLT1K)의 구성 및 동작은 서로 유사하므로, 도 4에서는 상기 센스 앰프 회로(SA11) 및 상기 출력 래치 회로(OLT11)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 센스 앰프 회로(SA11)는 센스 앰프(140), 초기화 회로(150), 및 드라이버 회로(160)를 포함한다. 상기 센스 앰프(140)는 인버터(141), PMOS 트랜지스터들(142, 143), 및 NMOS 트랜지스터들(144∼148)을 포함한다. 상기 인버터(141)는 상기 비트(X11)를 반전시키고, 반전된 신호(X11B)를 출력한다. 상기 PMOS 트랜지스터들(142, 143)과 상기 NMOS 트랜지스터들(144, 145)은 크로스 커플드(cross-coupled) 접속 방식으로 접속된다. 이를 좀 더 상세히 설명하면, 상기 PMOS 트랜지스터들(142, 143)의 소스들은 내부 전압(VDD)에 연결된다. 상기 PMOS 트랜지스터(142)의 드레인은 출력 노드(OUT1)에 연결되고, 그 게이트는 상기 출력 노드(OUT2)에 연결된다. 또, 상기 PMOS 트랜지스터(143)의 드레인은 출력 노드(OUT2)에 연결되고, 그 게이트는 상기 출력 노드(OUT1)에 연결된다. 상기 NMOS 트랜지스터(144)의 드레인은 상기 출력 노드(OUT1)에 연결되고, 그 게이트는 상기 출력 노드(OUT2)에 연결된다. 또, 상기 NMOS 트랜지스터(145)의 드레인은 상기 출력 노드(OUT2)에 연결되고, 그 게이트는 상기 출력 노드(OUT1)에 연결된다. 결과적으로, 상기 출력 노드(OUT1)의 전압 레벨 에 따라 상기 PMOS 트랜지스터(143)와 상기 NMOS 트랜지스터(145)가 각각 턴 온 또는 오프되고, 상기 출력 노드(OUT2)의 전압 레벨에 따라 상기 PMOS 트랜지스터(142)와 상기 NMOS 트랜지스터(144)가 각각 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(146)의 드레인은 상기 NMOS 트랜지스터(144)의 소스에 연결되고, 그 게이트에는 상기 비트(X11)가 입력된다. 상기 NMOS 트랜지스터(147)의 드레인은 상기 NMOS 트랜지스터(145)의 소스에 연결되고, 그 게이트에는 상기 반전된 신호(X11B)가 입력된다. 상기 NMOS 트랜지스터(148)의 드레인은 상기 NMOS 트랜지스터들(146, 147)의 소스들에 연결되고, 그 소스는 그라운드 전압(VSS)에 연결된다. 상기 NMOS 트랜지스터(148)의 게이트에는 상기 스트로브 펄스 신호(SP1)가 입력된다. 상기 NMOS 트랜지스터(148)는 상기 스트로브 펄스 신호(SP1)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 NMOS 트랜지스터(148)가 턴 온될 때, 상기 센스 앰프(140)가 인에이블되어, 상기 비트(X11)와 상기 반전된 신호(X11B)의 미세한 전압 차를 센싱하고 증폭시켜, 상기 출력 노드들(OUT1, OUT2)에 출력 신호들(SD1, SD2)을 출력한다.
상기 초기화 회로(150)는 PMOS 트랜지스터들(151∼153)을 포함한다. 상기 PMOS 트랜지스터들(151, 152)의 소스들에는 상기 내부 전압(VDD)이 각각 입력된다. 상기 PMOS 트랜지스터(151)의 드레인은 상기 출력 노드(OUT1)에 연결되고, 상기 PMOS 트랜지스터(152)의 드레인은 상기 출력 노드(OUT2)에 연결된다. 또, 상기 PMOS 트랜지스터(153)의 드레인과 소스는 상기 출력 노드들(OUT1, OUT2)에 각각 연결된다. 상기 PMOS 트랜지스터들(151∼153)의 게이트들에는 상기 스트로브 펄스 신 호(SP2)가 입력된다. 결과적으로, 상기 스트로브 펄스 신호(SP2)에 응답하여, 상기 PMOS 트랜지스터들(151∼153)이 동시에 턴 온 또는 오프된다. 상기 PMOS 트랜지스터들(151∼153)이 턴 온될 때, 상기 출력 노드들(OUT1, OUT2)에 상기 내부 전압(VDD)이 공급되어, 상기 센스 앰프(140)가 초기화된다. 바람직하게, 상기 초기화 회로(150)는 상기 센스 앰프(140)가 인에이블되어 센싱 및 증폭 동작을 실행할 때, 상기 출력 노드들(OUT1, OUT2)에 상기 내부 전압(VDD)의 공급 동작을 정지한다. 다시 말하면, 상기 센스 앰프(140)가 인에이블될 때, 상기 초기화 회로(150)의 상기 PMOS 트랜지스터들(151∼153)이 턴 오프된다. 그 결과, 상기 센스 앰프(140)의 센싱 및 증폭 동작 동안, 상기 초기화 회로(150)는 상기 출력 노드들(OUT1, OUT2)의 전압 레벨들에 아무런 영향을 미치지 않는다. 이 후, 상기 센스 앰프(140)의 센싱 및 증폭 동작이 종료되면, 상기 초기화 회로(150)가 상기 출력 노드들(OUT1, OUT2)에 상기 내부 전압(VDD)을 공급함으로써, 상기 센스 앰프(140)를 초기화시킨다.
상기 드라이버 회로(160)는 인버터(161), PMOS 트랜지스터(162), 및 NMOS 트랜지스터(163)를 포함한다. 상기 인버터(161)는 상기 출력 노드(OUT1)로부터 수신되는 상기 출력 신호(SD1)를 반전시키고, 그 반전된 신호(SD1B)를 출력한다. 상기 PMOS 트랜지스터(162)는 상기 내부 전압(VDD)과 출력 노드(OUT3) 사이에 연결되고, 상기 반전된 신호(SD1B)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(163)는 상기 출력 노드(OUT3)와 상기 그라운드 전압(VSS) 사이에 연결되고, 상기 출력 신호(SD2)에 응답하여 턴 온 또는 오프된다. 상기 드라이버 회로(160)는 상기 출력 신호들(SD1, SD2)에 응답하여, 상기 출력 노드(OUT3)에 센싱 신호(AD11)를 출 력한다. 상기 출력 래치 회로(OLT11)는 패스(pass) 회로(171), 래치 회로(172), 및 인버터(173)를 포함한다. 상기 패스 회로(171)는 인버터(174)와 전송 게이트(175)를 포함한다. 상기 인버터(174)는 상기 출력 래치 신호(DINSTP)를 반전시키고, 반전된 출력 래치 신호(DINSTPB)를 출력한다. 상기 전송 게이트(175)는 상기 출력 래치 신호(DINSTP)와 상기 반전된 출력 래치 신호(DINSTPB)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 센싱 신호(AD11)를 수신하여 상기 래치 회로(172)에 출력한다. 바람직하게, 상기 출력 래치 신호(DINSTP)가 인에이블될 때, 상기 전송 게이트(175)가 턴 온된다. 상기 래치 회로(172)는 인버터들(176, 177)을 포함한다. 상기 래치 회로(172)는 상기 전송 게이트(175)로부터 수신되는 상기 센싱 신호(AD11)를 래치하고, 그 래치 신호(AD11B)를 출력한다. 상기 인버터(173)는 상기 래치 신호(AD11B)를 반전시키고, 그 반전된 신호를 상기 증폭 데이터(AMDI1)의 비트(ADI11)로서 상기 글로벌 입출력 라인(GIO11)에 출력한다.
다음으로, 도 5를 참고하여, 상기 데이터 입력 회로(100)의 동작 과정을 상세히 설명한다. 먼저, 데이터 입력 신호(ENDI)가 인에이블되고, 외부 데이터 스트로브 신호(EDQS)가 상기 스트로브 버퍼(110)에 입력되고, 상기 외부 입력 데이터들(EDI1∼EDIJ)이 상기 데이터 입력 버퍼들(DB1∼DBJ)에 각각 입력된다. 상기 스트로브 버퍼(110)는 상기 데이터 입력 신호(ENDI)에 응답하여, 상기 외부 데이터 스트로브 신호(EDQS)를 수신하고, 데이터 스트로브 신호(DQSL)를 출력한다. 또, 상기 데이터 입력 버퍼들(DB1∼DBJ)은 상기 데이터 입력 신호(ENDI)에 각각 응답하여, 상기 외부 입력 데이터들(EDI1∼EDIJ)을 수신하고, 입력 데이터들(DI1∼DIJ)을 각 각 출력한다. 입력 제어부(120)의 입력 래치 신호 발생기(121)는 상기 데이터 스트로브 신호(DQSL)에 기초하여, 입력 래치 신호들(DLST1∼DLSTK)을 순차적으로 인에이블시켜 출력한다. 래치부들(DL1∼DLJ)은 상기 입력 래치 신호들(DLST1∼DLSTK)에 응답하여, 상기 입력 데이터들(DI1∼DIJ)을 각각 래치하고, 래치 데이터들(LDT1∼LDTJ)을 각각 출력한다. 테스트 모드 신호(TM)가 디세이블된 경우(즉, 노말 모드인 경우), 상기 먹싱부들(MX1∼MXJ)은 상기 래치 데이터들(LDT1∼LDTJ)의 비트들(B11∼B1K,...,BJ1∼BJK)을 먹싱 데이터들(MDT1∼MDTJ)의 비트들(X11∼X1K,...,XJ1∼XJK)로서 각각 출력한다.
한편, 상기 입력 제어부(120)의 분주기(122)는 상기 데이터 스트로브 신호(DQSL)를 분주하고, 분주 신호(DVDQS)를 출력한다. 예를 들어, 상기 분주기(122)는 상기 데이터 스트로브 신호(DQSL)를 2회 분주할 수 있다. 이 경우, 도 5에서 상기 분주 신호(DVDQS)의 타이밍도가 도시되어 있지 않지만, 상기 분주 신호(DVDQS)의 주기는 상기 데이터 스트로브 신호(DQSL)의 주기의 2배로 된다. 또, 상기 입력 제어부(120)의 스트로브 펄스 발생기(123)는 상기 분주 신호(DVDQS)를 기초로 하여, 스트로브 펄스 신호들(SP1, SP2)을 발생한다. 바람직하게, 상기 스트로브 펄스 신호들(SP1, SP2)은 상기 기입 명령(WT)이 발생한 시점으로부터 설정된 시간이 경과한 후, 동시에 펄스 신호 형태로 인에이블된다. 여기에서, 상기 스트로브 펄스 신호들(SP1, SP2)은 상기 데이터 스트로브 신호(DQSL)에 기초하여 생성되므로, 상기 데이터 스트로브 신호(DQSL)(즉, 외부 데이터 스트로브 신호(EDQS))의 변화에 영향을 받는다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 데이터 입력 회로(100) 에 상기 기입 명령(WT)이 입력된 시점으로부터 상기 외부 데이터 스트로브 신호(EDQS)의 첫 번째 라이징 에지가 생성될 때까지 걸리는 시간(tDQSS)이 변화하면, 상기 입력 제어부(120)가 상기 시간(tDQSS)에 비례하게 상기 스트로브 펄스 신호들(SP1, SP2)의 인에이블 시점들을 변화시킨다.
도 5에서는 상기 시간(tDQSS)이 최소(tDQSSmin)일 때, 상기 데이터 입력 회로(100)의 동작과 관련된 신호들의 타이밍도와, 상기 시간(tDQSS)이 최대(tDQSSmax)인 경우, 상기 데이터 입력 회로(100)의 동작과 관련된 신호들의 타이밍도가 각각 도시되어 있다. 이하, 상기 시간(tDQSS)이 최소(tDQSSmin)인 경우 데이터 센스 앰프부들(DSA1∼DSAJ)의 동작 과정과, 상기 시간(tDQSS)이 최대(tDQSSmax)인 경우 데이터 센스 앰프부들(DSA1∼DSAJ)의 동작 과정을 비교하여 설명한다. 도 5에서 참고되는 것과 같이, 상기 시간(tDQSS)이 최소(tDQSSmin)일 때(이하, '첫 번째 경우'라 함)보다 상기 시간(tDQSS)이 최대(tDQSSmax)일 때(이하, '두 번째 경우'라 함), 상기 외부 데이터 스트로브 신호(EDQS)가 상기 스트로브 버퍼(110)에 시간(△T)만큼 더 늦게 입력된다. 그 결과, 상기 첫 번째 경우보다 상기 두 번째 경우에서, 상기 래치부들(DL1∼DLJ)이 상기 입력 데이터들(DI1∼DIJ)을 각각 래치하는 시점이 더 느려진다. 또한, 상기 먹싱부들(MX1∼MXJ)이 상기 먹싱 데이터들(MDT1∼MDTJ)을 각각 출력하는 시점도 상기 첫 번째 경우(이때, 출력 시점은 D1이다.) 보다 상기 두 번째 경우(이때, 출력 시점은 D3이다.)에서 더 느리다. 한편, 상기 입력 제어부(120)는 상기 시간(tDQSS)의 변화에 따라 상기 스트로브 펄스 신호들(SP1, SP2)의 인에이블 시점을 조절한다. 즉, 상기 입력 제어부(120)는 상기 첫 번째 경우 상기 스트로브 펄스 신호들(SP1, SP2)을 시점(D2)에 인에이블시키고, 상기 두 번째 경우, 상기 스트로브 펄스 신호들(SP1, SP2)을 상기 시점(D2)보다 더 느린 시점(D4)에 인에이블시킨다. 결과적으로, 상기 첫 번째 경우 상기 스트로브 펄스 신호들(SP1, SP2)의 인에이블 시점(D2)과 상기 두 번째 경우 상기 스트로브 펄스 신호들(SP1, SP2)의 인에이블 시점(D4) 사이에는 시간(T15)만큼의 차이가 발생한다. 또, 상기 데이터 센스 앰프부들(DSA1∼DSAJ)의 센스 앰프 회로들(SA11∼SA1K,...,SAJ1∼SAJK)이 동작을 시작하는 시점이 상기 첫 번째 경우와 상기 두 번째 경우에 서로 다르다. 결과적으로, 상기 먹싱부들(MX1∼MXJ)이 상기 먹싱 데이터들(MDT1∼MDTJ)을 출력하는 시점이 느려질 때, 이에 대응하게 상기 센스 앰프 회로들(SA11∼SA1K,...,SAJ1∼SAJK)이 동작을 시작하는 시점도 느려진다. 또, 상기 먹싱부들(MX1∼MXJ)이 상기 먹싱 데이터들(MDT1∼MDTJ)을 출력하는 시점이 빨라질 때, 이에 대응하게 상기 센스 앰프 회로들(SA11∼SA1K,...,SAJ1∼SAJK)이 동작을 시작하는 시점도 빨라진다. 결국, 상기 시점들(D1, D2)간의 시간(T11)과 상기 시점들(D3, D4)간의 시간(T12)이 동일하게 되고, 시점들(D5, D6)간의 시간(T13)과 시점들(D7, D8)간의 시간(T14)이 동일하게 되므로, 데이터 입력 마진이 안정적으로 보장될 수 있다.
이 후, 출력 래치 신호 발생기(130)가 클록 신호(CK)와 상기 기입 명령(WT)에 응답하여, 출력 래치 신호(DINSTP)를 발생한다. 상기 출력 래치 신호(DINSTP)에 응답하여, 상기 데이터 센스 앰프부들(DSA1∼DSAJ)의 출력 래치 회로들(OLT11∼OLT1K,...,OLTJ1∼OLTJK)이 상기 센스 앰프 회로들(SA11∼SA1K,...,SAJ1∼SAJK)로 부터 수신되는 센싱 신호들(AD11∼AD1K,...,ADJ1∼ADJK)을 각각 래치하고, 글로벌 입출력 라인들(GIO11∼GIO1K,...,GIOJ1∼GIOJK)에 증폭 데이터들(AMDI1∼AMDIJ)의 비트들(ADI11∼ADI1K,...,ADIJ1∼ADIJK)로서 각각 출력한다.
상술한 것과 같이, 상기 데이터 입력 회로(100)는 상기 외부 데이터 스트로브 신호(EDQS)의 상기 시간(tDQSS)이 변화함에 따라, 상기 센스 앰프부들(DSA1∼DSAJ)의 동작 개시 시점을 변화시키므로, 데이터 입력 마진을 안정적으로 보장할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로를 개략적으로 나타내는 블록도이다. 도 6을 참고하면, 데이터 입력 회로(200)는 스트로브 버퍼들(SB1∼SBN)(N은 정수), 입력 제어부들(CU1∼CUN), 데이터 입력부들(DU1∼DUN), 및 출력 래치 신호 발생기(210)를 포함한다. 상기 스트로브 버퍼들(SB1∼SBN)은 데이터 입력 신호(ENDI)에 응답하여, 외부 데이터 스트로브 신호들(EDQS1∼EDQSN)을 각각 수신하고, 데이터 스트로브 신호들(DQSL1∼DQSLN)을 각각 출력한다. 상기 입력 제어부들(CU1∼CUN)은 상기 데이터 스트로브 신호들(DQSL1∼DQSLN)에 각각 기초하여, 입력 제어 신호들(ICTL1∼ICTLN)을 각각 발생한다. 상기 입력 제어 신호들(ICTL1∼ICTLN) 각각은 스트로브 펄스 신호들(SP1, SP2)과 입력 래치 신호들(DLST1∼DLSTK)을 포함한다. 상기 입력 제어부들(CU1∼CUN) 각각은 입력 래치 신호 발생기(121), 분주기(122), 및 스트로브 펄스 발생기(123)를 포함한다. 상기 입력 래치 신호 발생기(121), 상기 분주기(122), 및 스트로브 펄스 발생기(123)의 구체적인 동작은 도 3을 참고하여 상술한 것과 실질적으로 동일하므로, 이들에 대한 상세한 설명은 생략된다. 상기 데이터 입력부들(DU1∼DUN)들은 상기 데이터 입력 신호(ENDI)에 응답하여, 제1 내지 제N 그룹(EDIG1∼EDIGN)의 외부 입력 데이터들(EDI1∼EDIJ)(J는 정수)을 각각 수신한다. 상기 데이터 입력부들(DU1∼DUN)들은 상기 입력 제어 신호들(ICTL1∼ICTLN)과 출력 래치 신호(DINSTP)에 응답하여, 제1 내지 제N 그룹(AMDG1∼AMDGN)의 증폭 데이터들(AMDI1∼AMDIJ)을 제1 내지 제N 그룹(GIOG1∼GIOGN)의 글로벌 입출력 라인들(GIO11∼GIO1K,...,GIOJ1∼GIOJK)에 각각 출력한다. 상기 데이터 입력부들(DU1∼DUN)들의 구성 및 구체적인 동작은 서로 유사하므로, 상기 데이터 입력부(DU1)의 구성 및 동작을 중심으로 설명하면 다음과 같다. 상기 데이터 입력부(DU1)는 데이터 입력 버퍼들(DB1∼DBJ), 래치부들(DL1∼DLJ), 먹싱부들(MX1∼MXJ), 및 센스 앰프부들(DSA1∼DSAJ)을 포함한다. 상기 데이터 입력 버퍼들(DB1∼DBJ), 상기 래치부들(DL1∼DLJ), 상기 먹싱부들(MX1∼MXJ), 및 상기 센스 앰프부들(DSA1∼DSAJ)의 구성 및 구체적인 동작은 도 3을 참고하여 상술한 것과 실질적으로 동일하므로, 이들에 대한 상세한 설명은 생략된다. 상기 출력 래치 신호 발생기(210)는 클록 신호(CK)와 기입 명령(WT)에 응답하여, 출력 래치 신호(DINSTP)를 발생한다. 상술한 것과 같이, 상기 데이터 입력 회로(200)에서, 상기 스트로브 버퍼들(SB1∼SBN) 각각에 입력되는 외부 데이터 스트로브 신호(EDQS1∼EDQSN 중 하나)는 설정된 수의 래치부들의 동작을 제어한다. 예를 들어, 상기 데이터 입력부들(DU1∼DUN) 각각에 4개의 데이터 입력 버퍼들이 포함될 경우, 하나의 스트로브 버퍼에 입력되는 외부 데이터 스트로브 신호가 4개의 데이터 입력 버퍼들에 입력되는 입력 데이터들의 래치 동작을 제어하게 된다.
다음으로, 도 7을 참고하여 상기 데이터 입력 회로(200)의 동작 과정을 상세히 설명한다. 상기 데이터 입력 회로(200)의 동작 과정은 앞서 설명한 상기 데이터 입력 회로(100)의 동작 과정과 유사하다. 따라서 본 실시예에서는 상기 데이터 입력 회로들(200, 100)의 동작 과정들의 차이점을 중심으로 설명하기로 한다. 도 7에서는 기입 명령들(WT1, WT2)이 상기 데이터 입력 회로(200)를 포함하는 반도체 메모리 장치에 순차적으로 입력되는 경우, 상기 데이터 입력 회로(200)의 동작과 관련된 신호들의 타이밍도가 도시되어 있다. 도 7에서 참고되는 것과 같이, 상기 기입 명령들(WT1, WT2)에 각각 대응하여, 스트로브 펄스 신호들(SP1, SP2)이 시간(D14) 차를 두고 두 번 인에이블되고, 출력 래치 신호(DINSTP) 역시 시간(D15) 차를 두고 두 번 인에이블된다.
상기 스트로브 버퍼들(SB1∼SBN)에 각각 입력되는 상기 외부 데이터 스트로브 신호들(EDQS1∼EDQSN)의 시간(tDQSS)들은 서로 다를 수 있다. 예를 들어, 상기 외부 데이터 스트로브 신호(EDQS1)의 시간(tDQSS)이 최소(tDQSSmin)이고, 상기 외부 데이터 스트로브 신호(EDQSN)의 시간(tDQSS)이 최대(tDQSSmax)인 경우가 존재할 수 있다. 이 경우, 도 7에서 참고되는 것과 같이, 상기 데이터 입력부(DU1)의 센스 앰프 회로들(SA11∼SA1K,...,SAJ1∼SAJK)이 센싱 신호들(AD11∼AD1K,...,ADJ1∼ADJK)을 각각 출력하는 시점(D11)이 상기 데이터 입력부(DUN)의 센스 앰프 회로들(SA11∼SA1K,...,SAJ1∼SAJK)이 센싱 신호들(AD11∼AD1K,...,ADJ1∼ADJK)을 각각 출력하는 시점(D12)보다 시간(T21)만큼 더 앞서게 된다. 이처럼, 상기 데이터 입력부들(DU1∼DUN)의 센스 앰프 회로들이 센싱 신호들을 출력하는 시점들이 서로 다른 이유는, 상기 입력 제어 신호들(ICTL1∼ICTLN)이 상기 외부 데이터 스트로브 신호들(EDQS1∼EDQSN)에 기초하여 발생되기 때문이다. 다시 말하면, 상기 외부 데이터 스트로브 신호들(EDQS1∼EDQSN) 각각의 상기 시간(tDQSS)이 변화함에 따라, 상기 입력 제어부들(CU1∼CUN) 각각이 상기 입력 제어 신호들(ICTL1∼ICTLN) 각각의 상기 스트로브 펄스 신호들(SP1, SP2)의 인에이블 시점을 변화시키기 때문이다.
한편, 상기 출력 래치 신호 발생기(210)는 상기 클록 신호(CK)와 상기 기입 명령(WT)에 기초하여, 출력 래치 신호(DINSTP)를 발생한다. 이를 좀 더 상세히 설명하면, 상기 기입 명령(WT)이 입력된 후, 상기 클록 신호(CK)의 설정된 수의 사이클 이 후, 상기 출력 래치 신호 발생기(210)가 상기 출력 래치 신호(DINSTP)를 펄스 신호 형태로 인에이블시킨다. 이때, 상기 출력 래치 신호(DINSTP)는 상기 데이터 입력부들(DU1∼DUN) 중에서 가장 늦게 센싱 및 증폭 동작을 실행하는 데이터 입력부(DU1∼DUN 중 하나)가 상기 센싱 신호들(AD11∼AD1K,...,ADJ1∼ADJK)을 출력하는 시점(D12) 이 후에, 인에이블되는 것이 바람직하다. 즉, 상기 외부 데이터 스트로브 신호들(EDQS1∼EDQSN) 중에서 상기 시간(tDQSS)이 최대(tDQSSmax)인 외부 데이터 스트로브 신호들(EDQS1∼EDQSN)에 동기하여 동작하는 데이터 입력부(DU1∼DUN 중 하나)의 동작을 기준으로, 상기 출력 래치 신호(DINSTP)의 인에이블 시점이 결정되는 것이 바람직하다. 따라서 상기 출력 래치 신호 발생기(210)는 가장 늦은 상기 시점(D12) 이 후에 상기 출력 래치 신호(DINSTP)를 인에이블시킨다. 결국, 상기 데이터 입력부들(DU1∼DUN)이 각각 상기 센싱 신호들(AD11∼AD1K,...,ADJ1∼ADJK)을 출력하는 시점들이 서로 다르더라도, 최종적으로 상기 데이터 입력부들(DU1∼ DUN)이 상기 출력 래치 신호(DINSTP)에 동기하여 동작하게 된다. 그 결과, 상기 데이터 입력부들(DU1∼DUN)이 상기 제1 내지 제N 그룹(AMDG1∼AMDGN)의 증폭 데이터들(AMDI1∼AMDIJ)을 상기 제1 내지 제N 그룹(GIOG1∼GIOGN)의 글로벌 입출력 라인들(GIO11∼GIO1K,...,GIOJ1∼GIOJK)에 각각 동시에 출력하게 된다. 결과적으로, 도 7에서 참고되는 것과 같이, 상기 제1 내지 제N 그룹(AMDG1∼AMDGN)의 증폭 데이터들(AMDI1∼AMDIJ)이 시점(D13)에 동시에 상기 제1 내지 제N 그룹(GIOG1∼GIOGN)의 글로벌 입출력 라인들(GIO11∼GIO1K,...,GIOJ1∼GIOJK)에 업로드(upload)된다. 상술한 것과 같이, 상기 데이터 입력 회로(200)는 상기 외부 데이터 스트로브 신호들(EDQS1∼EDQSN)의 시간들(tDQSS)이 변화할 때, 이들에 대응하여, 상기 데이터 입력부들(DU1∼DUN)의 센싱 및 증폭 동작 시작 시점을 조절하므로, 데이터 입력 마진을 안정적으로 보장할 수 있다. 또한, 상기 외부 데이터 스트로브 신호들(EDQS1∼EDQSN)의 변화에 영향을 받지 않는 상기 출력 래치 신호(DINSTP)에 동기하여, 상기 데이터 입력부들(DU1∼DUN)이 상기 제1 내지 제N 그룹(AMDG1∼AMDGN)의 증폭 데이터들(AMDI1∼AMDIJ)을 동시에 출력한다. 그러므로, 상기 데이터 입력부들(DU1∼DUN)의 센싱 및 증폭 동작 시점들이 서로 다르기 때문에 발생될 수 있는, 상기 제1 내지 제N 그룹(AMDG1∼AMDGN)의 증폭 데이터들(AMDI1∼AMDIJ)이 상기 제1 내지 제N 그룹(GIOG1∼GIOGN)의 글로벌 입출력 라인들(GIO11∼GIO1K,...,GIOJ1∼GIOJK)에 업로드되는 시점들 간의 시간 차 문제가 무시될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법은 데이터 스트로브 신호의 변화에 따라 센스 앰프 회로의 동작 개시 시점을 조절하므로, 데이터 입력 마진을 안정적으로 보장할 수 있다.

Claims (23)

  1. 반도체 메모리 장치의 데이터 입력 회로에 있어서,
    데이터 입력 신호에 응답하여, 외부 데이터 스트로브 신호를 수신하고, 데이터 스트로브 신호를 출력하는 스트로브 버퍼;
    상기 데이터 입력 신호에 응답하여, 외부 입력 데이터들을 각각 수신하고, 입력 데이터들을 각각 출력하는 데이터 입력 버퍼들;
    상기 데이터 스트로브 신호에 기초하여, 입력 래치 신호들과 스트로브 펄스 신호들을 발생하는 입력 제어부;
    클록 신호와 기입 명령에 응답하여, 출력 래치 신호를 발생하는 출력 래치 신호 발생기;
    상기 입력 래치 신호들에 응답하여, 상기 입력 데이터들을 각각 래치하고, 래치 데이터들을 각각 출력하는 래치부들;
    상기 래치 데이터들을 각각 수신하고, 먹싱 데이터들을 각각 출력하는 먹싱부들; 및
    상기 스트로브 펄스 신호들에 응답하여, 상기 먹싱 데이터들을 각각 센싱 및 증폭하고, 그 증폭 데이터들을 상기 출력 래치 신호에 응답하여, 글로벌 입출력 라인들에 각각 출력하는 데이터 센스 앰프부들을 포함하는 데이터 입력 회로.
  2. 제1항에 있어서,
    상기 기입 명령이 발생한 시점으로부터 상기 데이터 스트로브 신호의 첫 번째 라이징 에지가 생성될 때까지 걸리는 제1 설정 시간이 변경될 때, 상기 입력 제어부는 상기 제1 설정 시간에 비례하게 상기 입력 래치 신호들의 출력 시점과 상기 스트로브 펄스 신호들의 출력 시점을 각각 변경하는 데이터 입력 회로.
  3. 제1항에 있어서, 상기 입력 제어부는,
    상기 데이터 스트로브 신호에 기초하여, 상기 입력 래치 신호들을 발생하는 입력 래치 신호 발생기;
    상기 데이터 스트로브 신호를 P(P는 정수)회 분주하여, 분주 신호를 출력하는 분주기; 및
    상기 분주 신호에 기초하여, 상기 스트로브 펄스 신호들을 발생하는 스트로브 펄스 발생기를 포함하는 데이터 입력 회로.
  4. 제1항에 있어서,
    상기 입력 데이터들 각각은 K(K는 정수) 비트들을 포함하고,
    상기 입력 래치 신호들은 제1 내지 제K 입력 래치 신호들을 포함하고,
    상기 래치부들 각각은, 상기 제1 내지 제K 입력 래치 신호들에 응답하여, 상기 입력 데이터들 중 하나의 K 비트들을 래치하고, 그 래치된 K 비트들을 병렬로 상기 래치 데이터들 중 하나로서 출력하는 데이터 입력 회로.
  5. 제1항에 있어서,
    상기 먹싱부들 각각은, 테스트 모드 신호에 응답하여, 노말 모드 또는 테스트 모드로 동작하고, 상기 노말 모드에서, 상기 래치 데이터들을 상기 먹싱 데이터들로서 각각 출력하고, 상기 테스트 모드에서, 테스트 데이터들을 발생하고, 상기 테스트 데이터들을 상기 먹싱 데이터들로서 각각 출력하는 데이터 입력 회로.
  6. 제1항에 있어서,
    상기 먹싱 데이터들 각각은 K(K는 정수) 비트들을 포함하고, 상기 증폭 데이터들 각각은 상기 K 비트들을 포함하고,
    상기 데이터 센스 앰프부들 각각은,
    상기 스트로브 펄스 신호들에 응답하여, 상기 먹싱 데이터들 중 하나의 K 비트들을 각각 센싱 및 증폭하고, 제1 내지 제K 센싱 신호들을 각각 출력하는 센스 앰프 회로들; 및
    상기 출력 래치 신호에 응답하여, 상기 제1 내지 제K 센싱 신호들을 각각 래치하고, 래치된 상기 제1 내지 제K 센싱 신호들을 상기 증폭 데이터들 중 하나의 K 비트들로서 상기 글로벌 입출력 라인들 중 일부에 각각 출력하는 출력 래치 회로들을 포함하는 데이터 입력 회로.
  7. 제6항에 있어서,
    상기 스트로브 펄스 신호들은 제1 스트로브 펄스 신호와 제2 스트로브 펄스 신호를 포함하고,
    상기 센스 앰프 회로들 각각은,
    상기 제1 스트로브 펄스 신호에 응답하여, 상기 먹싱 데이터들 중 하나의, 상기 K비트들 중 하나를 센싱 및 증폭하고, 출력 노드에 상기 제1 내지 제K 센싱 신호들 중 하나를 출력하는 센스 앰프;
    상기 제2 스트로브 펄스 신호에 응답하여, 상기 출력 노드에 내부 전압을 공급하는 초기화 회로; 및
    상기 출력 노드로부터 수신되는 상기 제1 내지 제K 센싱 신호들 중 하나에 응답하여, 상기 증폭 데이터들 중 하나의 K비트들 중 하나를 상기 글로벌 입출력 라인들 중 하나에 출력하는 드라이버 회로를 포함하는 데이터 입력 회로.
  8. 제6항에 있어서,
    상기 출력 래치 회로들은, 상기 출력 래치 신호에 각각 응답하여, 상기 증폭 데이터들 중 하나의 K비트들을 동시에 래치하여, 상기 글로벌 입출력 라인들 중 일부에 각각 출력하는 데이터 입력 회로.
  9. 제7항에 있어서,
    상기 센스 앰프가 상기 센싱 및 증폭 동작을 실행할 때, 상기 초기화 회로는 상기 출력 노드에 상기 내부 전압을 공급하는 동작을 정지하는 데이터 입력 회로.
  10. 제2항에 있어서,
    상기 제1 설정 시간이 최대일 때, 상기 먹싱부들이 상기 먹싱 데이터들을 출력하는 시점으로부터 상기 입력 제어부가 상기 스트로브 펄스 신호들을 출력할 때까지 걸리는 시간은, 상기 제1 설정 시간이 최소일 때, 상기 먹싱부들이 상기 먹싱 데이터들을 출력하는 시점으로부터 상기 입력 제어부가 상기 스트로브 펄스 신호들을 출력할 때까지 걸리는 시간과 동일한 데이터 입력 회로.
  11. 반도체 메모리 장치의 데이터 입력 회로에 있어서,
    데이터 입력 신호에 응답하여, 제1 내지 제N(N은 정수) 외부 데이터 스트로브 신호들을 각각 수신하고, 제1 내지 제N 데이터 스트로브 신호들을 각각 출력하는 제1 내지 제N 스트로브 버퍼들;
    상기 제1 내지 제N 데이터 스트로브 신호들에 각각 기초하여, 제1 내지 제N 입력 제어 신호들을 각각 발생하는 제1 내지 제N 입력 제어부들;
    클록 신호와 기입 명령에 응답하여, 출력 래치 신호를 발생하는 출력 래치 신호 발생기; 및
    상기 데이터 입력 신호에 응답하여, 제1 내지 제N 그룹의 외부 입력 데이터들을 각각 수신하고, 상기 제1 내지 제N 입력 제어 신호들에 각각 응답하여, 상기 제1 내지 제N 그룹의 외부 입력 데이터들을 각각 래치하여, 센싱 및 증폭하고, 제1 내지 제N 그룹의 증폭 데이터들을 제1 내지 제N 그룹의 글로벌 입출력 라인들에 각각 출력하는 제1 내지 제N 데이터 입력부들을 포함하는 데이터 입력 회로.
  12. 제11항에 있어서,
    상기 제1 내지 제N 입력 제어 신호들 각각은, 입력 래치 신호들과 스트로브 펄스 신호들을 포함하고,
    상기 제1 내지 제N 입력 제어부들 각각은, 상기 기입 명령이 발생한 시점으로부터 상기 제1 내지 제N 데이터 스트로브 신호들 중 하나의 첫 번째 라이징 에지가 생성될 때까지 걸리는 제1 설정 시간이 변경될 때, 상기 제1 설정 시간에 비례하게 상기 입력 래치 신호들의 출력 시점과 상기 스트로브 펄스 신호들의 출력 시점을 각각 변경하는 데이터 입력 회로.
  13. 제12항에 있어서, 상기 제1 내지 제N 입력 제어부들 각각은,
    상기 제1 내지 제N 데이터 스트로브 신호들 중 하나에 기초하여, 상기 입력 래치 신호들을 발생하는 입력 래치 신호 발생기;
    상기 제1 내지 제N 데이터 스트로브 신호들 중 하나를 P(P는 정수)회 분주하여, 분주 신호를 출력하는 분주기; 및
    상기 분주 신호에 기초하여, 상기 스트로브 펄스 신호들을 발생하는 스트로브 펄스 발생기를 포함하는 데이터 입력 회로.
  14. 제12항에 있어서, 상기 제1 내지 제N 데이터 입력부들 각각은,
    상기 데이터 입력 신호에 응답하여, 제1 내지 제N 그룹 중 하나의 외부 입력 데이터들을 각각 수신하고, 입력 데이터들을 각각 출력하는 데이터 입력 버퍼들;
    상기 제1 내지 제N 입력 제어 신호들 중 하나의 상기 입력 래치 신호들에 응답하여, 상기 입력 데이터들을 각각 래치하고, 래치 데이터들을 각각 출력하는 래치부들;
    상기 래치 데이터들을 각각 수신하고, 먹싱 데이터들을 각각 출력하는 먹싱부들; 및
    상기 제1 내지 제N 입력 제어 신호들 중 하나의 상기 스트로브 펄스 신호들에 응답하여, 상기 먹싱 데이터들을 각각 센싱 및 증폭하고, 상기 출력 래치 신호에 응답하여, 상기 제1 내지 제N 그룹 중 하나의 증폭 데이터들을 상기 제1 내지 제N 그룹 중 하나의 글로벌 입출력 라인들에 각각 출력하는 데이터 센스 앰프부들을 포함하는 데이터 입력 회로.
  15. 제14항에 있어서,
    상기 먹싱 데이터들 각각은 K(K는 정수) 비트들을 포함하고, 상기 제1 내지 제N 그룹 각각의 증폭 데이터들 각각은 상기 K 비트들을 포함하고,
    상기 데이터 센스 앰프부들 각각은,
    상기 스트로브 펄스 신호들에 응답하여, 상기 먹싱 데이터들 중 하나의 K 비트들을 각각 센싱 및 증폭하고, 제1 내지 제K 센싱 신호들을 각각 출력하는 센스 앰프 회로들; 및
    상기 출력 래치 신호에 응답하여, 상기 제1 내지 제K 센싱 신호들을 각각 래 치하고, 그 래치된 제1 내지 제K 센싱 신호들을 상기 제1 내지 제N 그룹 중 하나의 증폭 데이터들 중 하나로서 제1 내지 제N 그룹 중 하나의 글로벌 입출력 라인들 중 일부에 각각 출력하는 출력 래치 회로들을 포함하는 데이터 입력 회로.
  16. 제15항에 있어서,
    상기 스트로브 펄스 신호들은 제1 스트로브 펄스 신호와 제2 스트로브 펄스 신호를 포함하고,
    상기 센스 앰프 회로들 각각은,
    상기 제1 스트로브 펄스 신호에 응답하여, 상기 먹싱 데이터들 중 하나의, 상기 K비트들 중 하나를 센싱 및 증폭하고, 출력 노드에 상기 제1 내지 제K 센싱 신호들 중 하나를 출력하는 센스 앰프;
    상기 제2 스트로브 펄스 신호에 응답하여, 상기 출력 노드에 내부 전압을 공급하는 초기화 회로; 및
    상기 출력 노드로부터 수신되는 상기 제1 내지 제K 센싱 신호들 중 하나에 응답하여, 상기 제1 내지 제N 그룹 중 하나의 증폭 데이터들 중 하나의 K비트들 중 하나를, 상기 제1 내지 제N 그룹 중 하나의 글로벌 입출력 라인들 중 하나에 출력하는 드라이버 회로를 포함하는 데이터 입력 회로.
  17. 제15항에 있어서,
    상기 제1 내지 제N 데이터 입력부들의 출력 래치 회로들은, 상기 출력 래치 신호에 각각 응답하여, 상기 제1 내지 제N 그룹의 증폭 데이터들을 동시에 상기 제1 내지 제N 그룹의 상기 글로벌 입출력 라인들에 각각 출력하는 데이터 입력 회로.
  18. 제16항에 있어서,
    상기 센스 앰프가 상기 센싱 및 증폭 동작을 실행할 때, 상기 초기화 회로는 상기 출력 노드에 상기 내부 전압을 공급하는 동작을 정지하는 데이터 입력 회로.
  19. 제14항에 있어서,
    상기 제1 설정 시간이 최대일 때, 상기 제1 내지 제N 데이터 입력부들 중 하나의 상기 먹싱부들이 상기 먹싱 데이터들을 각각 출력하는 시점으로부터 상기 제1 내지 제N 입력 제어부들 중 하나가 상기 제1 내지 제N 입력 제어 신호들 중 하나의 상기 스트로브 펄스 신호들을 각각 출력할 때까지 걸리는 시간은, 상기 제1 설정 시간이 최소일 때, 상기 제1 내지 제N 데이터 입력부들 중 하나의 상기 먹싱부들이 상기 먹싱 데이터들을 각각 출력하는 시점으로부터 상기 제1 내지 제N 입력 제어부들 중 하나가 상기 제1 내지 제N 입력 제어 신호들 중 하나의 상기 스트로브 펄스 신호들을 각각 출력할 때까지 걸리는 시간과 동일한 데이터 입력 회로.
  20. 반도체 메모리 장치의 데이터 입력 방법에 있어서,
    데이터 입력 신호에 응답하여, 외부 데이터 스트로브 신호를 수신하고, 데이터 스트로브 신호를 출력하는 단계;
    상기 데이터 입력 신호에 응답하여, 외부 입력 데이터들을 각각 수신하고, 입력 데이터들을 각각 출력하는 단계;
    상기 데이터 스트로브 신호에 기초하여, 입력 래치 신호들과 스트로브 펄스 신호들을 발생하는 단계;
    상기 입력 래치 신호들에 응답하여, 상기 입력 데이터들을 각각 래치하고, 래치 데이터들을 각각 출력하는 단계;
    상기 래치 데이터들을 각각 수신하고, 먹싱 데이터들을 각각 출력하는 단계;
    상기 스트로브 펄스 신호들에 응답하여, 상기 먹싱 데이터들을 각각 센싱 및 증폭하고, 그 증폭 데이터들을 출력하는 단계;
    클록 신호와 기입 명령에 응답하여, 출력 래치 신호를 발생하는 단계; 및
    상기 출력 래치 신호에 응답하여, 상기 증폭 데이터들을 글로벌 입출력 라인들에 각각 출력하는 단계를 포함하는 데이터 입력 방법.
  21. 제20항에 있어서,
    상기 입력 래치 신호들과 스트로브 펄스 신호들을 발생하는 단계에서, 상기 입력 래치 신호들의 출력 시점과 상기 스트로브 펄스 신호들의 출력 시점은, 상기 기입 명령이 발생한 시점으로부터 상기 데이터 스트로브 신호의 첫 번째 라이징 에지가 생성될 때까지 걸리는 제1 설정 시간이 변경될 때, 상기 제1 설정 시간에 비례하게 변경되는 데이터 입력 방법.
  22. 제20항에 있어서, 상기 입력 래치 신호들과 스트로브 펄스 신호들을 발생하는 단계는,
    상기 데이터 스트로브 신호에 기초하여, 상기 입력 래치 신호들을 발생하는 단계;
    상기 데이터 스트로브 신호를 P(P는 정수)회 분주하여, 분주 신호를 출력하는 단계; 및
    상기 분주 신호에 기초하여, 상기 스트로브 펄스 신호들을 발생하는 단계를 포함하는 데이터 입력 회로.
  23. 제21항에 있어서,
    상기 제1 설정 시간이 최대일 때, 상기 먹싱 데이터들의 출력 시점으로부터 상기 먹싱 데이터들을 센싱 및 증폭하고, 상기 증폭 데이터들을 출력하는 단계가 시작될 때까지 걸리는 시간은, 상기 제1 설정 시간이 최소일 때, 상기 먹싱 데이터들의 출력 시점으로부터 상기 먹싱 데이터들을 센싱 및 증폭하고, 상기 증폭 데이터들을 출력하는 단계가 시작될 때까지 걸리는 시간과 동일한 데이터 입력 회로.
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