KR100948069B1 - 데이터 출력 회로 - Google Patents

데이터 출력 회로 Download PDF

Info

Publication number
KR100948069B1
KR100948069B1 KR1020080089299A KR20080089299A KR100948069B1 KR 100948069 B1 KR100948069 B1 KR 100948069B1 KR 1020080089299 A KR1020080089299 A KR 1020080089299A KR 20080089299 A KR20080089299 A KR 20080089299A KR 100948069 B1 KR100948069 B1 KR 100948069B1
Authority
KR
South Korea
Prior art keywords
data
output
internal information
signal
response
Prior art date
Application number
KR1020080089299A
Other languages
English (en)
Inventor
이준우
권대한
송택상
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080089299A priority Critical patent/KR100948069B1/ko
Priority to US12/327,397 priority patent/US7929358B2/en
Application granted granted Critical
Publication of KR100948069B1 publication Critical patent/KR100948069B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 동작 모드에 따라 다수의 병렬 데이터를 직렬 데이터로 출력하기 위한 직렬데이터 출력수단과, 상기 동작 모드에 따라 내부정보 데이터를 출력하기 위한 내부정보 출력수단, 및 상기 직렬 데이터와 상기 내부정보 데이터를 동일한 입력단으로 입력받아 버퍼링하기 위한 버퍼링수단을 구비하는 데이터 출력 회로를 제공한다.
Figure R1020080089299
밴더 ID, 아이디 출력 모드, 읽기 동작 모드

Description

데이터 출력 회로{DATA OUTPUT CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 밴더 아이디(vendor ID)와 같은 내부정보 데이터를 입출력 패드(pad)로 출력하는 데이터 출력 회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 내부정보 데이터를 입출력 패드를 통해 출력하여 칩 셋(chip set)과 같은 외부 장치에 제공한다. 내부정보 데이터에는 대표적으로 반도체 메모리 장치의 제조 회사를 식별할 수 있는 밴더 아이디(vendor ID)가 있으며, 반도체 메모리 장치 내에는 밴더 아이디를 저장하기 위한 레지스터(register)를 구비한다. 이러한 밴더 아이디를 입출력 패드를 통해 출력하는 이유는 밴더 아이디를 출력하기 위하여 별도의 패드를 구비하게 되면, 그만큼 패드의 개수가 늘어나고 이는 제품의 생산 비용 증가로 직결되기 때문이다.
도 1 은 기존의 데이터 출력 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 데이터 출력 회로는 직렬데이터 출력부(110)와, 버퍼링부(130), 및 데이터 선택출력부(150)를 구비한다.
직렬데이터 출력부(110)는 병렬 데이터인 제0 내지 제3 출력 데이터(D_OUTB<0:3>)를 직렬화하여 직렬 데이터(MUXOUTB)로서 출력한다. 여기서, 직렬데이터 출력부(110)는 내부 데이터 입력부(112)와, 활성화부(114)와, 전원공급부(116)를 구비한다.
여기서, 내부 데이터 입력부(112)는 제0 내지 제3 출력 데이터(D_OUTB<0:3>)를 입력받기 위한 것으로, 제0 내지 제3 출력 데이터(D_OUTB<0:3>)를 각각 입력받는 다수의 NMOS 트랜지스터(transistor)를 구비한다.
활성화부(114)는 부 파워다운 모드신호(PWDNB)에 응답하여 내부 데이터 입력부(112)의 활성화 동작을 제어하기 위한 것으로, 내부 데이터 입력부(112)와 접지 전원전압단(VSS) 사이에 연결되는 다수의 NMOS 트랜지스터를 구비한다. 여기서, 부 파워다운 모드신호(PWDNB)는 반도체 메모리 장치에서 사용되는 전력을 최소화하기 위한 모드(이하, '파워 다운 모드(power down mode)'라 칭함)에서 활성화되는 신호이다.
전원공급부(116)는 출력노드(A)에 전원을 공급해 주기 위한 것으로, 외부 전원전압단(VDD)과 출력노드(A) 사이에 연결되는 다수의 PMOS 트랜지스터를 구비한다.
한편, 버퍼링부(130)는 출력노드(A)에서 생성되는 신호를 버퍼링하여 직렬 데이터(MUXOUTB)로서 출력한다.
데이터 선택출력부(150)는 부 파워다운 모드신호(PWDNB)와 정 아이디 활성화신호(IDEN)에 응답하여 직렬 데이터(MUXOUTB) 또는 밴더 아이디 데이터(ID_DAT)를 출력단(OUT)으로 출력한다. 참고로, 출력단(OUT)으로 출력되는 데이터는 전치 드라이버(pre-driver, 도시되지 않음)와 메인 드라이버(main driver, 도시되지 않음)를 거쳐 입출력 패드(도시되지 않음)로 출력된다
여기서, 부 파워다운 모드신호(PWDNB)는 읽기 동작 모드에서 논리'하이'가 되고, 파워 다운 모드에서 논리'로우'가 된다. 그리고, 정 아이디 활성화신호(IDEN)는 밴더 아이디를 출력하고자 하는 모드(이하, '아이디 출력 모드'라 칭함)에서 논리'하이'가 되고, 아이디 출력 모드가 아닌 모드에서 논리'로우'가 된다. 일반적으로 아이디 출력 모드는 파워 다운 모드에서 수행된다. 이를 정리하면 데이터 선택출력부(150)는 읽기 동작 모드에서 직렬 데이터(MUXOUTB)를 출력단(OUT)으로 출력하고, 아이디 출력 모드에서 밴더 아이디 데이터(ID_DAT)를 출력단(OUT)으로 출력한다.
이하, 기존 데이터 출력 회로의 문제점을 살펴보기로 한다.
데이터 출력 회로는 직렬 데이터(MUXOUTB)와 밴더 아이디 데이터(ID_DAT)를 하나의 입출력 패드(도시되지 않음)를 통해 선택적으로 출력하기 위하여 제1 내지 제3 낸드 게이트(NAND1, NAND2, NAND3)로 구성된 데이터 선택출력부(150)를 구비한다. 여기서, 직렬 데이터(MUXOUTB) 입장에서 살펴보면 제1 낸드 게이트(NAND1)와 제2 낸드 게이트(NAND2)는 로딩(loading)으로 작용하게 된다. 직렬 데이터(MUXOUTB)를 입출력 패드로 출력하는데 있어서 이와 같은 로딩은 고속 동작을 저 해하는 요인이 된다. 나아가, 반도체 메모리 장치의 동작 주파수가 높아질수록 ISI(Inter Symbol Interference)로 인한 타이밍 지터(timing jitter)가 증가하는 결과를 초래한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 내부 데이터가 출력되는 출력단을 공유하고, 그 출력단으로 내부정보 데이터를 출력할 수 있는 데이터 출력 회로를 제공하는데 그 목적이 있다.
또한, 데이터와 내부정보 데이터를 하나의 입출력 패드로 출력하면서, 데이터가 출력되는데 반영되는 로딩을 최소화할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 데이터 출력 회로는, 동작 모드에 따라 다수의 병렬 데이터를 직렬 데이터로 출력하기 위한 직렬데이터 출력수단; 상기 동작 모드에 따라 내부정보 데이터를 출력하기 위한 내부정보 출력수단; 및 상기 직렬 데이터와 상기 내부정보 데이터를 동일한 입력단으로 입력받아 버퍼링하기 위한 버퍼링수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 다수의 병렬 데이터를 멀티 위상클럭신호에 동기화시키기 위한 다수의 동기화수단; 동작 모드에 따라 내부정보 데이터를 입력받아 출력노드로 출력하기 위한 내부정보 출력수단; 및 상기 내부정보 데이터에 응답하여 전원을 공급받으며, 상기 동작 모드에 따라 상기 다수의 동기화수단의 출력신호를 직렬화하여 상기 출 력노드로 출력하기 위한 직렬데이터 출력수단을 구비한다.
기존의 반도체 메모리 장치는 직렬 데이터와 밴더 아이디 데이터의 서로 다른 출력단을 선택적으로 출력하기 위한 구성으로 설계되었으며, 이러한 구성이 직렬 데이터 입장에서 불필요한 로딩으로 작용하였다. 본 발명에 따른 반도체 메모리 장치는 직렬 데이터가 출력되는 출력단으로 밴더 아이디 데이터도 출력하게끔 설계함으로써, 직렬 데이터가 고속으로 출력될 수 있다.
본 발명은 데이터를 출력하는데 있어서 반영되는 로딩을 최소화하여 데이터가 고속으로 출력될 수 있는 환경을 제공해 줌으로써, 반도체 메모리 장치의 고속 동작시 ISI 로 인한 타이밍 지터를 제거할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 다수의 데이터 동기화부(210)와, 제어신호 생성부(230), 및 데이터 출력부(250)를 구비할 수 있다. 본 발명에 따른 데이터 출력부(250)는 동작 모드에 따라 다수의 병렬 데이터(D_IN<0:3>)를 직렬화하여 출력하거나, 밴더 아이디 데이터(ID_DAT)를 입력받아 출력할 수 있다.
다수의 데이터 동기화부(210)는 다수의 병렬 데이터(D_IN<0:3>)를 멀티 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)에 동기화시키기 위한 것으로, 제0 내지 제3 데이터 동기화부(212, 214, 216, 218)를 구비할 수 있다. 멀티 위상클럭신호인 제0 내지 제3 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)는 서로 예정된 위상 차이를 가지는 신호로서, 제0 내지 제3 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270) 각각은 서로 90°위상 차이를 가진다.
여기서, 제0 데이터 동기화부(212)는 다수의 병렬 데이터 중 제0 내부 데이터(D_IN<0>)를 제0 위상클럭신호(MCLK0)와 제1 위상클럭신호(MCLK90)에 동기화시켜 제0 출력 데이터(D_OUTB<0>)로서 출력하고, 제1 데이터 동기화부(214)는 제1 내부 데이터(D_IN<1>)를 제1 위상클럭신호(MCLK90)와 제2 위상클럭신호(MCLK180)에 동기화시켜 제1 출력 데이터(D_OUTB<1>)로서 출력하고, 제2 데이터 동기화부(216)는 제2 내부 데이터(D_IN<2>)를 제2 위상클럭신호(MCLK180)와 제3 위상클럭신호(MCLK270)에 동기화시켜 제2 출력 데이터(D_OUTB<2>)로서 출력하며, 제3 데이터 동기화부(218)는 제3 내부 데이터(D_IN<3>)를 제3 위상클럭신호(MCLK270)와 제0 위상클럭신호(MCLK0)에 동기화시켜 제3 출력 데이터(D_OUTB<3>)로서 출력할 수 있다.
도 3 은 도 2 의 제0 데이터 동기화부(212)를 설명하기 위한 회로도이다.
도 3 을 참조하면, 제0 데이터 동기화부(212)는 클럭 입력부(310)와, 데이터 입력 구동부(330)와, 셋 동작 제어부(350), 및 리셋 동작 제어부(370)를 구비할 수 있다.
클럭 입력부(310)는 제0 위상 클럭신호(MCLK0)와 제1 위상 클럭신호(MCLK90)를 입력받아 제0 내부 데이터(D_IN<0>)와 제0 및 제1 위상 클럭신호(MCLK0, MCLK90) 간의 동기화 동작을 수행할 수 있다. 클럭 입력부(310)에 구비되는 NMOS 트랜지스터는 제0 및 제1 위상 클럭신호(MCLK0, MCLK90) 각각에 응답하여 턴 온(turn on) 또는 턴 오프(turn off) 동작을 수행할 수 있다.
데이터 입력 구동부(330)는 제0 내부 데이터(D_IN<0>)를 입력받아 출력단을 구동하여 제0 출력 데이터(D_OUTB<0>)로서 출력하기 위한 것으로, 제0 내부 데이터(D_IN<0>)에 응답하여 출력단에 풀 업(pull up) 동작 또는 풀 다운(pull down) 동작을 수행할 수 있다.
셋 동작 제어부(350)는 부 파워다운 모드신호(PWDNB)에 응답하여 제0 데이터 동기화부(212)를 셋시켜 주기 위한 것으로, 제0 데이터 동기화부(212)는 부 파워다운 모드신호(PWDNB)에 응답하여 동기화 동작을 수행할 수 있다. 여기서, 부 파워다운 모드신호(PWDNB)에 대한 보다 상세한 설명은 이후, 제어신호 생성부(230)에 대한 설명에서 다시 살펴보기로 한다.
리셋 동작 제어부(370)는 부 파워다운 모드신호(PWDNB)에 응답하여 제0 데이터 동기화부(212)를 리셋시켜 주기 위한 것으로, 부 파워다운 모드신호(PWDNB)에 응답하여 출력단의 프리차지 동작을 수행할 수 있다.
다시 도 2 를 참조하면, 제1 내지 제3 데이터 동기화부(214, 216, 218)의 회 로 구성은 제0 데이터 동기화부(212)와 유사하기 때문에 생략하기로 한다. 다만, 제1 내지 제3 데이터 동기화부(214, 216, 218)는 도 2 에 도시된 것과 같이 해당하는 내부 데이터와 위상 클럭신호를 입력받아 해당하는 출력 데이터를 생성하는 것이 다르다.
도 4 는 도 2 의 제0 내지 제3 데이터 동기화부(212, 214, 216, 218)의 동작 파형을 설명하기 위한 파형도이다. 설명의 편의를 위하여 도 3 의 제0 데이터 동기화부(212)가 부 파워다운 모드신호(PWDNB)에 응답하여 셋 동작 상태 - 부 파워다운 모드신호(PWDNB)가 논리'하이' - 라고 가정한다.
도 2 내지 도 4 을 참조하면, 멀티 위상클럭신호인 제0 내지 제3 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)는 위에서 설명하였듯이 서로 예정된 위상 차이, 예컨대, 90°위상 차이를 가질 수 있다.
우선, 도 3 의 클럭 입력부(310)에 구비된 NMOS 트랜지스터는 제0 위상클럭신호(MCLK0)와 제1 위상클럭신호(MCLK90)가 논리'로우'인 구간에서 턴 오프 될 수 있다. 그래서, 제0 데이터 동기화부(212)의 출력단은 이때 인가되는 제0 내부 데이터(D_IN<0>)에 따라 논리'하이' 또는 논리'로우' 값을 갖게 된다. 즉, 제0 내부 데이터(D_IN<0>)는 제0 및 제1 위상클럭신호(MCLK0, MCLK90)가 논리'로우'인 구간에 동기화되어 제0 출력 데이터(D_OUTB<0>)로서 출력된다.
이와 같은 동기화 동작은 제1 내지 제3 데이터 동기화부(214, 216, 218)도 유사하게 동작한다. 때문에, 제1 내지 제3 내부 데이터(D_IN<1>, D_IN<2>, D_IN<3>)는 해당하는 위상클럭신호에 동기화되어 제1 내지 제3 출력 데이 터(D_OUTB<1>, D_OUTB<2>, D_OUTB<3>)로 출력된다. 결국, 제0 내지 제3 출력 데이터(D_OUTB<0:3>)는 제0 내지 제3 위상클럭신호(MCLK0, MCLK90, MCLK180, MCLK270)에 동기화되어 순차적으로 출력될 수 있다.
다시 도 2 를 참조하면, 제어신호 생성부(230)는 읽기 동작 모드에서 활성화되는 읽기 명령신호(RDEN)와, 아이디 출력 모드에서 활성화되는 부 아이디 활성화신호(IDENB)에 응답하여 부 파워다운 모드신호(PWDNB)와 정 아이디 활성화신호(IDEN)를 생성할 수 있다.
도 5 은 도 2 의 제어신호 생성부(230)를 설명하기 위한 회로도이다.
도 5 을 참조하면, 제어신호 생성부(230)는 읽기 명령신호(RDEN)와 부 아이디 활성화신호(IDENB)를 입력받아 정 파워다운 모드신호(PWDN)를 출력하는 제1 낸드 게이트(NAND1)와, 정 파워다운 모드신호(PWDN)를 입력받아 반전하여 부 파워다운 모드신호(PWDNB)를 출력하는 제1 인버터(INV1), 및 부 아이디 활성화신호(IDENB)를 입력받아 반전하여 정 아이디 활성화신호(IDEN)를 출력하는 제2 인버터(INV2)를 구비할 수 있다.
여기서, 읽기 명령신호(RDEN)는 읽기 동작 모드에서 논리'하이'가 되고, 파워다운 모드에서 논리'로우'가 될 수 있다. 이어서, 부 아이디 활성화신호(IDENB)는 아이디 출력 모드에서 논리'로우'가 되고, 이외 모드에서는 논리'하이'가 될 수 있다.
그래서, 읽기 동작 모드에서 정 파워다운 모드신호(PWDN)는 논리'로우'가 되고 부 파워다운 모드신호(PWDNB)는 논리'하이'가 될 수 있으며, 또한, 아이디 출력 모드에서 정 아이디 활성화신호(IDEN)는 논리'하이'가 된다. 참고로, 아이디 출력 모드는 파워 다운 모드에서 수행될 수 있으며, 이 때문에 아이디 출력 모드에서 정 파워다운 모드신호(PWDN)는 논리'하이'가 되고, 부 파워다운 모드신호(PWDNB)는 논리'로우'가 될 수 있다.
다시 도 2 를 참조하면, 데이터 출력부(250)는 직렬데이터 출력부(252)와, 내부정보 출력부(254), 및 버퍼링부(256)를 구비할 수 있다.
직렬데이터 출력부(252)는 읽기 동작 모드에서 병렬 데이터인 다수의 출력 데이터(D_OUTB<0:3>)를 직렬화하여 직렬 데이터로서 출력할 수 있다. 내부정보 출력부(254)는 아이디 출력 모드에서 내부 정보 신호인 밴더 아이디 데이터(ID_DAT)에 응답하여 이에 대응하는 신호를 출력할 수 있다. 버퍼링부(256)는 직렬데이터 출력부(252)에서 출력되는 직렬 데이터와 내부정보 출력부(254)의 출력신호를 동일한 입력단(도 6 의 A 를 의미함)으로 입력받아 버퍼링할 수 있다.
한편, 버퍼링부(256)의 출력신호는 전치 드라이버(pre-driver, 도시되지 않음)와 메인 드라이버(main driver, 도시되지 않음)를 포함하는 출력 드라이버를 통해 입출력 패드(도시되지 않음)로 출력될 수 있다.
도 6 은 본 발명에 따른 도 2 의 데이터 출력부(250)를 설명하기 위한 회로도이다.
도 6 을 참조하면, 데이터 출력부(250)는 내부 데이터 입력부(610)와, 활성화부(630)와, 아이디 데이터 전달부(650)와, 아이디 데이터 입력부(670A, 670B), 및 버퍼링부(690)를 구비할 수 있다. 여기서, 내부 데이터 입력부(610)와 활성화 부(630)는 직렬데이터 출력부(252, 도 2 참조)에 대응될 수 있으며, 아이디 데이터 입력부(670A, 670B)는 내부정보 출력부(254, 도 2 참조)에 대응될 수 있다. 여기서, 내부 데이터 입력부(610)는 밴더 아이디 데이터(ID_DAT)에 응답하여 활성화되는 풀업 구동부(670A)로 부터 전원을 공급받을 수 있으며, 이 경우 풀업 구동부(670A)는 직렬데이터 출력부(252)에 포함되어 동작한다.
내부 데이터 입력부(610)는 제0 내지 제3 출력 데이터(D_OUTB<0:3>)를 입력받기 위한 것으로, 제0 내지 제3 출력 데이터(D_OUTB<0:3>)를 각각 입력받는 제0 내지 제3 NMOS 트랜지스터(NM0, NM1, NM2, NM3)를 구비할 수 있다. 제0 내지 제3 NMOS 트랜지스터(NM0, NM1, NM2, NM3)는 각각에 입력되는 제0 내지 제3 출력 데이터(D_OUTB<0:3>)에 따라 턴 온 또는 턴 오프 동작을 수행할 수 있다.
활성화부(630)는 부 파워다운 모드신호(PWDNB)에 응답하여 내부 데이터 입력부(610)의 활성화 동작을 제어하기 위한 것으로, 내부 데이터 입력부(610)와 접지 전원전압단(VSS) 사이에 연결되어 부 파워다운 모드신호(PWDNB)에 응답하여 활성화된다.
아이디 데이터 전달부(650)는 정 아이디 활성화신호(IDEN)에 응답하여 밴더 아이디 데이터(ID_DAT)를 아이디 데이터 입력부(670A, 670B)에 제공해주기 위한 것으로, 밴더 아이디 데이터(ID_DAT)와 정 아이디 활성화신호(INEN)를 입력받는 제1 낸드 게이트(NAND1)와, 제1 낸드 게이트(NAND1)의 출력신호를 반전하여 입력신호(IN)를 출력하기 위한 제1 인버터(INV1)를 구비할 수 있다.
본 발명에 따른 아이디 데이터 전달부(650)에서 출력되는 입력신호(IN)는 아 이디 출력 모드에서 밴더 아이디 데이터(ID_DAT)에 대응하는 논리 레벨 값을 가지며, 이외 모드에서는 논리'로우'를 가질 수 있다. 입력신호(IN)의 이러한 특징 때문에, 출력노드(A)는 밴더 아이디 데이터(ID_DAT)에 대응하여 구동될 수 있으며, 또한 읽기 동작 모드 및 파워 다운 모드에 대응하여 외부 전원전압을 공급받을 수 있다.
아이디 데이터 입력부(670A, 670B)는 입력신호(IN)에 응답하여 출력노드(A)에 풀업 또는 풀다운 동작을 수행하기 위한 것으로, 풀업 구동부(670A)와 풀다운 구동부(970B)를 구비할 수 있다.
여기서, 풀업 구동부(670A)는 입력신호(IN)에 응답하여 출력노드(A)를 외부 전원전압으로 구동하기 위한 것으로, 외부 전원전압단(VDD)과 출력 노드(A) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3)를 구비할 수 있다. 그리고, 풀다운 구동부(970B)는 입력신호(IN)에 응답하여 출력노드(A)를 접지 전원전압으로 구동하기 위한 것으로, 출력노드(A)와 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 입력신호(IN)를 게이트로 입력받는 제4 NMOS 트랜지스터(NM4)를 구비할 수 있다.
본 발명에 따른 반도체 메모리 장치의 풀업 구동부(670A)는 위에서 설명한 바와 같이 입력신호(IN)에 의하여 두 가지 동작을 수행할 수 있다. 첫 번째는 아이디 출력 모드에서 밴더 아이디 데이터(ID_DAT)에 대응하는 풀업 동작이고, 두 번째는 읽기 동작 모드나 파워 다운 모드에서 출력노드(A)에 전원을 공급하는 동작이다.
한편, 버퍼링부(690)는 출력노드(A)에 생성되는 신호를 출력단(OUT)으로 출력할 수 있다. 여기서, 출력단(OUT)에서 출력되는 신호는 동작 모드에 따라 직렬 데이터 또는 밴더 아이디 데이터가 될 수 있다.
이하, 도 5 과 도 6 를 참조하여 본 발명에 따른 데이터 출력부(250)의 간단한 회로 동작을 설명하기로 한다.
우선, 읽기 동작 모드를 살펴보기로 한다.
읽기 동작 모드에서 부 파워다운 모드신호(PWDNB)는 논리'하이'가 되고, 정 아이디 활성화신호(IDEN)는 논리'로우'가 될 수 있다. 그래서, 제0 내지 제3 출력 데이터(D_OUTB<0:3>)는 내부 데이터 입력부(610)의 제0 내지 제3 NMOS 트랜지스터(NM0, NM1, NM2, NM3)에 순차적으로 입력되고, 버퍼링부(690)는 출력노드(A)에 응답하여 출력단(OUT)을 구동하게 된다. 결국, 출력단(OUT)으로는 도 4 에서 볼 수 있듯이 D0, D1, D2, D3 와 같은 직렬 데이터가 출력될 수 있다.
다음으로, 아이디 출력 모드를 살펴보기로 한다.
아이디 출력 모드에서 정 아이디 활성화신호(IDEN)는 논리'하이'가 될 수 있다. 그래서, 밴더 아이디 데이터(ID_DAT)는 입력신호(IN)로서 아이디 데이터 입력부(670A, 670B)에 입력될 수 있다. 때문에, 출력노드(A)는 입력신호(IN)에 응답하여 풀업 동작이 수행되거나, 풀다운 동작이 수행될 수 있다. 결국, 출력단(OUT)으로는 밴더 아이디 데이터(ID_DAT)가 출력될 수 있다. 이때, 부 파워다운 모드신호(PWDNB)는 논리'로우'가 되기 때문에, 제0 내지 제3 출력 데이터(D_OUTB<0:3>)가 내부 데이터 입력부(610)에 입력되더라도 출력노드(A)에 영향을 주지 않게 된다.
본 발명에 따른 반도체 메모리 장치는 동작 모드에 따라 출력되는 데이터가 동일한 출력노드(A)를 공유하는 구조로서, 기존의 데이터 선택출력부(170)를 제거할 수 있다. 즉, 제0 내지 제3 출력 데이터(D_OUTB<0:3>)에 응답하여 버퍼링부(690)의 입력단인 출력노드(A)가 구동되고, 밴드 아이디 데이터(ID_DAT)에 응답하여 동일한 출력노드(A)가 구동될 수 있다. 때문에, 직렬 데이터(D0, D1, D2, D3)를 출력하는데 있어서 로딩을 최소화할 수 있다. 이는 직렬 데이터(D0, D1, D2, D3)의 고속 동작을 보장해 줄 수 있음을 의미한다.
이어서, 기존의 데이터 선택출력부(170)를 제거하더라도 본 발명에 따른 반도체 메모리 장치는 동작 모드에 따라 하나의 입출력 패드로 직렬 데이터(D0, D1, D2, D3) 또는 밴더 아이디 데이터(ID_DAT)에 대응하는 데이터가 출력될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 내부정보 데이터로 반도체 메모리 장치의 제조 회사를 식별할 수 있는 밴더 아이디(vendor ID)를 사용하는 경우를 일례로 설명하였으나, 본 발명은 이외에 외부 회로에서 원하는 정보를 출력하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 데이터 출력 회로를 설명하기 위한 회로도.
도 2 는 본 발명에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 3 은 도 2 의 제0 데이터 동기화부(212)를 설명하기 위한 회로도.
도 4 는 도 2 의 제0 내지 제3 데이터 동기화부(212, 214, 216, 218)의 동작 파형을 설명하기 위한 파형도.
도 5 은 도 2 의 제어신호 생성부(230)를 설명하기 위한 회로도.
도 6 은 본 발명에 따른 도 2 의 데이터 출력부(250)를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 다수의 데이터 동기화부
230 : 제어신호 생성부
250 : 데이터 출력부

Claims (19)

  1. 동작 모드에 따라 다수의 병렬 데이터를 직렬 데이터로 출력하기 위한 직렬데이터 출력수단;
    상기 동작 모드에 따라 내부정보 데이터를 출력하기 위한 내부정보 출력수단; 및
    상기 직렬 데이터와 상기 내부정보 데이터를 동일한 입력단으로 입력받아 버퍼링하기 위한 버퍼링수단
    을 구비하는 데이터 출력 회로.
  2. 제1항에 있어서,
    상기 버퍼링수단의 출력신호를 입력받아 패드로 출력하기 위한 출력 드라이버를 더 구비하는 데이터 출력 회로.
  3. 제1항에 있어서,
    상기 직렬데이터 출력수단은,
    상기 다수의 병렬 데이터를 입력받아 출력노드로 출력하기 위한 입력부와,
    상기 내부정보 데이터에 응답하여 상기 출력노드에 전원을 공급하기 위한 전원공급부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  4. 제1항에 있어서,
    상기 내부정보 출력수단은,
    상기 내부정보 데이터에 응답하여 출력노드에 풀업 동작을 수행하기 위한 제1 구동부와,
    상기 내부정보 데이터에 응답하여 상기 출력노드에 풀다운 동작을 수행하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  5. 제4항에 있어서,
    상기 제1 구동부는 상기 동작 모드에 따라 활성화되어 상기 데이터 출력수단에 전원을 공급하는 것을 특징으로 하는 데이터 출력 회로.
  6. 제1항에 있어서,
    상기 다수의 병렬 데이터는 멀티 위상클럭신호에 동기화되는 것을 특징으로 하는 데이터 출력 회로.
  7. 제1항에 있어서,
    상기 내부정보 데이터는 밴드 아이디(vendor ID) 정보인 것을 특징으로 하는 데이터 출력 회로.
  8. 다수의 병렬 데이터를 멀티 위상클럭신호에 동기화시키기 위한 다수의 동기화수단;
    동작 모드에 따라 내부정보 데이터를 입력받아 출력노드로 출력하기 위한 내부정보 출력수단; 및
    상기 내부정보 데이터에 응답하여 전원을 공급받으며, 상기 동작 모드에 따라 상기 다수의 동기화수단의 출력신호를 직렬화하여 상기 출력노드로 출력하기 위한 직렬데이터 출력수단
    을 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 동작 모드에 따라 상기 내부정보 데이터를 상기 내부정보 출력수단과 상기 직렬데이터 출력수단에 전달하기 위한 전달수단을 더 구비하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 출력노드를 버퍼링하기 위한 버퍼링수단과,
    상기 버퍼링수단의 출력신호를 입력받아 패드로 출력하기 위한 출력 드라이버를 더 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 내부정보 출력수단과 상기 직렬데이터 출력수단은 상기 버퍼링수단의 입력단을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 직렬데이터 출력수단은,
    상기 다수의 동기화수단의 출력신호를 입력받아 상기 출력노드로 출력하기 위한 입력부와,
    상기 내부정보 데이터에 응답하여 상기 출력노드에 전원을 공급하기 위한 전원공급부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제8항에 있어서,
    상기 내부정보 출력수단은,
    상기 내부정보 데이터에 응답하여 상기 출력노드에 풀업 동작을 수행하기 위한 제1 구동부와,
    상기 내부정보 데이터에 응답하여 상기 출력노드에 풀다운 동작을 수행하기 위한 제2 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 구동부는 상기 동작 모드에 따라 활성화되어 상기 데이터 출력수단에 전원을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제8항에 있어서,
    상기 내부정보 데이터는 밴드 아이디(vendor ID) 정보인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제8항에 있어서,
    상기 멀티 위상클럭신호는 서로 예정된 위상 차이를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제12항에 있어서,
    상기 전달수단은 상기 내부정보 데이터를 출력하기 위한 내부정보 출력모드에서 상기 내부정보 데이터에 대응하는 신호를 출력하고, 이외 모드에서 상기 전원공급부를 활성화시키기 위한 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 이외 모드는 읽기 동작 모드 또는 파워 다운 모드인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서,
    상기 동작 모드에 대응하여 상기 전달수단을 제어하기 위한 제어신호를 생성하는 제어신호 생성수단을 더 구비하는 반도체 메모리 장치.
KR1020080089299A 2008-09-10 2008-09-10 데이터 출력 회로 KR100948069B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080089299A KR100948069B1 (ko) 2008-09-10 2008-09-10 데이터 출력 회로
US12/327,397 US7929358B2 (en) 2008-09-10 2008-12-03 Data output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080089299A KR100948069B1 (ko) 2008-09-10 2008-09-10 데이터 출력 회로

Publications (1)

Publication Number Publication Date
KR100948069B1 true KR100948069B1 (ko) 2010-03-16

Family

ID=41799152

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080089299A KR100948069B1 (ko) 2008-09-10 2008-09-10 데이터 출력 회로

Country Status (2)

Country Link
US (1) US7929358B2 (ko)
KR (1) KR100948069B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007521A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 반도체 장치
US9025411B2 (en) 2013-08-09 2015-05-05 SK Hynix Inc. Semiconductor memory apparatus

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114024545B (zh) * 2022-01-06 2022-04-26 长鑫存储技术有限公司 一种驱动调整电路和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714388A (ja) * 1993-06-15 1995-01-17 Hitachi Ltd 半導体記憶装置
JPH08124380A (ja) * 1994-10-20 1996-05-17 Hitachi Ltd 半導体メモリ及び半導体メモリアクセス方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60133021D1 (de) * 2001-12-20 2008-04-10 St Microelectronics Srl Speicheranordnung
US7358872B2 (en) * 2005-09-01 2008-04-15 Micron Technology, Inc. Method and apparatus for converting parallel data to serial data in high speed applications
US8207976B2 (en) * 2007-03-15 2012-06-26 Qimonda Ag Circuit
KR100825015B1 (ko) * 2007-03-29 2008-04-24 주식회사 하이닉스반도체 반도체 플래시 메모리 장치 및 그 구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714388A (ja) * 1993-06-15 1995-01-17 Hitachi Ltd 半導体記憶装置
JPH08124380A (ja) * 1994-10-20 1996-05-17 Hitachi Ltd 半導体メモリ及び半導体メモリアクセス方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007521A (ko) * 2013-07-11 2015-01-21 에스케이하이닉스 주식회사 반도체 장치
KR101978199B1 (ko) 2013-07-11 2019-05-15 에스케이하이닉스 주식회사 반도체 장치
US9025411B2 (en) 2013-08-09 2015-05-05 SK Hynix Inc. Semiconductor memory apparatus

Also Published As

Publication number Publication date
US7929358B2 (en) 2011-04-19
US20100061157A1 (en) 2010-03-11

Similar Documents

Publication Publication Date Title
US6987704B2 (en) Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency
JP5795486B2 (ja) データ入力回路
US8050137B2 (en) Semiconductor integrated circuit capable of controlling read command
KR100590855B1 (ko) 전류 소모의 감소를 위한 반도체 메모리 소자
KR101040242B1 (ko) 데이터 스트로브 신호 생성장치 및 이를 이용하는 반도체 메모리 장치
JP2010061780A (ja) 半導体メモリ装置
KR102392903B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
US8125251B2 (en) Semiconductor memory device having a clock alignment training circuit and method for operating the same
KR100650844B1 (ko) 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법
US8963606B2 (en) Clock control device
KR20110060513A (ko) 라이트드라이빙 장치
TW200418268A (en) Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
KR100875671B1 (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
US7773709B2 (en) Semiconductor memory device and method for operating the same
KR100948069B1 (ko) 데이터 출력 회로
KR100800382B1 (ko) 반도체 메모리 장치에서의 신호제어방법 및 그에 따른컬럼선택라인 인에이블 신호 발생회로
KR100902126B1 (ko) 반도체 메모리 소자와 그의 구동 방법
US8694818B2 (en) Control circuit and operating method thereof
US20110128811A1 (en) Internal command generation circuit
KR100871641B1 (ko) 데이터 스트로빙신호 생성장치를 포함하는반도체메모리소자
KR20060114232A (ko) 반도체메모리소자
US9058859B2 (en) Data output circuit
KR100668517B1 (ko) 테스트장치를 구비하는 출력 제어장치
US7349290B2 (en) Semiconductor memory device
KR100476381B1 (ko) 동기식 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 11