KR20150007521A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 직렬 데이터 출력 회로는 출력 라인에 전압을 공급하기 위한 전압 공급부 및 상기 출력 라인에 순차적으로 데이터 신호를 출력하는 복수의 데이터 출력부들을 포함하고, 상기 복수의 데이터 출력부들은 각각, 멀티 위상 클럭 중 어느 하나 및 상기 데이터 신호에 응답하여 중간 노드와 상기 출력 라인을 연결 또는 차단하는 연결부 및 상기 멀티 위상 클럭 중 다른 하나에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함할 수 있다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치의 직렬 데이터 출력 회로는 다수의 입력 라인을 통해 병렬로 입력된 신호들을 단일 출력 라인을 통해 직렬로 출력할 수 있다.
병렬로 입력된 신호들은 서로 충돌되지 않고 단일 출력 라인을 통해 출력되도록 멀티 위상 클럭에 동기화될 수 있다. 예를 들어, 멀티 위상 클럭이 활성화되는 구간에서 병렬로 입력된 신호들 중 활성화된 클럭에 대응되는 신호가 출력되도록 구현할 수 있다.
이때, 멀티 위상 클럭들이 동시에 활성화 되는 구간이 존재할 경우 데이터 신호들의 충돌을 막기 위해서 데이터 신호를 추가적으로 필터링하는 과정이 요구될 수 있고 이로써 불필요한 전류소모가 발생할 수 있다.
또는, 멀티 위상 클럭들 간에 동시에 활성화되는 구간이 존재하지 않도록 멀티 위상 클럭의 듀티비를 조정할 수 있다. 다만, 클럭의 듀티비를 조정하기 위해 클럭을 가공하는 방식은 클럭의 정확도를 감소시킬 수 있고, 장치가 불안정하게 동작하도록 하는 원인이 될 수 있다.
본 발명의 실시 예는 병렬로 입력된 데이터 신호들을 직렬화하여 출력하는 직렬 데이터 출력 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 직렬 데이터 출력 회로는 출력 라인에 전압을 공급하기 위한 전압 공급부 및 상기 출력 라인에 순차적으로 데이터 신호를 출력하는 복수의 데이터 출력부들을 포함하고, 상기 복수의 데이터 출력부들은 각각, 멀티 위상 클럭 중 어느 하나 및 상기 데이터 신호에 응답하여 중간 노드와 상기 출력 라인을 연결 또는 차단하는 연결부 및 상기 멀티 위상 클럭 중 다른 하나에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함한다.
본 발명의 다른 실시 예에 따른 직렬 데이터 출력 회로는 출력 라인에 전압을 공급하기 위한 전압 공급부 및 상기 출력 라인에 순차적으로 데이터 신호를 출력하는 복수의 데이터 출력부들을 포함하고, 상기 복수의 데이터 출력부들은 각각, 멀티 위상 클럭 중 어느 하나에 응답하여 중간 노드와 상기 출력 라인을 연결 또는 차단하는 연결부 및 상기 멀티 위상 클럭 중 다른 하나 및 상기 데이터 신호에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함한다.
본 발명의 다른 실시 예에 따른 직렬 데이터 출력 회로는 정출력 라인 및 부출력 라인에 전압을 공급하기 위한 전압 공급부 및 복수의 데이터 출력부들을 포함하고, 상기 복수의 데이터 출력부들은 각각, 멀티 위상 클럭 중 어느 하나 및 정데이터 신호에 응답하여 중간 노드와 상기 부출력 라인을 연결 또는 차단하는 제1연결부, 상기 멀티 위상 클럭 중 어느 하나 및 부데이터 신호에 응답하여 상기 중간 노드와 상기 정출력 라인을 연결 또는 차단하는 제2연결부 및 상기 멀티 위상 클럭 중 다른 하나에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함한다.
본 발명의 실시 예에 따른 직렬 데이터 출력 회로는 병렬로 입력된 데이터 신호들을 직렬화하여 출력하는 동작을 효과적으로 수행할 수 있다.
도1은 본 발명의 실시 예에 따른 직렬 데이터 출력 회로를 개략적으로 도시한 블럭도,
도2는 도1의 제0 데이터 출력부의 실시 예의 구성을 상세하게 나타낸 회로도,
도3 은 도1의 직렬 데이터 출력 회로의 동작 파형을 도시한 타이밍도,
도4는 도1의 제0 데이터 출력부의 다른 실시 예의 구성을 상세하게 나타낸 회로도,
도5는 본 발명의 다른 실시 예에 따른 직렬 데이터 출력 회로를 개략적으로 도시한 블럭도,
도6은 도5의 제0 데이터 출력부의 실시 예의 구성을 상세하게 나타낸 회로도,
도7은 도5의 전압 공급부의 구성을 상세하게 나타낸 회로도,
도8은 도5의 직렬 데이터 출력 회로의 동작 파형을 도시한 타이밍도이다.
이하 본 발명에 따른 직렬데이터 출력회로의 바람직한 실시 예를 도면을 통하여 상세하게 설명한다.
도1은 본 발명의 실시 예에 따른 직렬 데이터 출력 회로를 개략적으로 도시한 블럭도이다.
도1의 직렬 데이터 출력 회로는 출력 라인(data_out)에 전압을 공급하기 위한 전압 공급부(150) 및 출력 라인(data_out)에 데이터 신호(d<0:3>)를 순차적으로 출력하는 제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D)을 포함할 수 있다. 제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D)은 각각, 멀티 위상 클럭(clk<0:3>) 중 두 개의 클럭들(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0) 및 데이터 신호(d0/d1/d2/d3)에 응답하여, 출력 라인(data_out)으로 데이터 신호(d0/d1/d2/d3)를 출력할 수 있다.
제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D)은 각각, 멀티 위상 클럭 중 두 개의 클럭들(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)이 공통으로 활성화되는 구간에서 출력 라인(data_out)에 데이터 신호(d0/d1/d2/d3)를 출력할 수 있다.
도1은 본 발명의 실시 예로서 신호를 싱글 엔디드(single ended) 방식으로 전송하는 경우를 도시한다. 즉, 복수의 데이터 출력부들은 각각 한 개의 독립적인 신호를 입력받아 한 개의 출력라인으로 순차적으로 출력한다.
도1은 본 발명의 실시 예로서 4개의 데이터 출력부들을 도시하나 이는 용이하게 변경이 가능하다.
전압 공급부(150)는 저항 소자를 포함한다. 전압 공급부(150)에 인가된 외부 전압(Vdd)은 저항 소자에 일부 분배되고 남은 만큼 출력 라인(data_out)에 공급된다.
한편, 저항 소자는 본 발명의 일 실시 예로서 직렬 데이터 출력 회로가 CML 영역에서 동작하도록 구현된 것이다. 즉, 출력 라인(data_out)으로 전송된 데이터 신호는 외부 전압(Vdd)보다 낮은 전압 레벨과 접지 전압 사이를 스윙하는 형태로 출력된다. 따라서 직렬 데이터 출력 회로가 CMOS 영역에서 동작하도록, 전압 공급부(150)를 저항 소자가 아닌 반도체 소자로 구현하더라도 본 발명의 범주에 속할 수 있다.
멀티 위상 클럭(clk<0:3>)은 위상이 상이한 4 개의 클럭들을 포함하고, 멀티 위상 클럭(clk<0:3>) 중 서로 인접한 위상을 갖는 클럭은 위상차가 1/4 주기일 수 있다. 예를 들어 제1클럭(clk1)은 제0클럭(clk0)보다 위상이 1/4 주기만큼 늦고, 제2클럭(clk2)은 제1클럭(clk1)보다 위상이 1/4 주기만큼 늦다.
도2는 도1의 제0 데이터 출력부(100_A)의 실시 예의 구성을 상세하게 나타낸 회로도이다.
제0 데이터 출력부(100_A)는 제0클럭(clk0) 및 제0데이터신호(d0)에 응답하여 중간 노드(node1_A)와 출력라인(data_out)을 연결 또는 차단하는 연결부(110_A) 및 제1클럭(clk1)에 응답하여 중간 노드(node1_A)를 풀다운 구동하는 풀다운 구동부(130_A)를 포함할 수 있다.
연결부(110_A)는 제0클럭(clk0)과 제0데이터 신호(d0)를 동기화하여 제1동기화 클럭(syn1_A)을 생성하는 동기화부(111_A) 및 제1동기화 클럭(syn1_A)에 응답하여 중간 노드(node1_A)와 출력 라인(data_out)을 연결 또는 차단하는 스위칭부(112_A)를 포함할 수 있다.
동기화부(111_A)는 제1앤드 게이트(AD1_A)로 구성된다. 제1앤드 게이트(AD1_A)는 제0클럭(clk0) 및 제0데이터 신호(d0)를 입력받아 연산 결과 제1동기화 클럭(syn1_A)을 출력한다.
스위칭부(112_A)는 제1엔모스 트렌지스터(N1_A)로 구성된다. 제1엔모스 트렌지스터(N1_A)는 제1동기화 클럭(syn1_A)을 게이트로 인가받고 드레인은 출력 라인(data_out)과 연결되고 소오스는 중간 노드(node1_A)와 연결된다.
풀다운 구동부(130_A)는 제2 엔모스 트렌지스터(N2_A)로 구성된다. 제2엔모스 트렌지스터(N2_A)는 제1클럭(clk1)을 게이트로 인가받고 드레인은 중간 노드(node1_A)와 연결되고 소오스는 접지된다.
제1내지 제3데이터 출력부들(도1의 100_B, 100_C, 100_D)은 미도시되었지만, 그 구성 및 동작이 제0데이터 출력부(100_A)와 유사할 수 있다. 제1내지 제3데이터 출력부들(100_B, 100_C, 100_D) 각각은, 멀티 위상 클럭(clk<0:3>) 중 대응하는 어느 하나(clk1/clk2/clk3) 및 대응하는 데이터 신호(d1/d2/d3)에 응답하여 중간 노드(node1_B/node1_C/node1_D)와 출력라인(data_out)을 연결 또는 차단하는 연결부(110_B/110_C/110_D) 및 멀티 위상 클럭(clk<0:3>) 중 대응하는 다른 하나(clk2/clk3/clk0) 에 응답하여 중간 노드(node1_B/node1_C/node1_D)를 풀다운 구동하는 풀다운 구동부(130_B/130_C/130_D)를 포함할 수 있다.
도3 은 도1의 직렬 데이터 출력 회로의 동작 파형을 도시한 타이밍도이다.
제1동기화 클럭들(syn1_A/syn1_B/syn1_C/syn1_D)은 도2에서 설명한 바와 같이, 제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D) ) 각각이 포함하는 동기화부(111_A/111_B/111_C/111_D)에서 멀티 위상 클럭(clk<0:3>) 중 대응하는 어느 하나(clk0/clk1/clk2/clk3) 및 대응하는 데이터 신호(d0/d1/d2/d3)가 동기화되어 각각 생성될 수 있다.
이하, 본 발명의 실시 예에 따른 직렬 데이터 출력 회로의 동작을 도 1 내지 도3 를 참조하여 설명한다.
우선, 도2의 제0데이터 출력부(100_A)의 동작은 다음과 같다.
전압 공급부(150)는 출력 라인(data_out)에 전압을 공급한다. 출력 라인(data_out)의 전압 레벨은 외부 전압(Vdd)이 저항 소자에 분배되고 남은 만큼 형성될 수 있다.
연결부(110_A)에서, 제1 앤드 게이트(AD1_A)는 제0클럭(clk0) 및 제0데이터 신호(d0)가 예를 들어 논리 하이로 입력될 경우 제 1 동기화 신호(syn1_A)를 논리 하이로 출력한다. 제1 엔모스 트렌지스터(N1_A)는 게이트로 논리 하이의 제1동기화 신호(syn1_A)를 인가받아 턴온되고, 출력 라인(data_out)은 중간 노드(node1_A)와 연결된다.
이어서, 제1클럭(clk1)은 제0클럭(clk0)보다 1/4 주기 늦게 논리 하이로 활성화된다. 제2 엔모스 트렌지스터(N2_A)는 게이트로 논리 하이의 제1 클럭(clk1)을 인가받아 턴온되고, 중간 노드(node1_A)는 풀다운 구동된다.
즉, 제0 데이터 신호(d0)가 예를 들어 논리 하이로 활성화될 때, 제0 클락(clk0)이 논리 하이로 활성화되는 구간에서 출력 라인(data_out)은 중간 노드(node1_A)와 연결되고, 제1 클락(clk1)이 논리 하이로 활성화되는 구간에서 중간 노드(node21_A)는 풀다운 구동된다. 따라서 제0 클락(clk0) 및 제1 클락(clk1)이 동시에 논리 하이로 활성화되는 구간에서 출력라인(data_ out)은 풀다운 구동되고, 출력 라인(data_out)은 논리 로우의 신호를 출력한다.
이와 같은 방식으로, 제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D) 각각은, 대응하는 데이터 신호(d0/d1/d2/d3)를 입력받아 멀티 위상 클럭(clk<0:3>) 중 대응하는 두 개의 클럭(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)들이 동시에 논리 하이로 활성화되는 구간에서 대응하는 데이터 신호(d0/d1/d2/d3)를 출력 라인(data_out)으로 출력한다.
제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D) 각각은, 멀티 위상 클럭(clk<0:3>) 중 대응하는 두 개의 클럭들(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)이 동시에 논리 하이로 활성화되는 구간이 서로 상이하다. 따라서 제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D)이 순차적으로 데이터 신호(d0/d1/d2/d3)를 출력하는 동작은 효과적으로 수행될 수 있다.
본 발명의 실시 예로서 연결부(110_A)와 대응하는 클럭(clk0)은, 풀다운 구동부(130_A)와 대응하는 클럭(clk1)에 비하여 앞선 위상을 가지는 것으로 도시된다. 그 결과 연결부(110_A)가 먼저 동작하고 풀다운 구동부(130_A)가 뒤이어 동작한다. 따라서, 연결부(110_A)와 대응하는 클럭(clk0)이 풀다운 구동부(130_A)와 대응하는 클럭(clk1)에 비하여 지연된 위상을 가지는 것으로 구성되어도 본 발명의 목적 및 효과는 달성할 수 있다. 풀다운 구동부가 먼저 동작하고 연결부가 뒤이어 동작하더라도, 대응하는 두 개의 클럭들(clk1, clk0/clk2, clk1/clk3, clk2/clk0, clk3)이 동시에 논리 하이로 활성화되는 구간은 서로 상이하기 때문에, 제0 내지 제3데이터 출력부들(100_A, 100_B, 100_C, 100_D)이 순차적으로 데이터 신호(d0/d1/d2/d3)를 출력하는 동작은 효과적으로 수행될 수 있다.
도4는 도1의 제0 데이터 출력부의 다른 실시 예의 구성을 상세하게 나타낸 회로도이다.
도4의 제0 데이터 출력부(400_A)는 제1 클럭(clk1)에 응답하여 중간 노드(node4_A)와 출력 라인(data_out)을 연결 또는 차단하는 연결부(410_A) 및 제0클럭(clk0) 및 제0 데이터 신호(d0)에 응답하여 중간 노드(node4_A)를 풀다운 구동하는 풀다운 구동부(430_A)를 포함할 수 있다.
도4를 도2과 비교하면, 도2 의 제0 데이터 출력부(100_A)는 동기화부(111_A)를 연결부(110_A)의 구성요소로서 포함하는 반면에, 도4 의 제0 데이터 출력부(400_A)는 동기화부(431_A)를 풀다운 구동부(430_A)의 구성요소로서 포함한다.
구체적으로, 연결부(410_A)는 제3 엔모스 트렌지스터(N3_A)로 구성된다. 제3 엔모스 트렌지스터(N3_A)는 제 1클럭(clk1)을 게이트로 인가받고 드레인은 출력 라인(data_out)과 연결되고 소오스는 중간 노드(node4_A)와 연결된다.
풀다운 구동부(430_A)는 제0클럭(clk0)과 제0 데이터 신호(d0)를 동기화하여 제4동기화 클럭(syn4_A)을 생성하는 동기화부(431_A) 및 제4동기화 클럭(syn4_A)에 응답하여 중간 노드(node4_A)와 접지 단자를 연결 또는 차단하는 스위칭부(432_A)를 포함할 수 있다.
동기화부(431_A)는 제4앤드 게이트(AD4_A)로 구성된다. 제4앤드 게이트(AD4_A)는 제0 클럭(clk0) 및 제0 데이터 신호(d0)를 입력받아 연산 결과 제4동기화 클럭(syn4_A)을 출력한다.
스위칭부(432_A)는 제4 엔모스 트렌지스터(N4_A)로 구성된다. 제4 엔모스 트렌지스터(N4_A)는 제4동기화 클럭(syn4_A)을 게이트로 인가받고 드레인은 중간 노드(node4_A)와 연결되고 소오스는 접지 단자와 연결된다.
도4의 제0데이터 출력부(400_A)의 동작은 다음과 같다.
풀다운 구동부(430_A)에서, 제4 앤드 게이트(AD4_A)는 제0클럭(clk0) 및 제0데이터 신호(d0)가 예를 들어 논리 하이로 입력될 경우 제 4 동기화 신호(syn4_A)를 논리 하이로 출력한다. 제4 엔모스 트렌지스터(N4_A)는 게이트로 논리 하이의 제4동기화 신호(syn4_A)를 인가받아 턴온되고, 중간 노드(node4_A)는 풀다운 구동된다.
이어서, 제1클럭(clk1)은 제0클럭(clk0)보다 1/4 주기 늦게 논리 하이로 활성화된다. 제3 엔모스 트렌지스터(N3_A)는 게이트로 논리 하이의 제1 클럭(clk1)을 인가받아 턴온되고, 출력 라인(data_out)과 중간 노드(node4_A)는 연결된다.
즉, 제0 데이터 신호(d0)가 예를 들어 논리 하이로 활성화될 때, 제0 클락(clk0)이 논리 하이로 활성화되는 구간에서 중간 노드(node1_A)는 풀다운 구동되고, 제1 클락(clk1)이 논리 하이로 활성화되는 구간에서 출력 라인(data_out)과 중간 노드(node4_A)는 연결된다. 따라서 제0 클락(clk0) 및 제1 클락(clk1)이 동시에 논리 하이로 활성화되는 구간에서 출력라인(data_ out)은 풀다운 구동되고, 출력 라인(data_out)은 논리 로우의 신호를 출력한다.
도1의 제1내지 제 3 데이터 출력부들(100_B, 100_C, 100_D)은 미도시되었지만, 그 구성 및 동작이 도4의 제0데이터 출력부(400_A)와 유사할 수 있다. 제1내지 제3데이터 출력부들(100_B, 100_C, 100_D) 각각은, 멀티 위상 클럭(clk<0:3>) 중 대응하는 어느 하나(clk1/clk2/clk3)에 응답하여 중간 노드(node4_B/node4_C/node4_D)와 출력라인(data_out)을 연결 또는 차단하는 연결부(410_B/410_C/410_D) 및 멀티 위상 클럭(clk<0:3>) 중 대응하는 다른 하나(clk2/clk3/clk0) 및 대응하는 데이터 신호(d1/d2/d3)에 응답하여 중간 노드(node4_B/node4_C/node4_D)를 풀다운 구동하는 풀다운 구동부(430_B/430_C/430_D)를 포함할 수 있다.
도5는 본 발명의 다른 실시 예에 따른 직렬 데이터 출력 회로를 개략적으로 도시한 블럭도이다.
도5의 직렬 데이터 출력 회로는 정출력 라인(data_t) 및 부출력 라인(data_f)에 전압을 공급하기 위한 전압 공급부(250) 및 제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D)을 포함할 수 있다. 상기 제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D)은 각각, 멀티 위상 클럭(clk<0:3>) 중 두 개의 클럭들(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)이 공통으로 활성화되는 구간에서, 정출력 라인(data_t)에 정데이터 신호(dt0/dt1/dt2/dt3)를 출력하고 부출력 라인(data_f)에 부데이터 신호(df0/df1/df2/df3)를 출력할 수 있다.
도5는 본 발명의 다른 실시예로서 신호를 디퍼런셜(differential) 방식으로 전송하는 경우를 도시한다. 즉, 복수의 데이터 출력부들은 각각 위상이 상반되는 두 개의 데이터신호를 입력받아, 두 개의 출력라인으로 순차적으로 출력한다.
도5는 본 발명의 실시 예로서 4개의 데이터 출력부들을 도시하나 이는 용이하게 변경이 가능하다.
멀티 위상 클럭(clk<0:3>)은 위상이 상이한 4 개의 클럭들을 포함하고, 멀티 위상 클럭(clk<0:3>) 중 서로 인접한 위상을 갖는 클럭은 위상차가 1/4 주기일 수 있다. 예를 들어 제1클럭(clk1)은 제0클럭(clk0)보다 위상이 1/4 주기만큼 늦고, 제2클럭(clk2)은 제1클럭(clk1)보다 위상이 1/4 주기만큼 늦다.
도6은 도5의 제0 데이터 출력부(200_A)의 실시 예의 구성을 상세하게 나타낸 회로도이다.
제0데이터 출력부(200_A)는 제0클럭(clk0) 및 제0정데이터 신호(dt0)에 응답하여 중간 노드(node2_A)와 부출력 라인(data_f)을 연결 또는 차단하는 제1연결부(210_A), 제0클럭(clk0) 및 제0부데이터 신호(df0)에 응답하여 중간 노드(node2_A)와 정출력 라인(data_t)을 연결 또는 차단하는 제2연결부(220_A) 및 제1클럭(clk1)에 응답하여 중간 노드(node2_A)를 풀다운 구동하는 풀다운 구동부(230_A)를 포함한다.
제1연결부(210_A)는 제0클럭(clk0)과 제0정데이터 신호(dt0)를 동기화하여 제6동기화 클럭(syn6_A)을 생성하는 제1동기화부(211_A) 및 제6동기화 클럭(syn6_A)에 응답하여 중간 노드(node2_A)와 부출력 라인(data_f)을 연결 또는 차단하는 제1스위칭부(212_A)를 포함할 수 있다.
제1동기화부(211_A)는 제6앤드 게이트(AD6_A)로 구성된다. 제6앤드 게이트(AD6_A)는 제0클럭(clk0) 및 제0정데이터 신호(dt0)를 입력받아 연산 결과 제6동기화 클럭(syn6_A)을 출력한다.
제1스위칭부(212_A)는 제6엔모스 트렌지스터(N6_A)로 구성된다. 제6엔모스 트렌지스터(N6_A)는 제6동기화 클럭(syn6_A)을 게이트로 인가받고 드레인은 부출력 라인(data_f)과 연결되고 소오스는 중간 노드(node2_A)와 연결된다.
제2연결부(220_A)는 제0클럭(clk0)과 제0부데이터 신호(df0)를 동기화하여 제7동기화 클럭(syn7_A)을 생성하는 제2동기화부(221_A) 및 제7동기화 클럭(syn7_A)에 응답하여 중간 노드(node2_A)와 정출력 라인(data_t)을 연결 또는 차단하는 제2스위칭부(222_A)를 포함할 수 있다.
제2동기화부(221_A)는 제7앤드 게이트(AD7_A)로 구성된다. 제7앤드 게이트(AD7_A)는 제0클럭(clk0) 및 제0부데이터 신호(df0)를 입력받아 연산 결과 제7동기화 클럭(syn7_A)을 출력한다.
제2스위칭부(222_A)는 제7엔모스 트렌지스터(N7_A)로 구성된다. 제7엔모스 트렌지스터(N7_A)는 제7동기화 클럭(syn7_A)을 게이트로 인가받고 드레인은 정출력 라인(data_t)과 연결되고 소오스는 중간 노드(node2_A)와 연결된다.
풀다운 구동부(230_A)는 제8엔모스 트렌지스터(N8_A)로 구성된다. 제8엔모스 트렌지스터(N8_A)는 제1클럭(clk1)을 게이트로 인가받고 드레인은 중간 노드(node2_A)와 연결되고 소오스는 접지된다.
제1내지 제 3 데이터 출력부들(도5의 200_B, 200_C, 200_D)은 미도시되었지만, 그 구성 및 동작이 제0데이터 출력부(200_A)와 유사할 수 있다. 제1내지 제3데이터 출력부들(200_B, 200_C, 200_D) 각각은, 멀티 위상 클럭(clk<0:3>) 중 대응하는 어느 하나(clk1/clk2/clk3) 및 대응하는 정데이터 신호(dt1/dt2/dt3)에 응답하여 중간 노드(node2_B/node2_C/node2_D)와 부출력 라인(data_f)을 연결 또는 차단하는 제1연결부(210_B/210_C/210_D), 멀티 위상 클럭(clk<0:3>) 중 대응하는 어느 하나(clk1/clk2/clk3) 및 대응하는 부데이터 신호(df1/df2/df3)에 응답하여 중간 노드(node2_B/node2_C/node2_D)와 정출력 라인(data_t)을 연결 또는 차단하는 제2연결부(220_B/220_C/220_D)및 멀티 위상 클럭(clk<0:3>) 중 대응하는 다른 하나(clk2/clk3/clk0) 에 응답하여 중간 노드(node2_B/node2_C/node2_D)를 풀다운 구동하는 풀다운 구동부(230_B/230_C/230_D)를 포함할 수 있다.
도7은 도5의 전압 공급부(250)의 구성을 상세하게 나타낸 회로도이다.
도7 의 전압 공급부(250)는 저항 소자(255)를 포함한다. 전압 공급부(250)에 인가된 외부 전압(Vdd)은 저항 소자(255)에 일부 분배되고 남은 만큼 정출력 라인(data_t) 및 부출력 라인(data_f)에 공급된다.
한편, 저항소자(255)는 본 발명의 실시 예로서 직렬 데이터 출력 회로가 CML 영역에서 동작하도록 구현된 것이다. 즉, 정출력 라인(data_t) 및 부출력 라인(data_f)으로 전송된 데이터 신호는 외부 전압보다 낮은 전압 레벨과 접지 전압 사이를 스윙하는 형태로 출력된다. 따라서 직렬 데이터 출력 회로가 CMOS 영역에서 동작하도록, 전압 공급부(250)를 저항 소자가 아닌 반도체 소자로 구현하더라도 본 발명의 범주에 속할 수 있다.
도8은 도5의 직렬 데이터 출력 회로의 동작 파형을 도시한 타이밍도이다.
제6동기화 클럭들(syn6_A/syn6_B/syn6_C/syn6_D)은 도6에서 설명한 바와 같이, 제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D) 각각이 포함하는 제1동기화부(211_A/211_B/211_C/211_D)에서 멀티 위상 클럭(clk<0:3>) 중 대응하는 어느 하나(clk0/clk1/clk2/clk3) 및 대응하는 정데이터 신호(dt0/dt1/dt2/dt3)가 동기화되어 각각 생성될 수 있다.
이하, 본 발명의 실시 예에 따른 직렬 데이터 출력 회로의 동작을 도5 내지 도8을 참조하여 설명한다.
우선, 도6 의 제 0 데이터 출력부(200_A)의 동작은 다음과 같다.
전압공급부(250)는 정출력 라인(data_t) 및 부출력 라인(data_f)에 전압을 공급한다. 정출력 라인(data_t) 및 부출력 라인(data_f)의 전압 레벨은 외부 전압(Vdd)이 저항 소자에 분배되고 남은 만큼 형성될 수 있다.
제1연결부(210_A)에서, 제6앤드 게이트(AD6_A)는 제0클럭(clk0) 및 제0 정데이터 신호(dt0)가 예를 들어 논리 하이로 입력될 경우 제6동기화 신호(syn6_A)를 논리 하이로 출력한다. 제6엔모스 트렌지스터(N6_A)는 게이트로 논리 하이의 제6동기화 신호(syn6_A)를 인가받아 턴온되고, 부출력 라인(data_f)은 중간 노드(node2_A)와 연결된다.
제2연결부(220_A)의 동작 과정은 제1연결부(210_A)의 동작과정과 유사하다. 다만, 제7앤드 게이트(AD7_A)는 제0클럭(clk0) 및 제0부데이터 신호(df0)를 입력받는다. 따라서 제0정데이터 신호(dt0)가 논리 하이로 입력되어 제6엔모스 트렌지스터(N6_A)가 턴온될 경우, 제0부데이터 신호(df0)가 논리 로우로 입력되어 제7엔모스 트렌지스터(N7_A)는 턴오프된다. 제7엔모스 트렌지스터(N7_A)가 턴오프될 경우, 정출력 라인(data_t)은 중간 노드(node2_A)와 차단된다.
이어서, 제1클럭(clk1)은 제0클럭(clk0)보다 1/4 주기 늦게 논리 하이로 활성화된다. 제8엔모스 트렌지스터(N8_A)는 게이트로 논리 하이의 제1클럭(clk1)을 인가받아 턴온되고, 중간 노드(node2_A)는 풀다운 구동된다.
즉, 제0정데이터 신호(dt0)가 예를 들어 논리 하이로 활성화될 때, 제0클락(clk0)이 논리 하이로 활성화되는 구간에서 부출력 라인(data_f)은 중간 노드(node2_A)와 연결되고, 제1클락(clk1)이 논리 하이로 활성화되는 구간에서 중간 노드(node2_A)는 풀다운 구동된다. 따라서 제0클락(clk0) 및 제1클락(clk1)이 동시에 논리 하이로 활성화되는 구간에서 부출력 라인(data_f)은 풀다운 구동되고, 부출력 라인(data_f)은 논리 로우의 신호를 출력한다.
반면에, 제0부데이터 신호(df0)가 논리 로우로 입력되어 정출력 라인(data_t)은 중간 노드(node2_A)와 차단된다. 따라서, 정출력 라인(data_t)은 전압 레벨을 유지하고 정출력 라인(data_t)은 논리 하이의 신호를 출력한다.
이와 같은 방식으로, 제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D)은 각각, 대응하는 정데이터 신호 및 부데이터 신호(dt0, df0/dt1, df1/dt2, df2/dt3, df3)를 입력받아 멀티 위상 클럭(clk<0:3>) 중 대응하는 두 개의 클럭(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)들이 동시에 논리 하이로 활성화되는 구간에서 대응하는 정데이터 신호 및 부데이터 신호(dt0, df0/dt1, df1/dt2, df2/dt3, df3)를 정출력 라인 및 부출력 라인(data_t, data_f)으로 출력한다.
제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D)은 각각, 멀티 위상 클럭(clk<0:3>) 중 대응하는 두 개의 클럭들(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)이 동시에 논리 하이로 활성화되는 구간이 서로 상이하다. 따라서 제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D)이 순차적으로 정데이터 신호 및 부데이터 신호(dt0, df0/dt1, df1/dt2, df2/dt3, df3)를 출력하는 동작은 효과적으로 수행될 수 있다.
본 발명의 실시 예로서 제1및 제2연결부(210_A, 220_A)와 대응하는 클럭(clk0)은, 풀다운 구동부(230_A)와 대응하는 클럭(clk1)에 비하여 앞선 위상을 가지는 것으로 도시된다. 그 결과 제1및 제2연결부(210_A, 220_A)가 먼저 동작하고 풀다운 구동부(230_A)가 뒤이어 동작한다. 따라서, 제1및 제2연결부(210_A, 220_A)와 대응하는 클럭(clk0)이 풀다운 구동부(230_A)와 대응하는 클럭(clk1)에 비하여 지연된 위상을 가지는 것으로 구성되어도 본 발명의 목적 및 효과는 달성할 수 있다. 풀다운 구동부가 먼저 동작하고 제1및 제2연결부가 뒤이어 동작하더라도, 두 개의 클럭들(clk0, clk1/clk1, clk2/clk2, clk3/clk3, clk0)이 동시에 논리 하이로 활성화 되는 구간은 서로 상이하기 때문에, 제0 내지 제3데이터 출력부들(200_A, 200_B, 200_C, 200_D)이 순차적으로 정데이터 신호 및 부데이터 신호(dt0, df0/dt1, df1/dt2, df2/dt3, df3)를 출력하는 동작은 효과적으로 수행될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100_A : 제0데이터 출력부
100_B : 제1데이터 출력부
100_C : 제2데이터 출력부
100_D : 제3데이터 출력부
150 : 전압 공급부
110_A : 연결부
130_A : 풀다운 구동부
400_A : 제0데이터 출력부
410_A : 연결부
430_A : 풀다운 구동부
200_A : 제0데이터 출력부
200_B : 제1데이터 출력부
200_C : 제2데이터 출력부
200_D : 제3데이터 출력부
250 : 전압 공급부
210_A : 제1연결부
220_A : 제2연결부
230_A : 풀다운 구동부

Claims (16)

  1. 출력 라인에 전압을 공급하기 위한 전압 공급부; 및
    상기 출력 라인에 순차적으로 데이터 신호를 출력하는 복수의 데이터 출력부들을 포함하고,
    상기 복수의 데이터 출력부들은 각각,
    멀티 위상 클럭 중 어느 하나 및 상기 데이터 신호에 응답하여 중간 노드와 상기 출력 라인을 연결 또는 차단하는 연결부; 및
    상기 멀티 위상 클럭 중 다른 하나에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함하는 직렬 데이터 출력 회로.
  2. 제1항에 있어서
    상기 복수의 데이터 출력부들은 각각,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 멀티 위상 클럭 중 다른 하나가 공통으로 활성화되는 구간에서 상기 출력 라인에 상기 데이터 신호를 출력하는 것을 특징으로 하는 직렬 데이터 출력 회로.
  3. 제1항에 있어서,
    상기 복수의 데이터 출력부들의 개수가 4 개일 때, 상기 멀티 위상 클럭 중 서로 인접한 위상을 갖는 클럭은 위상차가 1/4 주기인 것을 특징으로 하는 직렬 데이터 출력 회로.
  4. 제3항에 있어서,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 멀티 위상 클럭 중 다른 하나는 위상차가 1/4주기인 것을 특징으로 하는 직렬 데이터 출력 회로.
  5. 제1항에 있어서,
    상기 연결부는 각각,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 데이터 신호를 동기화하여 동기화 클럭을 생성하는 동기화부; 및
    상기 동기화 클럭에 응답하여 상기 중간 노드와 상기 출력 라인을 연결 또는 차단하는 스위칭부를 포함하는 직렬 데이터 출력 회로.
  6. 출력 라인에 전압을 공급하기 위한 전압 공급부; 및
    상기 출력 라인에 순차적으로 데이터 신호를 출력하는 복수의 데이터 출력부들을 포함하고,
    상기 복수의 데이터 출력부들은 각각,
    멀티 위상 클럭 중 어느 하나에 응답하여 중간 노드와 상기 출력 라인을 연결 또는 차단하는 연결부; 및
    상기 멀티 위상 클럭 중 다른 하나 및 상기 데이터 신호에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함하는 직렬 데이터 출력 회로.
  7. 제6항에 있어서
    상기 복수의 데이터 출력부들은 각각,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 멀티 위상 클럭 중 다른 하나가 공통으로 활성화되는 구간에서 상기 출력 라인에 상기 데이터 신호를 출력하는 것을 특징으로 하는 직렬 데이터 출력 회로.
  8. 제6항에 있어서,
    상기 복수의 데이터 출력부들의 개수가 4 개일 때, 상기 멀티 위상 클럭 중 서로 인접한 위상을 갖는 클럭은 위상차가 1/4 주기인 것을 특징으로 하는 직렬 데이터 출력 회로.
  9. 제8항에 있어서,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 멀티 위상 클럭 중 다른 하나는 위상차가 1/4주기인 것을 특징으로 하는 직렬 데이터 출력 회로.
  10. 제6항에 있어서,
    상기 풀다운 구동부는 각각,
    상기 멀티 위상 클럭 중 다른 하나 및 상기 데이터 신호를 동기화하여 동기화 클럭을 생성하는 동기화부; 및
    상기 동기화 클럭에 응답하여 상기 중간 노드와 접지 단자를 연결 또는 차단하는 스위칭부를 포함하는 직렬 데이터 출력 회로.
  11. 정출력 라인 및 부출력 라인에 전압을 공급하기 위한 전압 공급부; 및
    복수의 데이터 출력부들을 포함하고,
    상기 복수의 데이터 출력부들은 각각,
    멀티 위상 클럭 중 어느 하나 및 정데이터 신호에 응답하여 중간 노드와 상기 부출력 라인을 연결 또는 차단하는 제1연결부;
    상기 멀티 위상 클럭 중 어느 하나 및 부데이터 신호에 응답하여 상기 중간 노드와 상기 정출력 라인을 연결 또는 차단하는 제2연결부; 및
    상기 멀티 위상 클럭 중 다른 하나에 응답하여 상기 중간 노드를 풀다운 구동하는 풀다운 구동부를 포함하는 직렬 데이터 출력 회로.
  12. 제11항에 있어서
    상기 복수의 데이터 출력부들은 각각,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 멀티 위상 클럭 중 다른 하나가 공통으로 활성화되는 구간에서, 상기 정출력 라인에 상기 정데이터 신호를 출력하고 상기 부출력 라인에 상기 부데이터 신호를 출력하는 것을 특징으로 하는 직렬 데이터 출력 회로.
  13. 제11항에 있어서,
    상기 복수의 데이터 출력부들의 개수가 4 개일 때, 상기 멀티 위상 클럭 중 서로 인접한 위상을 갖는 클럭은 위상차가 1/4 주기인 것을 특징으로 하는 직렬 데이터 출력 회로.
  14. 제13항에 있어서,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 멀티 위상 클럭 중 다른 하나는 위상차가 1/4주기인 것을 특징으로 하는 직렬 데이터 출력 회로.
  15. 제11항에 있어서,
    상기 제1연결부는 각각,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 정데이터 신호를 동기화하여 제1동기화 클럭을 생성하는 제1동기화부; 및
    상기 제1동기화 클럭에 응답하여 상기 중간 노드와 상기 부출력 라인을 연결 또는 차단하는 제1스위칭부를 포함하는 직렬 데이터 출력 회로.
  16. 제11항에 있어서,
    상기 제2연결부는 각각,
    상기 멀티 위상 클럭 중 어느 하나 및 상기 부데이터 신호를 동기화하여 제2동기화 클럭을 생성하는 제2동기화부; 및
    상기 제2동기화 클럭에 응답하여 상기 중간 노드와 상기 정출력 라인을 연결 또는 차단하는 제2스위칭부를 포함하는 직렬 데이터 출력 회로.
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