CN108233915B - 用于补偿延迟失配的电路及方法 - Google Patents

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Abstract

本发明提供了一种用于补偿延迟失配的电路及方法，该电路包括：时钟驱动器；反馈电路；第一信号路径部分，包括第一重定时器；第一延迟元件，耦接在该第一重定时器和该时钟驱动器之间；第二信号路径部分，包括第二重定时器；第二延迟元件，耦接在该第二重定时器和该时钟驱动器之间；以及控制电路，被配置为控制该第一延迟元件和该第二延迟元件之间产生的延迟差异以补偿目标延迟失配；其中，该反馈电路和该第一延迟元件形成第一环形振荡器，该反馈电路和该第二延迟元件形成第二环形振荡器。本发明通过引入延迟差异来抵消或至少限制电路中存在的延迟失配，从而补偿两个或更多个信号之间的延迟失配，改善信号质量。

Description

用于补偿延迟失配的电路及方法
技术领域
本发明涉及用于补偿信号线中的延迟失配(delay mismatch)的电子电路及方法。
背景技术
电信号通常通过印刷电路板上形成的金属迹线(trace)传输。这种金属迹线可用于耦接集成在芯片中的电路与安装在印刷电路板上的电连接器之间的电信号。
发明内容
本发明提供一种用于补偿延迟失配的电路及方法，以解决导线对的长度差异所引起的延迟失配。
本发明提供了一种用于补偿延迟失配的电路，该电路包括：输入驱动器；第一信号路径部分，该第一信号路径部分是从该输入驱动器至该负载的第一信号路径的一部分；第二信号路径部分，该第二信号路径部分是从该输入驱动器至该负载的第二信号路径的一部分；第一时钟路径，被配置为提供第一时钟信号以控制该第一信号路径部分的定时；第二时钟路径，被配置为提供第二时钟信号以控制该第二信号路径部分的定时；以及控制电路，控制电路被配置为：控制该第一时钟路径，在第一时间段期间与反馈电路形成第一环形振荡器并检测该第一环形振荡器的第一节奏；控制该第二时钟路径，在第二时间段期间与该反馈电路形成第二环形振荡器并检测该第二环形振荡器的第二节奏；至少部分地基于该第一节奏和该第二节奏补偿该第一信号路径和该第二信号路径之间的延迟失配；其中，该输入驱动器被配置为在补偿该延迟失配之后，以第一信号驱动该第一信号路径部分和以第二信号驱动该第二信号路径部分。
本发明提供了一种用于补偿延迟失配的电路，该电路包括：时钟驱动器；反馈电路；第一信号路径部分，包括第一重定时器；第一延迟元件，耦接在该第一重定时器和该时钟驱动器之间；第二信号路径部分，包括第二重定时器；第二延迟元件，耦接在该第二重定时器和该时钟驱动器之间；以及控制电路，被配置为控制该第一延迟元件和该第二延迟元件之间产生的延迟差异以补偿目标延迟失配；其中，该反馈电路和该第一延迟元件形成第一环形振荡器，该反馈电路和该第二延迟元件形成第二环形振荡器。
本发明提供了一种一种补偿延迟失配的方法，该方法包括：在第一时间段期间形成第一环形振荡器并检测该第一环形振荡器的第一节奏，该第一环形振荡器包括第一时钟路径中的第一延迟元件；在第二时间段期间形成第二环形振荡器并检测该第二环形振荡器的第二节奏，该第二环形振荡器包括第二时钟路径中的第二延迟元件；控制该第一元件的延迟，以控制第一信号路径的一部分的定时，控制该第二元件的延迟，以控制第二信号路径的一部分的定时，以及至少部分地基于该第一节奏和该第二节奏补偿该第一信号路径和该第二信号路径之间的延迟失配；以及在补偿该延迟失配之后，以第一信号驱动该第一信号路径和以第二信号驱动该第二信号路径。
本发明通过引入延迟差异来抵消或至少限制电路中存在的延迟失配，从而补偿两个或更多个信号之间的延迟失配，改善信号质量。
在结合附图阅读本发明的实施例的以下详细描述之后，本发明的各种目的、特征和优点将是显而易见的。然而，这里使用的附图仅以解释说明为目的，而不应被视为本发明的限制。
附图说明
在浏览了下文的具体实施方式和相应的附图后，本领域技术人员将更容易理解上述本发明的目的和优点。
图1是例示集成电路耦接到印刷电路板的示意图。
图2A按照一些实施方式例示了用于延迟失配补偿的电路示意图。
图2B是例示这种操作阶段的流程图。
图2C例示了补偿阶段的一个示例。
图3根据一些实施方式例示了电路的示例性实现方式的示意图。
图4A例示了根据图2B中的方框232A指示的阶段进行操作的电路。
图4B例示了根据图2B中的方框232B指示的阶段进行操作的电路。
图4C例示了根据图2B中的方框234指示的阶段(即，驱动阶段)进行操作的电路。
图4D例示了补偿延迟失配的方法。
图5A例示了控制/检测电路被配置为检测环形振荡器的周期。
图5B例示了计数器的方框图。
图5C例示了图5B所示计数器操作的时序图。
图6示出了延迟元件的示例性实现方式。
图7A例示了包括多个电路的系统。
图7B例示了系统更详细的电路图。
具体实施方式
本发明提出了用于电子电路中延迟失配补偿的方法和系统。电子电路通常包括多个信号路径，用于电子电路中各个点的彼此连接。在某些情况下，各个点希望接收相互同步的电信号。然而，多条路径可能具有不同的长度，因此产生不同的延迟，从而对维持信号同步造成障碍。这种长度差异往往是无法控制的，并且可能是由电子电路制造中的有限公差(finite tolerance)引起。在其他情况下，这种长度差异是有意包含进来的。
电路设计者通常依赖多个信号路径在电子电路的多个点之间传递数据。一种示例是差分信号。差分信号是由生成一对互补信号而形成。差分信号比单端信号具有诸多优势，包括对共模噪声和电磁干扰具有更高的抗扰性。然而，在某些情况下，差分信号可能遭受由携载差分信号的导线对的长度差异所引起的延迟失配。这种长度差异对差分信号的质量产生负面影响。例如，差分信号可能会表现出信噪比恶化。长度差异可能是由于难以设计出完全匹配的金属迹线导致的，尤其是金属迹线包括弯曲、曲线、环等等。在多个金属迹线位于单个平面上的印刷电路板或集成电路中可能会出现这种情况。
图1是例示集成电路102耦接到印刷电路板107的示意图。集成电路102包括输出一对差分信号的驱动器。集成电路102设置在安装于印刷电路板107上的封装105中。为了清晰起见，集成电路102、封装105和印刷电路板107在图1中被例示为是分离的。差分信号经由触点106和108以及金属迹线110和112被路由到连接器114，触点106和108是封装105的一部分，金属迹线110和112是印刷电路板107的一部分。可以看出，驱动器104和连接器114之间的信号路径遇到多个弯曲。因此，难以设计完美匹配的信号路径，因而出现延迟失配。
本发明提出了用于电子电路中延迟失配补偿的方法和系统。在一些实施方式中，通过控制延迟元件来对抗测量的延迟差异，可以减少甚至消除延迟失配。例如，延迟差异可以被设置为等于，但是以相反的符号，测量的延迟失配。
在一些实施方式中，在测量阶段可以检测电子电路中产生的延迟失配。例如，可以检测携载差分信号的两个信号线(例如金属迹线110和112)之间产生的延迟差异。在测量阶段，可以利用“片外”(off-chip)设备(即，利用向信号线驱动信号的芯片以外的电路)检测延迟差异。
在一些实施方式中，在测量阶段检测的延迟失配可以在补偿阶段被补偿(例如，消除或限制)。
补偿可以通过沿着信号线引入延迟差异来抵消检测的延迟失配来实现。例如，在一些实施方式，引入的延迟差异相对于检测的延迟失配可以是振幅相等且符合相反。当然，并不是所有实施方式仅限于这种特定的延迟差异。在一些实施方式，用于补偿检测的延迟失配的电路可以是“片上”(on-chip)的，也就是说，可以是芯片中用于向信号线驱动信号的部分。在这些实施方式，可以在芯片中引入延迟差异。
一旦延迟失配被消除或者至少被限制，信号线可以利用信号驱动器来驱动。这一阶段被称为驱动阶段。至少在一些实施方式中，用于补偿延迟失配的电路是芯片上的，信号驱动器也可以是芯片上的。
图2A按照一些实施方式例示了用于延迟失配补偿的电路的示意图。电路200可以通过连接线路(connections)214和216连接到负载220。连接线路214和216可以代表任何合适类型的信号线，包括金属迹线、导线、电缆、连接器、金属引脚、焊线或其组合。负载220可以代表任何合适类型的电子电路，可以是模拟的或数字的。在一些实施方式，负载220安装在印刷电路板上。在一些实施方式，电路200可以是安装于印刷电路板上的集成电路的一部分。
电路200包括输入驱动器201、信号驱动器202、第一信号路径部分204、第二信号路径部分206和控制/检测电路212。输入驱动器201可以包括用于提供差分信号对Inp和Inn的电路。例如，输入驱动器201可以包括放大器、信号缓冲器、定时电路和/或一对导电端或用于输出Inp和Inn的焊垫。信号驱动器202可以包括任何合适类型的驱动器，包括信号放大器、功率放大器、信号缓冲器、信号源、数模转换器(DAC)或任何组合。信号路径部分204和206可以通过连接线路214和216将差分信号Inp和Inn耦接至负载220。在这方面，第一信号路径部分204和连接线路214可以共同形成第一信号路径，第二信号路径部分206和连接线路216可以共同形成第二信号路径，其中第一和第二信号路径可以分别将信号Inp和Inn耦接至负载220。
第一信号路径部分204可以包括重定时器(retimer)208，第二信号路径部分206可以包括重定时器210。信号路径部分可以进一步包括其他电子组件和/或金属迹线。重定时器208和210可以被配置为沿着对应的信号路径部分引入时间延迟。这种时间延迟可以通过利用控制/检测电路212来控制。在一些实施方式，控制/检测电路212包含存储单元，存储单元可以配置为存储表示连接线路214和216之间的延迟失配(本发明中称为“目标延迟失配”)的信息。这些信息可以在特征化阶段(characterization phase)获得，下面将进一步描述。基于这些信息，控制/检测电路212可以调整由重定时器208和210引入的延迟。引入的延迟量可以配置为补偿连接线路214和216之间的延迟失配。通过这种方式，可以限制或消除负载处的整体延迟失配。应该理解，虽然图2的例子示例了每个信号路径部分都具有重定时器，在其他实施方式中，可以只有一个信号路径部分包括重定时器。本发明所描述的重定时器可以以众多方式实现，无论是在模拟域或数字域。在一些实施方式，重定时器可以通过使用复用器(multiplexer)或触发器(flip-flop)(如，D触发器)来实现。
电路200可被配置为操作在多个不同阶段。图2B是例示这种操作阶段的流程图。在特征化阶段230，可以检测两个或两个以上的连接线路之间的延迟失配。在一些实施方式，可以使用测试电路板(如，印刷电路板)测量延迟失配。此印刷电路板可以与安装有电路200的印刷电路板基本上相同(例如，仅具有由有限制造公差造成的变化)。在这些实施方式中，检测的连接线路可以与连接线路214和216基本上相同。在其他实施方式，延迟失配可以使用与安装有电路200的印刷电路板完全相同的电路板来测量。所测量的延迟失配的信息可以存储在电路200的存储器中，例如在控制/检测电路212的存储器中。
在测量阶段232，可以检测电路200的信号路径部分之间的延迟差异。可以以各种方式检测这种延迟差异。例如，如方块232A和232B所示的，可以形成第一环形振荡器和第二环形振荡器并用于检测第一信号路径部分204和第二信号路径部分206之间的延迟差异。
在补偿阶段233，可以补偿在特征化阶段检测的延迟失配。例如，补偿可以包括比较在特征化阶段测量的延迟失配和在测量阶段测量的延迟差异。基于比较结果，可以例如利用重定时器208和210，调整电路200的信号路径部分引入的延迟差异，直到延迟失配被消除或至少被限制到期望的量(例如，直到延迟失配低于预定阈值)。图2C例示了补偿阶段的一个示例。在这个示例中，连接线路214引入了延迟TD3，连接线路216引入了延迟TD4。因而，特征化阶段提供的延迟失配是TD3-TD4。在补偿阶段，由第一和第二信号路径部分204和206分别引入的延迟TD1和TD2可以被调整，使得TD1-TD2＝TD4-TD3。通过这种方式，穿过第一信号路径部分204和连接线路214的信号与穿过第二信号路径部分206和连接线路216的信号会经历相同的整体延迟。作为补偿阶段的一部分，要确定是否准确地执行了补偿。例如，可以确定在补偿后是否有TD1-TD2＝TD4-TD3。如果确定补偿已经被准确地执行，则开始驱动阶段。否则，可以从测量阶段开始执行另一次迭代(如图2B的箭头240所示)。
重新参考图2B，在驱动阶段234，电路200可以通过连接线路214和216以信号驱动负载220。在一些实施方式中该信号可以是差分信号。在补偿阶段233执行补偿后，包括重定时器208和连接线路214的信号路径部分可以与包括重定时器210和连接线路216的信号路径部分具有基本上相同的延迟(例如，延迟失配小于信号驱动器202和负载220之间总延迟的5％)。
图3根据一些实施方式例示了电路300的示例性实现方式的示意图。电路300可用于形成一个或多个环形振荡器。除了信号驱动器202和重定时器208和210外，电路300还可以进一步包括时钟驱动器310、延迟元件209和211、反馈电路302和开关S1、S2、S3和S4。开关S1可以将时钟驱动器310耦接到延迟元件209和211，从而提供时钟信号clk的路径。时钟驱动器310可以通过利用任何合适的数字驱动器(如逆变器)实现。开关S2可以将反馈电路302耦接到延迟元件209和211。开关S3可以将延迟元件209耦接到反馈电路302，开关S4可以将延迟元件211耦接到反馈电路302。开关S1、S2、S3和S4可以采取两种可能的状态之一。在接通状态(on-state)，开关可以在其两端之间提供低阻抗路径，从而将开关耦接的两个组件电连接起来。在断开状态(off-state)，开关可以在其两端之间提供高阻抗路径，从而电隔离两个组件。可以使用控制/检测路212控制(图3未示出)开关的状态。开关S1、S2、S3和S4可以按照任何任何合适的方法实现，例如可以使用场效应晶体管(field effecttransistor,FET)。在一些实施方式，延迟元件209和211被配置为延迟时钟信号clk。
电路300可以操作在多种配置下。电路300的配置可以由开关S1、S2、S3和S4的状态指示。
图4A例示了根据图2B中的方框232A指示的阶段进行操作的电路300，在电路300中形成第一环形振荡器。在此阶段，开关S2和S3可以处于接通状态，开关S1和S4可以处于断开状态。在此阶段，延迟元件209可以与反馈电路302连接以形成环形振荡器402，环形振荡器402被配置为维持振荡信号。至少在一些实施方式中，当形成环形振荡器时，在环形振荡器402中振荡的信号自发地形成。可以按照任何合适的方法生成这些振荡信号。例如，反馈电路302可以包括延迟元件209和反馈电路302之间的奇数个逆变器(如，三个逆变器)。这个阶段在环形振荡器402产生的振荡信号的节奏(cadence)(如，周期或频率)可以被检测到。振荡信号的节奏可以依据通过延迟元件209的信号延迟T1和通过反馈电路302的信号延迟TFB来表示。例如，周期可以等于2(T1+TFB)。
图4B例示了根据图2B中的方框232B指示的阶段进行操作的电路300，在电路300中形成第二环形振荡器。在此阶段，开关S2和S4可以处于接通状态，开关S1和S3可以处于断开状态。在这个阶段可以检测在环形振荡器404产生(在一些实施方式中自发地产生)的振荡信号的节奏(如，周期或频率)。振荡信号的节奏可以依据通过延迟元件211的信号延迟T2和通过反馈电路302的信号延迟TFB来表示。例如，周期可以等于2(T2+TFB)。
在一些实施方式中，通过计算环形振荡器402和环形振荡器404的周期之间的差异，控制/检测电路212可以检测延迟元件209引入的延迟和延迟元件211引入的延迟之间的差异。这种差异，在本发明中也称为“偏斜(skew)”，等于(2(T1+TFB)-2(T2+TFB))/2＝T1-T2。由于偏斜并不依赖于延迟TFB，因而TFB较大的变化是可以忍受的。因此，反馈电路302可以被设计为较小的外形因素，从而了对基板面的使用和功耗进行了限制。
在补偿阶段，可以控制延迟T1和T2，使得T1-T2基本上匹配(例如，差距小于1ps、小于10ps、小于100ps或小于1nm)连接线路214和216之间的延迟失配。
图4C例示了根据图2B中的方框234指示的阶段(即，驱动阶段)进行操作的电路300。在此阶段，开关S1可以处于接通状态，开关S2、S3和S4可以处于断开状态。在此阶段，延迟元件209和211可以分别提供时钟信号clk到达重定时器208和210的路径，即第一时钟路径和第二时钟路径。重定时器可以基于接收的时钟的延迟来延迟相应的输入信号。例如，在一些实施方式，重定时器接收的时钟信号可以触发该重定时器(例如，接收的时钟信号可以指示相应的输入信号通过该重定时器的时间)。因此，时钟路径引入的延迟可以导致数据路径的延迟，也就是说，第一时钟路径可以为该第一信号路径部分提供经延迟的第一时钟信号以控制该第一信号路径部分的定时，第二时钟路径可以为第二信号路径部分提供经延迟的第二时钟信号以控制第二信号路径部分的定时。图4A至图4C所示的阶段可以发生于整个非重叠的时间间隔。
图4D例示了补偿延迟失配的方法。方法450开始于步骤451。在步骤452，在第一时间段期间控制某特定电路(如，电路200)以形成第一环形振荡器，并且由该电路检测第一环形振荡器的第一节奏(cadence)(如，周期或频率)，第一环形振荡器耦接到第一信号路径的用于驱动负载的部分。在步骤454，在第二时间段期间控制该电路以形成第二环形振荡器，并且由该电路检测第二环形振荡器的第二节奏，第二环形振荡器耦接到第二信号路径的用于驱动负载的部分。
在步骤456，控制该电路以至少部分地基于第一节奏和第二节奏来补偿第一和第二信号路径之间的延迟失配。第一和第二信号路径可以包括布置在该电路外部的连接线路。在一些实施方式，可以确定延迟失配的补偿是否已经完成。例如，可以确定是否TD1-TD2＝TD4-TD3。如果补偿已经完成，方法450可以继续到步骤458。否则，方法450则可以迭代回步骤452、454或456。例如，延迟元件209和/或211引入的延迟可以被调整。
在步骤458，在控制该电路补偿延迟失配后第一信号路径可以由第一信号驱动，第二信号路径可以由第二信号驱动。方法450在步骤460结束。
尽管上述示例被配置为通过沿着时钟路径引入延迟来补偿延迟失配，并不是所有的实施方式仅限于此。例如，一些实施方式包括作为输入驱动器和信号驱动器之间的一部分信号路径的延迟元件。在一些这类实施方式中，控制电路可以配置为在第一时间段期间形成第一环形振荡器并检测第一环形振荡器的第一节奏，其中该第一环形振荡器包括第一信号路径部分，以及在第二时间段期间形成第二环形振荡器并检测第二环形振荡器的第二节奏，其中该第二环形振荡器包括第二信号路径部分，并且该控制电路至少部分地基于第一节奏和第二节奏补偿第一和第二信号路径之间的延迟失配。
如上所述，通过检测环形振荡器的周期可以推导出电路300中延迟元件之间的延迟差异。图5A例示了控制/检测电路212被配置为检测环形振荡器402的周期。类似的设置可用于环形振荡器404。在一些实施方式，如图5B至图5C所示，通过在预定的时间段对振荡信号的转换(如，上升沿、下降沿或脉冲)计数，可以检测振荡信号的周期。其中，图5B例示了计数器的方框图。图5C例示了图5B所示计数器操作的时序图。在一些实施方式，控制/检测电路212可以包括计数器512。响应于接收到振荡信号“osc”和使能信号“en”，计数器512可以输出“计数器输出”，即指示在使能时间期间已发生多少转换的信号。例如，如图5C，计数器512可以计数在使能的整个时间期间上升沿的数量。振荡信号“osc”的周期以及因此延迟元件的延迟，可以从“计数器输出”推导出。在该示例中，计数了三个转换。
可以以任何合适的方法实现延迟元件208和210，延迟元件可以为可控延迟元件。图6示出了延迟元件的示例性实现方式。在一些实施方式中，可以使用多个开关电容(switched capacitor)实现延迟元件，如图6所示。延迟元件600包括输入和输出端Tin和Tout、电容器C1、C2和C3以及晶体管T1、T2和T3。信号cd1、cd2和cd3可以用来分别使能晶体管T1、T2和T3。当一个晶体管被禁用时，相应的电容器是浮置的。当一个晶体管被使能时，相应的电容器是有效的。通过调整有效的电容器的数量，电容值以及因此Tin和Tout之间的延迟可以被调整。电容器C1、C2和C3的电容值可以相同或彼此不同。
本发明中描述的电路并不局限于使用于与差分信号相关的情况，而是可以用在希望补偿两个或更多个信号之间的延迟失配的任何情况下。例如，在某些情况下，希望将电子电路的多个电路彼此同步。这通常利用时钟信号来执行。然而，由于由制造公差或设计选择导致的信号路径的差异，同步会具有挑战性。在一些实施方式，本发明中描述的电路和方法可用于补偿电子系统中时钟信号之间的延迟失配。
图7A例示了包括电路702和704的系统700。电路702可以包括任何合适类型的模拟和/或数字组件，并可以执行任何合适的功能。电路702和704可以分别经由缓冲器718、第一信号路径部分706和第二信号路径部分708接收时钟信号。第一信号路径部分706和第二信号路径部分708在一些实施方式可以有不同的长度。在一些实施方式中，电路702和704通过信号路径710(其中可以包括任何合适类型的电子设备和/或导电连接)相互连接。在一些实施方式，电路702和704可以包括重定时器，重定时器可以被配置接收时钟信号并将其重定时为期望的时间基准。在一些情况下，期望电路702和704同步操作。确保同步操作的一种方法是消除或至少限制时钟信号沿着第一信号路径部分706、第二信号路径部分708和信号路径710传输时遭遇的延迟失配。
在一些实施方式中，延迟失配可以通过使用图4A至图4B所描述的技术来补偿。因此，可以引入延迟元件712和714分别作为信号路径部分706和708的一部分或者与信号路径部分706和708串接，如图7B所示。图7B例示了系统700更详细的电路图。此外，可以包含反馈电路716，使得在第一阶段期间形成包括第一信号路径部分706、延迟元件712、电路702的至少一部分、信号路径710和反馈电路716的环形振荡器，以及在第二阶段期间形成包括第二信号路径部分708、延迟元件714、电路704的至少一部分和反馈电路716的环形振荡器。通过使用如图4A至图4C所示的开关S1、S2、S3、S4，可以实现驱动阶段和补偿阶段之间的切换。
应该理解，结合图4A至图4C描述的延迟元件和反馈电路可以包含在遭受信号延迟失配的任何合适的系统中。
本文所述装置和技术的各个方面可以单独使用，或组合使用，或者以上述说明书中描述的实施方式中未特别讨论的各种方式使用，因此其应用并不局限于说明书或附图中所描述的组件的细节和设置。例如，一个实施方式描述的方面可以以任何方式与其他实施方式中描述的方面相结合。
权利要求中使用的序数词，比如“第一”、“第二”、“第三”等本身并不意味着任何次序、优先级或一个元件相对另一个元件的顺序或者执行方法步骤的顺序，仅作为标签以将具有某名称的一个元件与具有相同名称的另一元件区分开来。
同时，所使用的措辞和术语是以描述为目的的，不应该被视为限制。本文使用的“包括”、“包含”、“具有”、“有”、“含有”等及其变形，旨在包括其后列出的所有项目和其等同物以及额外的项目。
本文使用的“耦接”或“连接”指电路元件或信号彼此直接连接或者通过中间组件连接。

Claims (15)

1.一种用于补偿延迟失配的电路，该电路包括：
集成电路，该集成电路包括：
第一触点和第二触点，该第一触点耦接到位于该集成电路外部的第一连接线路，该第二触点耦接到位于该集成电路外部的第二连接线路；
输入驱动器；
第一信号路径部分，该第一信号路径部分是从该输入驱动器至负载的第一信号路径的一部分，该第一信号路径部分包括该集成电路的该第一触点；
第二信号路径部分，该第二信号路径部分是从该输入驱动器至该负载的第二信号路径的一部分，该第二信号路径部分包括该集成电路的该第二触点；
第一时钟路径，被配置为提供第一时钟信号以控制该第一信号路径部分的定时；
第二时钟路径，被配置为提供第二时钟信号以控制该第二信号路径部分的定时；以及
控制电路，被配置为：
控制该第一时钟路径，在第一时间段期间与反馈电路形成第一环形振荡器并检测该第一环形振荡器的第一节奏；
控制该第二时钟路径，在第二时间段期间与该反馈电路形成第二环形振荡器并检测该第二环形振荡器的第二节奏；以及
至少部分地基于该第一节奏和该第二节奏，在该第一信号路径部分接收的该第一时钟信号和在该第二信号路径部分接收的该第二时钟信号之间引入延迟失配，使得在该集成电路的该第一触点处的第一输出信号相对于在该集成电路的该第二触点处的第二输出信号具有延迟。
2.如权利要求1所述的电路，其特征在于，该第一信号路径部分包括第一重定时器。
3.如权利要求2所述的电路，其特征在于，该第二信号路径部分包括第二重定时器。
4.如权利要求1所述的电路，其特征在于，该控制电路进一步被配置为检测由作为该第一时钟路径的一部分的第一延迟元件引入的第一延迟，检测由该第二时钟路径的第二延迟元件引入的第二延迟，以及计算该第一延迟和该第二延迟之间的差异。
5.如权利要求1所述的电路，其特征在于，该第一节奏包括第一振荡周期，该第二节奏包括第二振荡周期。
6.如权利要求1所述的电路，其特征在于，该电路进一步包括计数器，该计数器被配置为通过计数在整个检测时间间隔期间发生转换的次数，提供该第一节奏的指示。
7.如权利要求1所述的电路，其特征在于，该控制电路基于位于该集成电路外部的该第一连接线路与该第二连接线路之间存在的延迟失配来引入该延迟失配。
8.如权利要求7所述的电路，其特征在于，该集成电路安装于印刷电路板上，并且该第一连接线路和该第二连接线路分别将该第一触点和该第二触点连接到该负载。
9.如权利要求1所述的电路，其特征在于，该第一时间段和该第二时间段不重叠。
10.一种用于补偿延迟失配的电路，该电路包括：
集成电路，该集成电路包括：
第一触点和第二触点，该第一触点耦接到位于该集成电路外部的第一连接线路，该第二触点耦接到位于该集成电路外部的第二连接线路；
时钟驱动器；
反馈电路；
第一信号路径部分，包括第一重定时器和该集成电路的该第一触点；
第一延迟元件，耦接在该第一重定时器和该时钟驱动器之间；
第二信号路径部分，包括第二重定时器和该集成电路的该第二触点；
第二延迟元件，耦接在该第二重定时器和该时钟驱动器之间；以及
控制电路，被配置为通过控制该第一延迟元件和该第二延迟元件，使得在该集成电路的该第一触点处的第一输出信号相对于在该集成电路的该第二触点处的第二输出信号具有延迟；
其中，该反馈电路和该第一延迟元件形成第一环形振荡器，该反馈电路和该第二延迟元件形成第二环形振荡器。
11.如权利要求10所述的电路，其特征在于，该第一环形振荡器被配置提供第一振荡信号，该第二环形振荡器被配置为提供第二振荡信号。
12.如权利要求10所述的电路，其特征在于，该第一延迟元件被配置为触发该第一重定时器，该第二延迟元件被配置为触发该第二重定时器。
13.如权利要求10所述的电路，其特征在于，该第一延迟元件和该第二延迟元件均包括多个开关电容。
14.一种补偿延迟失配的方法，该方法在集成电路中实现，其中该集成电路包括第一触点和第二触点，该第一触点耦接到位于该集成电路外部的第一连接线路，该第二触点耦接到位于该集成电路外部的第二连接线路，该方法包括：
在第一时间段期间形成第一环形振荡器并检测该第一环形振荡器的第一节奏，该第一环形振荡器包括第一时钟路径中的第一延迟元件；
在第二时间段期间形成第二环形振荡器并检测该第二环形振荡器的第二节奏，该第二环形振荡器包括第二时钟路径中的第二延迟元件；
控制该第一延迟元件的延迟，以控制第一信号路径的一部分的定时，控制该第二延迟元件的延迟，以控制第二信号路径的一部分的定时，以至少部分地基于该第一节奏和该第二节奏，在该集成电路的该第一触点处的第一输出信号和在该集成电路的该第二触点处的第二输出信号之间引入延迟失配；以及
在引入该延迟失配之后，以该第一输出信号驱动该第一信号路径和以该第二输出信号驱动该第二信号路径。
15.如权利要求14所述的方法，其特征在于，检测该第一环形振荡器的第一节奏包括计数在整个检测时间间隔期间发生转换的次数。
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