KR200328472Y1

KR200328472Y1 - 클럭버퍼회로

Info

Publication number: KR200328472Y1
Application number: KR2019980018980U
Authority: KR
Inventors: 안영준
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-10-01
Filing date: 1998-10-01
Publication date: 2003-12-24
Also published as: KR20000007567U

Abstract

본 고안은 클럭 버퍼 회로에 관한 것으로, 종래의 기술에 있어서 구동 능력이 작은 피엘엘을 이용하여 스큐나 지연을 보상한 클럭이 구동 능력이 큰 클럭 버퍼의 내부 클럭으로 사용되는 경우, 정확한 클럭의 타이밍을 검증하기가 매우 어렵고, 또한 실제 적용시 설계시와의 오차가 커서 시스템이 오동작함과 아울러 설계 오차를 보상하기가 매우 어려운 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 외부에서 동작의 기준이 되는 클럭을 입력받아 칩 내부 기준 클럭을 출력하는 피엘엘과; 외부의 제어신호에 의해 각 부의 구동능력에 적합하도록 상기 피엘엘의 출력클럭을 입력받아 이를 지연시켜 출력하는 복수의 클럭 버퍼부로 구성한 장치를 제공하여, 외부에서 제어신호의 전압을 조정함에 따라 저항값과 커패시턴스값을 변화시켜 클럭의 지연시간을 조정함으로써, 레이 아웃 후에도 설계시의 클럭 라인간 스큐 및 지연 오차에 의해 발생되는 시스템의 오동작을 방지하고, 또한 쉽게 디버깅(debugging) 동작을 수행하여 비용 및 시간을 절감하는 효과가 있다.

Description

클럭 버퍼 회로 {CLOCK BUFFER CIRCUIT}

본 고안은 클럭 버퍼 회로에 관한 것으로, 특히 클럭 버퍼 회로에 있어서 외부에서 제어신호의 전압을 조정함에 따라 저항값과 커패시턴스값을 변화시켜 클럭의 지연시간을 조정함으로써 레이아웃(Lay out)후에 클럭 라인간의 스큐(Skew)나지연차로 인한 오동작을 방지하도록 한 클럭 버퍼 회로에 관한 것이다.

일반적인 동기 시스템에서 신호의 입력단 및 출력단은 입력 클럭 신호의 에지에 동기되어 동작하게 되는데, 이런 시스템 내부의 과중한 커패시턴스 부하를 구동하기 위하여 입력 클럭 신호는 클럭 버퍼를 거치게 되어 내부 클럭 신호와 출력 클럭 신호는 입력 클럭 신호에 비하여 어느 정도의 지연시간을 갖게 된다.

따라서, 상기 시스템의 동작속도가 높아지게 되면 상기 지연시간은 점차 증가되어 동기화가 더욱 어렵게 되므로, 입력 클럭 신호에 동기된 출력 클럭 신호를 발생시키기 위하여 클럭 버퍼에 의한 지연 시간 만큼 앞선 클럭 신호를 내부적으로 발생시켜 상기 지연시간을 보상하는 회로가 사용되며, 그러한 회로로는 피드백 기법을 사용하는 위상 동기 루프(Phase Locked Loop, 이하 "피엘엘" 이라 함)회로 또는 디엘엘(DLL : Delay Locked Loop)회로를 사용하거나 피드백 기법을 사용하지 않는 엔디씨(NDC : Negative Delay Circuit) 또는 에스엠디(SMD : Synchronous Mirror Delay) 회로가 사용된다.

도 1은 종래 클럭 버퍼 회로를 이용한 위상 동기 루프의 구성도로서, 이에 도시된 바와 같이 외부에서 동작의 기준이 되는 클럭(CLK)을 입력받아 칩 내부 기준 클럭(PO)을 출력하는 피엘엘(PLL)과; 상기 피엘엘(PLL)의 출력클럭(PO)을 입력받아 이를 각각의 커패시터(C1^∼Cn)의 커패시턴스값에 따라 서로 다른 지연시간을 갖는 동작클럭(OUT1^∼OUTn)을 생성하는 복수의 클럭 버퍼(CB1^∼CBn)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2의 입출력 파형도를 참조하여 설명한다.

우선, 외부에서 동작의 기준이 되는 클럭(CLK)이 도 2의 (a)와 같이 피엘엘(PLL)에 인가되면, 상기 피엘엘(PLL)은 칩 내부의 동작에 사용되는 클럭(PO)을 도 2의 (b)와 같이 출력하게 된다.

따라서, 상기 피엘엘(PLL)의 출력클럭(PO)을 인가받은 복수의 버퍼(CB1^∼CBn)는 각 부를 구동클럭의 주기에 맞추어 각각의 커패시터(C1^∼Cn)의 커패시턴스값에 따라 서로 다른 지연시간을 갖는 내부 동작 클럭(OUT1^∼OUTn)을 도 2의 (c),(d),(e)와 같이 각각 출력하게 된다.

여기서, 상기와 같이 종래의 기술에 있어서 구동 능력이 작은 피엘엘을 이용하여 스큐나 지연을 보상한 클럭이 구동 능력이 큰 클럭 버퍼의 내부 클럭으로 사용되는 경우, 정확한 클럭의 타이밍을 검증하기가 매우 어렵고, 또한 실제 적용시 설계시와의 오차가 커서 시스템이 오동작함과 아울러 설계 오차를 보상하기가 매우 어려운 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 외부에서 제어신호의 전압을 조정함에 따라 저항값과 커패시턴스값을 변화시켜 클럭의 지연시간을 조정함으로써 레이아웃 후에도 클럭 라인간의 스큐나 지연차로 인한 오동작을 방지하도록 한 클럭 버퍼 회로를 제공함에 그 목적이 있다.

도 1은 종래 클럭 버퍼 회로를 이용한 위상 동기 루프의 구성도.

도 2는 도 1의 입출력 파형도.

도 3은 본 고안 클럭 버퍼 회로를 이용한 위상 동기 루프의 구성도.

도 4는 도 3에서 클럭 버퍼 회로의 일실시예를 보인 회로도.

도 5는 도 3에서 클럭 버퍼 회로의 다른 일실시예를 보인 회로도.

***도면의 주요 부분에 대한 부호의 설명***

11^∼1n : 클럭 버퍼부 INV1^∼INV8 : 인버터

NM1^∼NM5,NM11^∼NM15 : 엔모스 트랜지스터

VR1^∼VR5 : 가변 저항 VC1^∼VC5 : 가변 커패시터

상기와 같은 목적을 달성하기 위한 본 고안 클럭 버퍼 회로의 구성은 외부에서 동작의 기준이 되는 클럭을 입력받아 칩 내부 기준 클럭을 출력하는 피엘엘과; 외부의 제어신호에 의해 각 부의 구동능력에 적합하도록 상기 피엘엘의 출력클럭을 입력받아 이를 지연시켜 출력하는 복수의 클럭 버퍼부로 구성하여 된 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 고안 클럭 버퍼 회로를 이용한 위상 동기 루프의 구성도로서, 이에 도시한 바와 같이 외부에서 동작의 기준이 되는 클럭(CLK)을 입력받아 칩 내부 기준 클럭(PO)을 출력하는 피엘엘(PLL)과; 외부의 제어신호(CS1^∼CSn)에 의해 각 부의 구동능력에 적합하도록 상기 피엘엘(PLL)의 출력클럭(PO)을 입력받아 이를 지연시켜 출력하는 복수의 클럭 버퍼부(11^∼1n)로 구성한다.

상기 클럭 버퍼부(11^∼1n)는 도 4와 같이 피엘엘(PLL)의 출력 클럭(PO)을 입력받아 이를 반전하여 출력하는 복수의 인버터(INV1^∼INV8)와; 게이트로 인가되는 제어 신호(CS)의 전압에 따라 턴온저항값이 변하는 복수의 엔모스 트랜지스터(NM1^∼NM5)와; 상기 엔모스 트랜지스터(NM1^∼NM5)를 통해 게이트로 인가되는 인버터(INV1^∼INV8)의 출력전압에 의해 커패시턴스값이 변하는 복수의 엔모스 트랜지스터(NM11^∼NM15)로 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 상세히 설명한다.

우선, 칩이 제작되고 나서 클럭간의 지연이나 스큐 차이로 인해 동작을 하지 않을 경우, 게이트에 인가되는 제어신호(CS1^∼CSn)의 전압에 따라 복수의 엔모스 트랜지스터(NM1^∼NM5)의 턴온 저항이 변하게 되므로, 이에 상기 복수의 엔모스 트랜지스터(NM1^∼NM5)를 통해 인가되는 복수의 인버터(INV1^∼INV8)의 출력전압을 게이트에 인가받은 복수의 엔모스 트랜지스터(NM11^∼NM15)의 게이트 커패시턴스값도 상기 턴온저항이 변동됨에 따라 변한다.

따라서, 상기 제어 신호(CS1^∼CSn)의 전압을 조정함에 따라 변동되는 상기 복수의 클럭버퍼부(11^∼1n)내 복수의 엔모스 트랜지스터(NM1^∼NM5)의 턴온저항과 복수의 엔모스 트랜지스터(NM11^∼NM15)의 게이트 커패시턴스값에 따라 발생되는 알씨(RC) 지연에 의해 상기 피엘엘(PLL)의 출력 클럭(PO)을 원하는 지연시간만큼 지연시킨 클럭(OUT1^∼OUTn)을 출력한다.

즉, 외부에서 상기 복수의 클럭 버퍼부(11^∼1n)에 인가되는 제어신호(CS1^∼CSn)의 전압을 조정함으로써, 상기 복수의 클럭 버퍼부(11^∼1n) 각각의 저항값과 커패시턴스값을 변화시켜 원하는 지연시간을 갖는 클럭을 출력한다.

또한, 도 5는 상기 클럭 버퍼부의 다른 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와 같이 피엘엘(PLL)의 출력 클럭(PO)을 입력받아 이를 반전하여 출력하는 복수의 인버터(INV1^∼INV8)와; 상기 인버터(INV1^∼INV8)의 출력단에 제어신호(CS)에 의해 각각의 커패시턴스값 및 저항값이 변화되는 복수의 가변저항(VR1^∼VR5) 및 복수의 가변커패시터(VC1^∼VC5)로 구성하며, 외부의 제어신호(CS)의 전압을 조정함에 따라 복수의 가변저항(VR1^∼VR5) 및 가변커패시터(VC1^∼VC5)의 저항값 및 커패시턴스값이 변하므로, 상기 저항값과 커패시턴스값에 의한 알씨(RC)지연이 발생되어 상기 피엘엘(PLL)의 출력클럭(PO)를 소정지연시간 지연시켜 출력한다.

상기에서 상세히 설명한 바와 같이, 본 고안은 외부에서 제어신호의 전압을 조정함에 따라 저항값과 커패시턴스값을 변화시켜 클럭의 지연시간을 조정함으로써, 레이아웃 후에도 설계시의 클럭 라인간 스큐 및 지연 오차에 의해 발생되는 시스템의 오동작을 방지하고, 또한 쉽게 디버깅(debugging) 동작을 수행하여 비용 및 시간을 절감하는 효과가 있다.

Claims

외부에서 동작의 기준이 되는 클럭을 입력받아 칩 내부 기준 클럭을 출력하는 피엘엘과; 상기 피엘엘의 출력 클럭을 입력받아 이를 순차 반전하여 출력하는 복수의 인버터, 그 복수의 인버터의 출력측에 병렬 접속되어 외부의 제어 신호에 따라 턴온 저항값이 변하는 복수의 엔모스 트랜지스터 및 그 복수의 엔모스 트랜지스터의 출력전압에 따라 커패시턴스값이 변하는 복수의 엔모스 트랜지스터로 구성되어, 상기 피엘엘의 출력클럭을 지연시켜 출력하는 복수의 클럭 버퍼부로 구성된 것을 특징으로 하는 클럭 버퍼 회로.
외부에서 동작의 기준이 되는 클럭을 입력받아 칩 내부 기준 클럭을 출력하는 피엘엘과; 상기 피엘엘의 출력 클럭을 입력받아 이를 순차 반전하여 출력하는 복수의 인버터와; 그 복수의 인버터의 출력측에 병렬 접속되어 외부의 제어신호에 따라 저항값이 변하는 복수의 가변저항 및 그 복수의 가변저항에 직렬 접속되어 상기 제어신호에 따라 커패시턴스 값이 변하는 복수의 가변커패시터로 구성되어, 상기 피엘엘의 출력 클럭을 지연시켜 출력하는 복수의 클럭 버퍼부로 구성된 것을 특징으로 하는 클럭 버퍼 회로.