KR100468709B1 - 차동클럭신호를이용한클럭동기지연회로 - Google Patents

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Abstract

차동 클럭 신호를 이용한 클럭 동기 지연 회로가 개시된다. 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로는, 외부에서 인가되는 차동 클럭 신호를 입력하여 제1지연 시간 만큼 지연하고, 지연된 결과를 버퍼링하여 제1클럭 신호 및 제1상보 클럭 신호로서 출력하는 차동 클럭 버퍼, 제1클럭 신호를 제2지연 시간만큼 지연시키고, 지연된 신호를 제2클럭 신호로서 출력하는 더미 지연 수단,직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 제2클럭 신호를 입력하여 단위 지연 수단의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들을 출력하는 제1클럭 지연 수단, 제1클럭 신호와 제3클럭 신호들의 위상을 비교하여 제1클럭 신호와 위상이 일치하는 제3클럭 신호를 제4클럭 신호로서 래치하고, 래치된 결과에 응답하여 제1및 제2제어 신호를 생성하는 비교 수단, 직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 제1및 제2제어 신호에 상응하는 제3지연 시간만큼 제1클럭 신호를 지연시켜 제5클럭 신호로서 출력하는 제2클럭 지연 수단, 직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 제3지연 시간 만큼 제1상보 클럭 신호를 지연시켜 제5상보 클럭 신호로서 출력하는 상보 클럭 지연 수단, 제5클럭 신호를 제4지연 시간 만큼 지연시켜 내부 클럭 신호로서 출력하는 클럭 드라이버, 및 제5상보 클럭 신호를 제4지연 시간 만큼 지연시켜 내부 상보 클럭 신호로서 출력하는 상보 클럭 드라이버를 구비하는것을 특징으로한다.

Description

차동 클럭 신호를 이용한 클럭 동기 지연 회로{Clock synchronized delay circuit using differential clock signal}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 외부에서 인가되는 클럭 신호에 동기하는 내부 클럭 신호를 발생시키는 차동 클럭 신호를 이용한 클럭 동기 지연 회로에 관한 것이다.
일반적으로 외부의 클럭 신호에 대하여 동기화 동작을 수행하는 반도체 메모리 장치 또는 중앙 처리 장치(Central Processing Unit:CPU)등은 클럭 버퍼를 통하여 외부 클럭 신호를 입력하고, 장치 내부에서 드라이버를 이용하여 내부 클럭 신호를 발생시킨다. 그러나, 상술한 장치의 모든 동작은 외부 클럭 신호에 대하여 동기되어 있으므로 버퍼와 드라이버에서의 소정 시간 지연 후에 발생하는 내부 클럭 신호는 고주파수 동작 성능을 저하시키게 된다. 그 대표적인 경우가 동기식 디램(Synchrounous Dynamic Random Access Memory:SDRAM)에서의 tAC 즉, 외부 클럭 신호가 발생한 후 데이타가 출력되는 데이타 액세스 시간이다. 즉, 외부 클럭 신호에 대한 내부 클럭 신호의 발생 지연으로 인하여 tAC은 항상 이러한 지연 시간보다 커지게 된다.
따라서, 내부 클럭 신호의 지연으로 인한 반도체 메모리 장치 또는 CPU의 성능 저하를 방지하기 위해서는 내부 클럭 신호를 외부 클럭 신호에 동기시켜 지연이 없도록 해야 한다. 내부 클럭 신호를 외부 클럭 신호에 정확히 동기시키는 대표적인 회로에는 위상 동기 루프(Phase Locked Loop:PLL)와 지연 동기 루프 (Delay Locked Loop:DLL)가 있다.
도 1(a)~(c)는 종래의 지연 동기 루프(DLL)를 설명하기 위한 도면이다.
도 1(a)는 종래의 지연 동기 루프(DLL)를 설명하기 위한 개략적인 블럭도로서, 위상 검출기(10), 저역 통과 필터(12) 및 전압 제어 지연 라인(Voltage Controlled Delay Line:VCD)(14)으로 구성된다.
위상 검출기(10)는 입력 전압(VIN)과 출력 전압(VOUT)의 위상을 비교하여 그 차를 검출하고, 저역 통과 필터(12)는 위상 검출기(10)에서 검출된 결과를 저역 필터링하여 입력 전압(VIN)이 VCD(14)를 통과하면서 지연되는 지연 시간을 조정하기 위한 직류의 제어 전압(Vcont)을 생성한다. VCD(14)는 저역 통과 필터(12)에서 출력되는 제어 전압(Vcont)에 응답하여 입력 전압(VIN)을 소정시간 지연시켜 출력한다.
도 1(b)는 도 1(a)에 도시된 전압 제어 지연 라인(14)을 설명하기 위한 회로도로서, 직렬 연결된 단위 지연 수단들(16)로 구성되고, 도 1(c)는 실제적인 VCD의 구현을 설명하기 위한 회로도로서, 각 단위 지연 수단(16)의 출력은 제어 전압(Vcont)과 연결된 게이트를 갖는 NMOS트랜지스터(M16)의 드레인과 연결되고, 에미터는 커패시터(C16)의 일측과 연결된다. 여기에서, 커패시터(C16)의 타측은 기준 전원 (GND)과 연결된다.
즉, 도 1(a)~(c)에 도시된 DLL에서 입력 전압(VIN)을 외부 클럭 신호(Ext.CLK)라 하고, 출력 전압(VOUT)을 내부 클럭 신호(Int.CLK)라 할 때, 내부 클럭 신호(Int.CLK)가 외부 클럭 신호(Ext.CLK)에 동기되기 위해서는 외부 클럭 신호(Ext.CLK)의 사이클 시간(tCK)에 대한 수백 배의 시간이 요구되고, 또한, 동작 전류가 수십 mA가 되어 일반적인 반도체 메모리 장치에 적용하기 어렵다는 문제점이 있다.
따라서, 이러한 문제점을 해결하기 위한 회로들이 개발되었으며, 주로 클럭 동기 지연 회로(Clock Synchronized Delay Circuit)를 이용한다.
도 2는 종래의 클럭 동기 지연 회로를 설명하기 위한 개략적인 블럭도로서, 클럭 버퍼(200), 더미 지연부(220), 제1클럭 지연부(240), 비교부(260), 제2클럭 지연부(280) 및 클럭 드라이버(290)로 구성된다. 여기에서, 제1클럭 지연부(240)는 직렬 연결된 N개의 단위 지연 수단들(24)로 구성되고, 비교부(260)는 N개의 비교기들(26)로 구성되고, 제2클럭 지연부(280)는 직렬 연결된 N개의 단위 지연 수단들(28)로 구성된다.
도 2에 도시된 클럭 버퍼(20)는 외부 클럭 신호(Ext.CLK)를 입력하여 제1지연 시간(d1)만큼 지연시키고, 지연된 클럭 신호를 버퍼링하여 제1클럭 신호(CLK1)로서 출력한다. 더미 지연부(220)는 외부 클럭 신호(Ext.CLK)와 내부 클럭 신호(Int.CLK)의 위상 차를 사이클 시간(tCK)의 정수 배로 조정하기 위한 블럭으로서 제1지연 시간(d1)과 클럭 드라이버(260)의 제2지연 시간(d2)을 더한 시간만큼 제1클럭 신호(CLK1)를 지연시켜 제2클럭 신호(CLK2)로서 출력한다. 제1클럭 지연부(240)는 더미 지연부(220)에서 출력된 제2클럭 신호(CLK2)를 입력하여 내부의 단위 지연 수단들(24)의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들(CLK3)을 생성한다. 또한, 비교부(260) 내부의 비교기들 (26)은 클럭 버퍼(200)에서 출력된 제1클럭 신호(CLK1)와 제3클럭 신호(CLK3)를 각각 비교하고, 서로 다른 지연 시간을 갖는 제3클럭 신호들(CLK3) 중에서 제1클럭 신호(CLK1)에 대해 사이클 시간(tCK)만큼 지연된 제4클럭 신호(CLK4)를 래치한다. 따라서, 제4클럭 신호(CLK4)는 제2클럭 신호(CLK2)에 대해 사이클 시간(tCK)에서 제1및 제2지연 시간(d1,d2)을 뺀 시간 즉, tCK-(d1+d2)만큼 지연되어 출력된다. 제2클럭 지연부(280)는 사이클 시간(tCK)에서 제1지연 시간(d1)및 제2지연 시간(d2)을 뺀 시간만큼 제1클럭 신호(CLK1)를 지연시켜 제5클럭 신호(CLK5)로서 출력한다. 또한, 클럭 드라이버(290)는 제5클럭 신호(CLK5)를 입력하여 제2지연 시간(d2)만큼 지연시키고, 지연된 신호를 내부 클럭 신호(Int.CLK)로서 출력한다. 따라서, 내부 클럭 신호(Int.CLK)는 반도체 메모리 장치의 내부의 회로들을 구동한다.
도 3은 도 2에 도시된 클럭 동기 지연 회로의 각 신호를 설명하기 위한 타이밍도로서, 각각 외부 클럭 신호(Ext.CLK), 제1~제5클럭 신호(CLK1~CLK5) 및 내부 클럭 신호(Int.CLK)를 나타낸다.
도 3을 참조하면, 제1클럭 신호(CLK1)는 외부 클럭 신호(Ext.CLK)에 대해 제1지연 시간(d1)만큼 지연되고, 더미 지연부(22)에서 출력되는 제2클럭 신호 (CLK2)는 제1클럭 신호(CLK1)에 대해 제1지연 시간(d1)과 제2지연 시간(d2)을 더한 시간만큼 지연되고, 제3클럭 신호(CLK3)는 제2클럭 신호(CLK2)에 대해 단위 지연 수단(24)의 지연 시간 만큼 소정 시간 지연된다. 제4클럭 신호(CLK4)는 제3클럭 신호(CLK3) 중에서 제1 클럭 신호(CLK1)보다 외부 클럭 신호(Ext.CLK)의 사이클 시간(tCK)의 정수 배가 되는 어느 하나로서, 도 3의 타이밍도에서는 1배라고 가정한다. 제5클럭 신호(CLK5)는 제4클럭 신호(CLK4)보다 사이클 시간(tCK)에서 제1지연 시간(d1)과 제2지연 시간(d2)을 뺀 시간만큼 지연된다. 내부 클럭 신호(Int.CLK)는 제5클럭 신호(CLK5)보다 제2지연 시간(d2)만큼 지연된다. 따라서, 내부 클럭 신호(Int.CLK) 는 전체적으로 2tCK만큼 지연되어 외부 클럭 신호(Ext.CLK)에 동기된다.
상술한 바와 같이, 클럭 동기 지연 회로는 단순한 지연 수단을 사용하여 그 내부 지연 시간이 클럭 주기에 상응하도록 함으로써 외부 클럭 신호와 내부 클럭 신호가 서로 일치되도록 하며, 입력 버퍼와 드라이버 등의 지연을 보상하기 위하여 더미 입력 버퍼와 드라이버를 사용한다. 또한, 동기 지연 라인(Synchronized Delay Line:SDL)과 같은 클럭 동기 지연 회로는 PLL이나 DLL등과 같은 폐루프(Closed Loop)구조가 아니라 개루프(Open Loop) 구조로 이루어졌기 때문에, 로킹되는데 걸리는 시간이 외부 클럭 신호(Ext.CLK)의 사이클 시간(tCK)의 정수배가 되고, 회로를 구성하는 기본 단위들이 일반적인 버퍼와 인버터 등과 같은 단순한 게이트들이므로 수 mA이하의 낮은 동작 전류를 갖는다는 장점이 있다. 즉, 상술한 회로의 지연 수단은 직렬로 연결된 미소한 지연 요소들로 구성되는데, 이 지연 요소의 지연이 작을수록 외부 클럭 신호(Ext.CLK)에 보다 정확하게 동기된 내부 클럭 신호(Int.CLK)를 얻을 수 있다. 그러나, 이러한 클럭 동기 지연 회로는 정밀도의 조절 범위가 비반전 지연 요소의 최소 지연 시간이 되어 아날로그 DLL, PLL등이 갖는 정밀도보다 낮다는 단점이 있다. 즉, 클럭 동기 지연 회로의 로킹 시간(Locking Time)은 2 사이클로서 DLL, PLL보다 빠르지만, 그 정밀도는 지연 요소들을 구성하는 단위 지연 수단의 지연시간에 의해 결정된다.
이러한 종래의 클럭 동기 지연 회로는 클럭 신호가 기준 전압에 대해 한 신호 라인을 따라서 입력되는 싱글 엔디드 클럭(Single-Ended Clock)을 이용하기 때문에, 실제적인 시스템에서 듀티 사이클(Duty Cycle) 등을 보장하기 어렵다는 문제점이 있다. 또한, 고속 신호의 경우에는 차동 시그널링(Differential Signaling), 즉, 클럭 신호와 상보 클럭 신호를 동시에 인가함으로써 정상 모드 잡음(common mode noise)에 강하도록 조치하는 것이 일반적이므로 클럭 동기 지연 회로가 차동 시그널링에 적합하도록 구현되는 것이 요구된다.
본 발명이 이루고자하는 기술적 과제는, 차동 클럭 신호를 이용함으로써 외부 클럭 신호에 동기되는 내부 클럭 신호를 발생하는 차동 클럭 신호를 이용한 클럭 동기 지연 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 차동 클럭 신호를 이용함으로써 외부 클럭 신호에 동기되는 내부 클럭 신호를 발생하는 차동 클럭 신호를 이용한 다른 클럭 동기 지연 회로를 제공하는데 있다.
상기 과제를 이루기 위해, 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로는, 외부에서 인가되는 차동 클럭 신호를 입력하여 제1지연 시간 만큼 지연하고, 지연된 결과를 버퍼링하여 제1클럭 신호 및 제1상보 클럭 신호로서 출력하는 차동 클럭 버퍼, 제1클럭 신호를 제2지연 시간만큼 지연시키고, 지연된 신호를 제2클럭 신호로서 출력하는 더미 지연 수단,직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 제2클럭 신호를 입력하여 단위 지연 수단의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들을 출력하는 제1클럭 지연 수단, 제1클럭 신호와 제3클럭 신호들의 위상을 비교하여 제1클럭 신호와 위상이 일치하는 제3클럭 신호를 제4클럭 신호로서 래치하고, 래치된 결과에 응답하여 제1및 제2제어 신호를 생성하는 비교 수단, 직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 제1및 제2제어 신호에 상응하는 제3지연 시간만큼 제1클럭 신호를 지연시켜 제5클럭 신호로서 출력하는 제2클럭 지연 수단, 직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 제3지연 시간 만큼 제1상보 클럭 신호를 지연시켜 제5상보 클럭 신호로서 출력하는 상보 클럭 지연 수단, 제5클럭 신호를 제4지연 시간 만큼 지연시켜 내부 클럭 신호로서 출력하는 클럭 드라이버, 및 제5상보 클럭 신호를 제4지연 시간 만큼 지연시켜 내부 상보 클럭 신호로서 출력하는 상보 클럭 드라이버로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로는, 외부에서 인가되는 차동 클럭 신호를 입력하여 제1지연 시간 만큼 지연하고, 지연된 결과를 버퍼링하여 제1클럭 신호 및 제1상보 클럭 신호로서 출력하는 차동 클럭 버퍼, 제1클럭 신호와 제1상보 클럭 신호를 제2지연 시간만큼 지연시키고, 지연된 신호를 제2클럭 신호와 제2상보 클럭 신호로서 출력하는 더미 지연 수단, 직렬 연결된 복수 개의 단위 지연 수단을 구비하고, 제2클럭 신호와 제2상보 클럭 신호를 입력하여 단위 지연 수단의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들 또는 제3상보 클럭 신호들을 출력하는 제1차동 클럭 지연 수단, 제3클럭 신호들 또는 제3상보 클럭 신호들과 제1클럭 신호의 위상을 비교하여 제1클럭 신호와 위상이 일치하는 제3클럭 신호 또는 제3상보 클럭 신호를 제4클럭 신호로서 래치하고, 래치된 결과에 응답하여 제1및 제2제어 신호를 생성하는 비교 수단, 직렬 연결된 복수 개의 단위 지연 수단을 구비하고, 제1및 제2제어 신호에 상응하는 제3지연 시간만큼 제1클럭 신호와 제1상보 클럭 신호를 지연시켜 제5클럭 신호 및 제5상보 클럭 신호로서 출력하는 제2차동 클럭 지연 수단, 및 제5클럭 신호 및 제5상보 클럭 신호를 입력하여 제4지연 시간만큼 지연시키고, 지연된 결과를 내부 클럭 신호와 내부 상보 클럭 신호로서 출력하는 차동 클럭 드라이버로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 4는 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로를 설명하기 위한 바람직한 일실시예의 블럭도로서, 차동 클럭 버퍼(400), 더미 지연부(410), 제1클럭 지연부(420), 비교부(430), 제2클럭 지연부(440), 상보 클럭 지연부(450), 클럭 드라이버(460) 및 상보 클럭 드라이버(470)로 구성된다. 여기에서, 제1클럭 지연부(420)는 N개의 단위 지연 수단들(42)로 구성되고, 비교부 (430)는 N개의 비교기들(43)로 구성되고, 제2클럭 지연부(440)는 N개의 단위 지연 수단들(44)로 구성되고, 상보 클럭 지연부(450)는 N개의 단위 지연 수단들(45)로 구성된다.
도 4를 참조하면, 차동 클럭 버퍼(400)는 외부에서 인가되는 차동 클럭 신호(Ext.CLK, Ext.CLKB)를 입력하여 제1지연 시간(d1)만큼 지연하고, 지연된 결과를 버퍼링하여 제1클럭 신호(CLK1) 및 제1상보 클럭 신호(CLKB1)로서 출력한다. 더미 지연부(410)는 외부 클럭 신호(Ext.CLK)와 내부 클럭 신호 (Int.CLK)의 위상 차를 사이클 시간(tCK)의 정수배로 조절하기 위한 블럭으로서, 제1지연 시간(d1)과 클럭 드라이버(460또는 470)의 제2지연 시간(d2)을 더한 시간 즉, d1+d2만큼 제1클럭 신호(CLK1)를 지연시켜 제2클럭 신호(CLK2)로서 출력한다.
제1클럭 지연부(420)는 직렬 연결된 단위 지연 수단들(42)로 이루어지고, 각 단위 지연 수단(42)에서는 제2클럭 신호(CLK2)를 서로 다르게 지연시킨 제3클럭 신호들(CLK3)이 출력된다.
비교부(430)의 각 비교기들(43)은 제1클럭 신호(CLK1)와 서로 다른 지연 시간을 갖는 제3클럭 신호들(CLK3)의 위상을 비교하고, 제3클럭 신호들(CLK3) 중에서 제1클럭 신호(CLK1)의 위상과 일치하는 제3클럭 신호(CLK3)를 제4클럭 신호(CLK4)로서 래치하고, 래치된 결과에 응답하여 제2클럭 지연부(440)의 지연 시간을 제어하기 위한 제1및 제2제어 신호를 생성한다. 즉, 제4클럭 신호(CLK4)는 제3클럭 신호(CLK3)중에서 제1클럭 신호(CLK1)와의 위상 차가 사이클 시간(tCK)의 정수 배 만큼 차이나는 클럭 신호이다.
제2클럭 지연부(440)는 직렬 연결된 단위 지연 수단들(44)로 이루어지고, 제1 및 제2제어 신호에 응답하여 제1클럭 신호(CLK1)를 입력하고, 사이클 시간(tCK)에서 지연 시간(d1+d2)을 뺀 시간만큼 지연시켜 제5클럭 신호(CLK5)를 생성한다. 즉, 제5클럭 신호(CLK5)는 제4클럭 신호(CLK4)보다 tCK-(d1+d2)만큼 지연된다.
상보 클럭 지연부(450)는 직렬 연결된 단위 지연 수단들(45)로 이루어지고, 제1 및 제2제어 신호에 응답하여 차동 클럭 버퍼(400)에서 출력되는 제1상보 클럭 신호(CLKB1)를 입력하고, 사이클 시간(tCK)에서 지연 시간(d1+d2)을 뺀 시간 만큼 지연시켜 제5상보 클럭 신호(CLKB5)를 생성한다. 따라서, 제5상보 클럭 신호 (CLKB5)는 제4클럭 신호(CLK4)보다 tCK-(d1+d2)만큼 지연된다.
클럭 드라이버(460)는 제5클럭 신호(CLK5)를 제2지연 시간(d2)만큼 지연 시켜 내부 클럭 신호(Int.CLK)로서 출력하고, 상보 클럭 드라이버(470)는 제5상보 클럭 신호(CLKB5)를 제2지연 시간(d2)만큼 지연시켜 내부 상보 클럭 신호(Int.CLKB)로서 출력한다.
도 4에 도시된 본 발명에 따른 클럭 동기 지연 회로의 차동 클럭 버퍼(400)는 차동 클럭 입력 즉, 외부 클럭 신호(Ext.CLK)와 상보 외부 클럭 신호(Ext.CLKB)를 입력하여 d1만큼 지연된 제1클럭 신호(CLK1)와 제1상보 클럭 신호(CLKB1)를 출력한다. 즉, 외부 클럭 신호(ExT.CLK)가 하이 레벨이면, 차동 클럭 버퍼(400)는 v(Ext.CLK-Ext.CLKB)의 상승 엣지에 응답하여 제1클럭 신호(CLK1)를 생성하고, 외부 상보 클럭 신호(Ext.CLKB)가 하이 레벨이면 차동 클럭 버퍼(400)는 v(Ext.CLKB-Ext.CLK)의 상승 엣지에 응답하여 제1상보 클럭 신호(CLKB1)를 생성한다. 여기에서, v는 차동 버퍼(400)의 전압 증폭도를 나타내며, 생성된 제1클럭 신호(CLK1) 및 제1상보 클럭 신호(CLKB1)는 외부의 차동 클럭 신호(Ext.CLK및 Ext.CLKB)에 비해 제1지연 시간(d1)만큼 지연된다. 이 때, 더미 지연부(410)는 차동 클럭 버퍼(400)에서 출력된 제1클럭 신호(CLK1)를 입력하여 소정의 시간(d1+d2)만큼 지연시킴으로써 내부 클럭 신호(Int.CLK 및 Int.CLKB)가 외부 클럭 신호(Ext.CLK 및 Ext.CLKB)에 정확히 동기되도록 한다. 제1클럭 신호(CLK1)를 더미 지연부(410)에서 d1+d2만큼 지연시킨 신호 즉, 제2클럭 신호(CLK2)가 제1클럭 신호(CLK1)와 위상이 일치하기 위해서는 제2클럭 신호(CLK2)를 n*tCK-(d1+d2)만큼 더 지연시켜야 한다. 여기에서, n은 1이상의 정수이고, tCK는 클럭 사이클 시간이다. 즉, 제1클럭 신호(CLK1)에 비해 (d1+d2)만큼 지연된 제2클럭 신호(CLK2)를 다시 n*tCK-(d1+d2) 만큼 지연시키게 되면, 전체적으로는 클럭 사이클 시간(tCK)의 정수배인 n*tCK만큼 지연되므로 위상이 일치하게 된다. 여기에서, n이 1인 경우는 tCK가 d1+d2보다 클 때이다. 따라서, 제1클럭 지연부(420)는 제2클럭 신호(CLK2)를 입력하여 단위 지연 수단(42)의 조합에 상응하는 서로 다르게 지연된 제3클럭 신호들(CLK3)을 생성하고, 비교부(430)의 각 비교기(43)는 제1클럭 신호(CLK1)와 제3클럭 신호들(CLK3)을 비교하여 위상이 일치하는 제3클럭 신호(CLK3)를 제4클럭 신호(CLK4)로서 래치하고, 래치된 결과에 응답하여 제1및 제2제어 신호를 출력한다. 즉, 제4클럭 신호(CLK4)는 제3클럭 신호들(CLK3)중에서 제1클럭 신호(CLK1)에 비해 클럭 사이클 시간(tCK)의 정수 배가 되는 지연 시간을 갖게 되며, 제2클럭 신호(CLK2)에 비해 n*tCK-(d1+d2)의 지연 시간을 갖는다. 이 때 비교부(430)의 제1및 제2제어 신호에 따라서 결정된 지연 시간은 제2클럭 지연부(440)와 상보 클럭 지연부(450)의 지연 시간을 동시에 제어한다. 즉, 제1클럭 신호(CLK1)는 제4클럭 신호(CLK4)에 대해 비교부(420)에서 결정된 지연 시간 즉, tCK-(d1+d2) 만큼 제2클럭 지연부(440)에서 지연되어 제5클럭 신호(CLK5)로서 출력되고, 제1상보 클럭 신호(CLKB1)는 제4클럭 신호(CLK4)에 대해 tCK-(d1+d2)만큼 지연되어 상보 클럭 지연부(450)에서 지연되어 제5상보 클럭 신호(CLKB5)로서 출력된다. 따라서, 클럭 드라이버(460)는 입력된 제5클럭 신호(CLK5)를 제2지연 시간(d2)만큼 지연시켜 내부 클럭 신호(Int.CLK)를 생성하고, 상보 클럭 드라이버(470)는 제5상보 클럭 신호(CLKB5)를 제2지연 시간(d2)만큼 지연시켜 상보 내부 클럭 신호(Int.CLKB)를 생성한다. 상술한 과정을 통하여 내부 클럭 신호(Int.CLK)는 v(Ext.CLK-Ext.CLKB)의 상승 엣지에 정확히 동기되고, 상보 내부 클럭 신호(Int.CLKB)는 v(Ext.CLKB-Ext.CLK)의 상승 엣지에 정확히 동기된다. 만약, 외부 클럭 신호(Ext.CLK)와 상보 외부 클럭 신호(Ext.CLK)의 교차점이 정확이 tCK/2가 된다면, 내부 클럭 신호(Int.CLK)와 상보 내부 클럭 신호(Int.CLKB) 사이의 지연 시간도 정확히 tCK/2가 된다.
도 5는 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로를 설명하기 위한 다른 실시예의 블럭도로서, 차동 클럭 버퍼(500), 더미 지연부(510), 제1차동 클럭 지연부(520), 비교부(530), 제2차동 클럭 지연부(540) 및 차동 클럭 드라이버(550)로 구성된다. 여기에서, 제1차동 클럭 지연부(520)는 차동 구조를 갖는 N개의 단위 지연 수단들(52)로 구성되고, 비교부(530)는 N개의 비교기들(53)로 구성되고, 제2차동 클럭 지연부(540)는 차동 구조를 갖는 N개의 단위 지연 수단들(54)로 구성된다.
도 5에 도시된 차동 클럭 버퍼(500)는 외부에서 인가되는 차동 클럭 신호 즉, 클럭 신호(Ext.CLK와 Ext.CLKB)를 입력하여 제1지연 시간(d1) 만큼 지연하고, 지연된 결과를 버퍼링하여 제1클럭 신호(CLK1) 및 제1상보 클럭 신호(CLKB1)로서 출력한다.
더미 지연부(510)는 제1클럭 신호(CLK1)와 제1 상보 클럭 신호(CLKB1)를 입력하여 소정 시간(d1+d2)만큼 지연시키고, 지연된 신호를 각각 제2클럭 신호(CLK2)와 제2상보 클럭 신호(CLKB2)로서 출력한다. 여기에서, d1+d2는 차동 입력되는 외부 클럭 신호(Ext.CLK와 Ext.CLKB)의 하이 레벨 구간 보다 커야 한다.
제1차동 클럭 지연부(520)는 더미 지연부(510)에서 출력된 제2클럭 신호(CLK2)와 제2상보 클럭 신호(CLKB2)를 입력하고, 차동 구조의 단위 지연 수단들(52)의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들(CLK3)과 제3상보 클럭 신호들(CLKB3)로서 출력한다.
비교부(530)의 각 비교기들(53)은 제3클럭 신호들(CLK3)을 입력하여 제1클럭 신호(CLK1)와 위상을 비교하고, 제1클럭 신호(CLK1)와 위상이 일치하는 상기 제3클럭 신호(CLK3)를 제4클럭 신호(CLK4)로서 래치하고, 래치된 결과에 응답하여 제2차동 클럭 지연부(540)의 지연 시간을 제어하기 위한 제1및 제2제어 신호를 생성한다.
제2차동 클럭 지연부(540)는 제1및 제2제어 신호에 응답하여 제1클럭 신호(CLK1)와 제1상보 클럭 신호(CLKB1)를 입력하고, 사이클 시간(tCK)에서 (d1+d2)를 뺀 시간 만큼 제1클럭 신호(CLK1)와 제1상보 클럭 신호(CLKB1)를 지연시켜 제5클럭 신호(CLK5)와 제5상보 클럭 신호(CLKB5)로서 출력한다.
차동 클럭 드라이버(550)는 제5클럭 신호(CLK5) 및 제5 상보 클럭 신호(CLKB5)를 입력하여 제2지연 시간(d2)만큼 지연시키고, 지연된 결과를 내부 클럭 신호(Int.CLK)와 내부 상보 클럭 신호(Int.CLKB)로서 출력하여 내부 회로들을 구동한다.
즉, 도 5에 도시된 차동 클럭 신호를 이용한 클럭 동기 지연 회로는 단위 지연 수단이 차동 지연 요소로 구현되고, 클럭 버퍼와 클럭 드라이버도 마찬가지로 차동 구조를 갖는다는 특징이 있다.
도 6은 도 5에 도시된 클럭 동기 지연 회로의 상세한 회로도이다.
도 6을 참조하면, 더미 지연부(510)는 차동 버퍼들(512, 514)로 구성되고, 제1차동 클럭 지연부(520)는 차동 구조를 갖는 단위 지연 수단(52)으로 구성되고, 비교기들(53)은 전송 게이트들(TG1, TG2), 제1래치부(532), 제2래치부(534), 제어 신호 생성부(536)로 구성된다. 여기에서, 제1래치부(532)는 인버터들(60,61,62)로 구성되고, 제2래치부(534)는 입출력이 맞물린 두개의 인버터들(63,64)로 구성되고, 제어 신호 생성부(536)는 낸드 게이트들(65, 67)과 인버터(66)로 구성된다. 또한, 제2차동 클럭 지연부(540)는 차동 증폭 구조를 갖는 단위 지연 수단(54)으로 구성된다. 비교기들(53) 각각의 내부 구성 요소는 서로 같은 참조 번호를 갖는다. 도 6에 도시된 차동 클럭 버퍼(500)는 외부에서 차동으로 인가되는 클럭 신호(Ext.CLK 과 Ext.CLKB)를 입력하여 버퍼링하고, v(Ext.CLK-Ext.CLKB)의 상승 엣지와 v(Ext.CLKB-Ext.CLK)의 상승 엣지에 응답하여 각각 제1클럭 신호(CLK1)와 제1상보 클럭 신호(CLKB1)를 생성한다. 상술한 바와 같이, 차동 클럭 버퍼(500)의 지연 시간은 d1이다. 제1클럭 신호(CLK1)와 제1상보 클럭 신호(CLKB1)는 더미 지연부(510)에서 소정 시간(d1+d2)만큼 지연되어 제2클럭 신호(CLK2)와 상보 제2클럭 신호(CLKB2)를 생성하고, 직렬 연결된 단위 지연 수단(52)으로 구현되는 제1차동 클럭 지연부(520)에서는 각 단위 지연 시간 만큼 지연된 제3클럭 신호들(CLK3)과 제3상보 클럭 신호들(CLKB3)이 출력된다.
도 6에 도시된 비교기(53)의 제1래치부(532)는 차동 클럭 버퍼(500)에서 출력된 제1클럭 신호(CLK1)가 하이 레벨이면, 스위칭 수단인 전송 게이트(TG1)가 턴온되어 제2클럭 신호(CLK2) 또는 단위 지연 수단(52)에서 출력되는 제3클럭 신호(CLK3)를 래치한다. 즉, 비교기(53)를 제어하기 위한 신호로서 종래와 같은 제1클럭 신호(CLK1)를 이용한다. 여기에서, 전송 게이트(TG1)의 입력으로 인가되는 것은 제2클럭 신호(CLK2) 또는 제3클럭 신호(CLK3) 뿐 아니라, 제2상보 클럭 신호(CLKB2) 또는 제3상보 클럭 신호(CLKB3)로 설정하는 것도 가능하다. 또한, 차동 클럭 버퍼(500)에서 출력된 제1클럭 신호(CLK1)가 로우 레벨이면, 전송 게이트(TG2)가 턴온되어 제1래치부(532)의 출력을 입력하여 래치한다. 래치된 출력은 단위 지연 수단(54)의 전송 게이트(TG3, TG4)를 턴온시키기 위한 제1제어 신호(F1~Fn)를 생성하고, 턴온된 복수의 전송 게이트들(TG3 및 TG4)중에서 첫번째를 제외한 전송 게이트들을 턴오프하기 위한 제2제어 신호(A1~An)를 생성한다. 즉, 제어 신호 생성부(536)의 제1제어 신호들(F1~Fn)은 제3클럭 신호(CLK3)의 상승/하강 엣지가 제1클럭 신호(CLK1)의 상승/하강 엣지와 동일한 경우에만 로우 레벨이 되기 때문에 비교기들(53) 중 첫번째로 로우 레벨의 제1제어 신호(F)를 출력하는 비교기만 로우 레벨의 제2제어 신호(A)를 출력한다. 그 이후의 비교기들은 하이 레벨의 제1제어 신호(F)와 로우 레벨인 제2제어 신호(A)를 출력한다. 제어 신호 생성부(536)의 입출력 신호를 진리표로 나타내면 다음과 같다.
A B A+1 F
VSS VSS VSS VCC
VSS VCC VSS VCC
VCC VSS VSS VSS
VCC VCC VCC VCC
즉, 제어 신호 생성부(536)의 낸드 게이트(65, 67)의 제1입력을 제2제어 신호(A)라 하고, 인버터(66)의 출력을 다음의 제어 신호(A+1)라 하고, 제2래치부(534)의 출력을 B라 하고, 낸드 게이트(67)의 출력을 제1제어 신호(F)라 할 때, 이전의 제2제어 신호(A)가 로우 레벨(VSS)이면 다음의 제2제어 신호(A+1)는 로우 레벨(VSS)이 되고, 제1제어 신호(F)는 하이 레벨(VCC)이 된다. 또한, 이전의 제2제어 신호(A)가 하이 레벨(VCC)이고, 제2래치부(534)의 출력(B)이 로우 레벨(VSS)일 때만 제1제어 신호(F)가 로우 레벨(VSS)가 되고, 이 때 다음 제2제어 신호(A+1)는 로우 레벨(VSS)이 된다.
따라서, 이러한 회로들이 직렬 연결된 경우에 제2제어 신호(A)가 하이 레벨(VCC)이고, 제2래치부(534)의 출력(B)이 로우 레벨(VSS)인 비교기(53)만이 제1제어 신호(F)가 로우 레벨(VSS)이 되고, 그 이외의 회로들은 하이 레벨의 제1제어 신호(F)를 출력한다. 즉, 제2제어 신호(A1~An)에 의해서, 제1클럭 신호(CLK1)와 제3클럭 신호(CLK3)의 위상이 일치하는 제3클럭 신호(CLK3)를 제4클럭 신호(CLK4)로서 래치하는 하나의 비교기(53)만이 제2차동 클럭 지연부(540)의 전송 게이트(TG3, TG4)를 턴온시키게 된다. 따라서, 위상이 일치되지 않는 클럭 신호들을 래치하는 비교기(53)의 출력들은 로우 레벨의 제2제어 신호(A1~An)에 의해 오프되고, 그 출력과 연결된 전송 게이트(TG3, TG4)는 턴온되지 않는다.
상술한 바와 같이, 제어 신호 생성부(536)에서 출력되는 제1제어 신호(F)가 로우 레벨이 되었으면 제2차동 클럭 지연부(54)의 전송 게이트들(TG3, TG4)이 턴온되어 전송 게이트(TG3)의 입력으로 인가되는 제1클럭 신호(CLK1)를 단위 지연 수단(54)의 정입력으로 인가하고, 제1상보 클럭 신호(CLKB1)를 단위 지연 수단(54)의 부입력으로 인가한다. 즉, 제1클럭 신호(CLK1)와 제1상보 클럭 신호(CLKB1)는 제2차동 클럭 지연부(540)의 단위 지연 수단(54) 중에서 로우 레벨의 제1제어 신호(F)를 입력으로하는 단위 지연 수단(54)의 갯수에 상응하는 지연 시간을 갖는 제5클럭 신호(CLK5)및 제5상보 클럭 신호(CLKB5)로서 생성되고, 차동 클럭 드라이버(570)에서 제2지연 시간(d2)만큼 지연된 내부 클럭 신호(Int.CLK)와 내부 상보 클럭 신호(Int.CLKB)가 생성된다.
도 7은 도 6에 클럭 동기 지연 회로의 단위 지연 수단(52 및 54)을 설명하기 위한 회로도이다.
도 7을 참조하면, 단위 지연 수단은 정입력 단자 Vin+과 연결된 게이트를 갖는 NMOS트랜지스터(M71), 부입력 단자 Vin-와 연결된 게이트를 갖는 NMOS 트랜지스터(M73), NMOS트랜지스터(M71)의 드레인과 전원 전압(VCC)사이에 연결된 저항(R71), NMOS트랜지스터(M73)의 드레인과 전원 전압(VCC)사이에 연결된 저항(R73) 및 NMOS트랜지스터들(R71, R73)의 소스와 기준 전원(GND)사이에 연결된 전류원(I70)로 구성된다.
도 6에 도시된 단위 지연 수단(52 및 54)은 제1차동 클럭 지연부(520) 및 제2차동 클럭 지연부(540)에 있어서 같은 구조를 가지며, 예를 들어 제2차동 클럭 지연부(540)의 단위 지연 수단(54)이라고 가정하고 설명한다.
만약, NMOS트랜지스터(M71)의 게이트와 연결된 정입력 단자 Vin+을 통하여 하이 레벨의 제1클럭 신호(CLK1)가 인가되면, 전원 전압(VCC)으로부터 저항(R71)과 NMOS트랜지스터(M71)를 통하여 전류원(I70)에 상응하는 소정의 전류가 기준 전원(GND)으로 흐르기 때문에, 정출력 단자 Vout+를 통하여 하이 레벨의 신호가 출력된다. 또한, NMOS트랜지스터(M73)의 게이트와 연결된 부입력 단자 Vin-를 통하여 하이 레벨의 제1상보 클럭 신호(CLKB1)가 인가되면, 저항(R73)과 NMOS트랜지스터(M73)를 통하여 전류원(I70)의 전류량에 상응하는 소정의 전류가 기준 전원(GND)으로 흐르기 때문에 부출력 단자 Vout-를 통하여 하이 레벨의 신호가 출력된다. 즉, 차동 입력되는 클럭 신호들은 이러한 차동 구조의 단위 지연 수단을 통하여 소정 시간 지연되고, 지연된 차동 클럭 신호로서 출력된다.
상기와 같은 실시예를 통하여 차동 클럭을 이용한 클럭 동기 지연 회로를 구현할 수 있다.
본 발명에 따르면, 종래에 싱글 엔디드 클럭(SINGLE-ENDED CLOCK)으로 동작하는 클럭 동기 지연 회로를 차동 클럭 신호를 이용하여 동작시킴으로써 클럭 신호의 듀티 사이클을 정확히 조절할 수 있을 뿐 만 아니라, 차동 클럭 신호를 이용함으로써 동상 모드 잡음(COMMON MODE NOISE)을 제거하는 것이 가능하다는 효과가 있다.
도 1(a)~(c)는 종래의 지연 동기 루프를 설명하기 위한 도면이다.
도 2는 종래의 클럭 동기 지연 회로를 설명하기 위한 개략적인 블럭도이다.
도 3은 도 2에 도시된 클럭 동기 지연 회로의 각 신호를 설명하기 위한 타이밍도이다.
도 4는 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로를 설명하기 위한 바람직한 일실시예의 블럭도이다.
도 5는 본 발명에 따른 차동 클럭 신호를 이용한 클럭 동기 지연 회로를 설명하기 위한 다른 실시예의 블럭도이다.
도 6은 도 5에 도시된 클럭 동기 지연 회로의 상세한 회로도이다.
도 7은 도 6에 도시된 클럭 동기 지연 회로의 단위 지연 수단을 설명하기 위한 회로도이다.

Claims (5)

  1. 외부에서 인가되는 차동 클럭 신호를 입력하여 제1지연 시간 만큼 지연하고, 상기 지연된 결과를 버퍼링하여 제1클럭 신호 및 제1상보 클럭 신호로서 출력하는 차동 클럭 버퍼;
    상기 제1클럭 신호를 제2지연 시간만큼 지연시키고, 상기 지연된 신호를 제2클럭 신호로서 출력하는 더미 지연 수단;
    직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 상기 제2클럭 신호를 입력하여 상기 단위 지연 수단의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들을 출력하는 제1클럭 지연 수단;
    상기 제1클럭 신호와 상기 제3클럭 신호들의 위상을 비교하여 상기 제1클럭 신호와 위상이 일치하는 제3클럭 신호를 제4클럭 신호로서 래치하고, 상기 래치된 결과에 응답하여 제1및 제2제어 신호를 생성하는 비교 수단;
    직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 상기 제1및 제2제어 신호에 상응하는 제3지연 시간만큼 상기 제1클럭 신호를 지연시켜 제5클럭 신호로서 출력하는 제2클럭 지연 수단;
    직렬 연결된 복수 개의 단위 지연 수단들을 구비하고, 상기 제3지연 시간 만큼 상기 제1상보 클럭 신호를 지연시켜 제5상보 클럭 신호로서 출력하는 상보 클럭 지연 수단;
    상기 제5클럭 신호를 제4지연 시간 만큼 지연시켜 내부 클럭 신호로서 출력하는 클럭 드라이버; 및
    상기 제5상보 클럭 신호를 상기 제4지연 시간 만큼 지연시켜 내부 상보 클럭 신호로서 출력하는 상보 클럭 드라이버를 포함하는 것을 특징으로하는 차동 클럭 신호를 이용한 클럭 동기 지연 회로.
  2. 외부에서 인가되는 차동 클럭 신호를 입력하여 제1지연 시간 만큼 지연하고, 상기 지연된 결과를 버퍼링하여 제1클럭 신호 및 제1상보 클럭 신호로서 출력하는 차동 클럭 버퍼;
    상기 제1클럭 신호와 상기 제1상보 클럭 신호를 제2지연 시간만큼 지연시키고, 상기 지연된 신호를 제2클럭 신호와 제2상보 클럭 신호로서 출력하는 더미 지연 수단;
    직렬 연결된 복수 개의 단위 지연 수단을 구비하고, 상기 제2클럭 신호와 상기 제2상보 클럭 신호를 입력하여 상기 단위 지연 수단의 조합에 상응하는 서로 다른 지연 시간을 갖는 제3클럭 신호들 또는 제3상보 클럭 신호들을 출력하는 제1차동 클럭 지연 수단;
    상기 제3클럭 신호들 또는 상기 제3상보 클럭 신호들과 상기 제1클럭 신호의 위상을 비교하여 상기 제1클럭 신호와 위상이 일치하는 상기 제3클럭 신호 또는 상기 제3상보 클럭 신호를 제4클럭 신호로서 래치하고, 상기 래치된 결과에 응답하여 제1및 제2제어 신호를 생성하는 비교 수단;
    직렬 연결된 복수 개의 단위 지연 수단을 구비하고, 상기 제1및 제2제어 신호에 상응하는 제3지연 시간만큼 상기 제1클럭 신호와 상기 제1상보 클럭 신호를 지연시켜 제5클럭 신호 및 제5상보 클럭 신호로서 출력하는 제2차동 클럭 지연 수단; 및
    상기 제5클럭 신호 및 상기 제5상보 클럭 신호를 입력하여 제4지연 시간만큼 지연시키고, 상기 지연된 결과를 내부 클럭 신호와 내부 상보 클럭 신호로서 출력하는 차동 클럭 드라이버를 포함하는 것을 특징으로하는 차동 클럭 신호를 이용한 클럭 동기 지연 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제2지연 시간은 상기 제1지연 시간과 상기 제4지연 시간의 합임을 특징으로하는 차동 클럭 신호를 이용한 클럭 동기 지연 회로.
  4. 제3항에 있어서, 상기 제3지연 시간은, 상기 외부에서 인가되는 차동 클럭 신호의 사이클 시간의 정수배에서 상기 제2지연 시간을 뺀 시간임을 특징으로하는 차동 클럭 신호를 이용한 클럭 동기 지연 회로.
  5. 제2항에 있어서, 상기 비교 수단은,
    상기 제1클럭 신호가 제1논리 레벨일 때, 상기 제2클럭 신호 또는 상기 제3클럭 신호를 래치하는 제1래치 수단;
    상기 제1클럭 신호가 제2논리 레벨일 때, 상기 제1래치 수단의 출력을 인가하는 제2래치 수단; 및
    상기 제2래치 수단의 출력에 응답하여 상기 제2차동 클럭 지연 수단의 지연 시간을 제어하기 위한 상기 제1 및 제2제어 신호를 생성하는 제어 신호 생성 수단을 포함하는 것을 특징으로하는 차동 클럭 신호를 이용한 클럭 동기 지연 회로.
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