KR20000065632A - 반도체 장치의 내부 클럭 발생 회로 - Google Patents
반도체 장치의 내부 클럭 발생 회로 Download PDFInfo
- Publication number
- KR20000065632A KR20000065632A KR1019990012076A KR19990012076A KR20000065632A KR 20000065632 A KR20000065632 A KR 20000065632A KR 1019990012076 A KR1019990012076 A KR 1019990012076A KR 19990012076 A KR19990012076 A KR 19990012076A KR 20000065632 A KR20000065632 A KR 20000065632A
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- circuit
- external clock
- clock
- internal clock
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
본 발명에 따른 내부 클럭 발생 회로는 제 1 입력 버퍼, 메인 지연 회로, 제 1 지연 회로부, 위상 검출 회로부, 제 2 입력 버퍼, 제 2 지연 회로부, 출력 구동 회로부 및 출력 버퍼를 포함한다. 상기 제 1 입력 버퍼는 외부 클럭이 입력되기 소정의 주기 전에 입력되는 시스템 클럭을 버퍼링하여 상기 메인 지연 회로로 공급한다. 상기 메인 지연 회로는 상기 제 1 입력 버퍼에 의해서 지연된 지연 신호를 소정의 지연 시간만큼 지연시킨 지연 신호를 상기 제 1 지연 회로부로 공급한다. 상기 제 1 지연 회로부는 상기 메인 지연 회로로부터의 상기 지연 신호를 각각 소정의 지연 시간들을 갖도록 지연시킨 복수 개의 제 1 그룹의 지연 신호들을 출력한다. 상기 위상 검출 회로는 상기 메인 지연 회로 및 상기 제 1 지연 회로부로부터의 상기 지연 신호들의 위상들을 상기 제 1 입력 버퍼로부터의 상기 지연 신호의 위상과 비교, 검출하여 복수 개의 검출 신호들을 출력한다. 상기 시스템 클럭이 입력된 후의 소정의 주기 후에 상기 제 2 입력 버퍼로 상기 외부 클럭이 입력되면, 상기 제 2 입력 버퍼는 상기 외부 클럭을 버퍼링하여 상기 제 2 지연 회로부로 공급한다. 상기 제 2 지연 회로부는 상기 위상 검출 회로로부터의 상기 검출 신호들의 제어에 의해 상기 제 2 입력 버퍼로부터의 상기 지연 신호를 소정의 지연 시간을 갖도록 지연시킨 상기 지연 신호를 상기 출력 구동 회로부로 출력한다. 상기 출력 구동 회로는 상기 제 2 지연 회로부로부터의 상기 지연 신호를 받아들이고, 상기 위상 검출 회로로부터의 상기 검출 신호들의 제어에 의해 상기 위상 상기 출력 버퍼를 구동시키기 위한 구동 신호를 상기 출력 버퍼로 전달한다. 상기 출력 버퍼는 상기 외부 클럭과 일치되는 위상을 가지는 내부 클럭을 출력한다.
Description
본 발명은 반도체 장치(semiconductor memory device)에 관한 것으로서, 구체적으로는 외부 클럭에 동기되는 내부 클럭을 발생하는 내부 클럭 발생 회로(internal clock generating circuit)에 관한 것이다.
최근에 들어, 반도체 메모리 장치가 고속화되면서 빠른 속도를 가지는 내부 클럭 발생 회로의 필요성이 증가하고 있다. 외부 클럭(external clock; CLK)에 동기되어 데이터를 출력하는 동기형 메모리 장치(synchronous memory device, 예를 들어, SDRAM)의 경우에는 상기 외부 클럭(CLK)의 주파수가 높아지면서 데이터 독출에 필요한 충분한 시간을 확보할 수 없기 때문에 밴드 폭(bandwidth)이 제한되어 상기 동기형 메모리 장치가 고속 동작을 할 수 없게 된다. 일반적으로, 외부 클럭(CLK)과 내부 클럭(internal clock; PCLK)의 위상을 동기시키기 위하여 PLL(phase locked loop)과 DLL(delay locked loop)을 사용하였으나, 위상이 동기된 상기 내부 클럭(PCLK)을 발생시키는데, 수 마이크로 초(micro second;μs)의 시간이 소요되는 문제점이 발생된다.
이러한 단점을 극복하기 위해, NEC사(Nippon Electric Co. Ltd,.)에서는 상기 외부 클럭(CLK)이 입력된 후, 2 주기만에 위상이 일치되는 내부 클럭(PCLK)을 발생하는 SMD(synchronous mirror delay)를 발표하였다. 상기 SMD는 2 주기만에 상기 외부 클럭(CLK)과 위상이 일치된 내부 클럭(PCLK)을 얻을 수 있기 때문에, 상기 PLL이나 DLL에 비해 상당히 빠른 로킹(locking) 시간을 가진다. 그러나, 상기 SMD가 사용할 수 있는 상기 외부 클럭(CLK)은 한 주기 내에서 활성화되는 구간(즉, 논리 하이 레벨)이 상당히 짧은 펄스(pulse)이어야 한다. 그리고 50-50의 듀티 비(duty ratio)를 가지는 상기 외부 클럭(CLK)이 입력될 경우에 발생되는 상기 내부 클럭(CLK)은 상기 듀티 비가 파괴되어 한 주기내의 활성화 구간이 상당히 줄어든 숏 펄스(short pulse)로 바뀌게 된다.
도 1을 참조하면, 종래의 기술에 따른 상기 내부 클럭 발생 회로는 입력 버퍼(10), 메인 지연 회로(20), 제 1 지연 회로부(30), 위상 검출 회로부(40), 제 2 지연 회로부(50), 출력 구동 회로(60) 및 출력 버퍼(70)를 구비한다. 상기 내부 클럭 발생 회로의 상기 위상 검출 회로부(40)는 상기 입력 버퍼(10)에 의해서 지연된 상기 외부 클럭(CLK)과 상기 메인 지연 회로(20) 및 상기 제 1 지연 회로부(30)의 각 지연 회로들(31)을 거쳐 지연된 제 1 그룹의 지연 신호들(D1CLK)의 위상의 일치 여부를 검출한다. 그리고 상기 제 2 지연 회로부(50)는 상기 위상 검출 회로(50)로부터의 검출 신호에 의해 제 2 그룹의 지연 신호들(D2CLK)을 상기 출력 구동 회로(60)로 출력한다. 상기 출력 구동 회로(60)는 상기 제 2 지연 회로부(50)로부터의 상기 지연 신호(D2CLK)를 받아들여서 상기 외부 클럭(CLK)과 위상이 일치되는 상기 내부 클럭(PCLK)을 출력한다.
그러나, 상기 내부 클럭 발생 회로는 입력되는 상기 외부 클럭(CLK)의 한 주기 중 논리 하이 인 시간이 상기 위상 검출 회로들(41)의 검출 능력을 결정하므로, 두 신호의 위상이 일치하는지 정확하게 검출하려면, 상기 외부 클럭(CLK)의 논리 하이 구간은 상당히 작아야 한다. 그러므로, 펄스 신호나, 50-50의 듀티 비를 가지는 신호가 상기 외부 클럭(CLK)으로 사용될 경우에는, 상기 외부 클럭은 숏 펄스 형태로 변환되어야 한다. 상기 숏 펄스 형태의 클럭 신호는 상승 에지(rising edge)만을 사용하는 상기 SDRAM(synchronous dynamic random access memory)에는 관계없으나, 클럭의 상승 및 하강 에지(falling edge)를 모두 사용하는 DDR(double data rate)방식의 SDRAM 및 50-50의 듀티 비를 유지하는 논리 회로에는 사용하지 못하는 문제점이 발생된다.
따라서 본 발명의 목적은 외부 클럭이 입력된 후, 최소 1 주기의 빠른 시간에 위상이 일치되며, 상기 외부 클럭이 가지는 소정의 듀티 비를 유지하는 내부 클럭을 발생하는 내부 클럭 발생 회로를 제공하는 것이다.
도 1은 종래의 기술에 따른 내부 클럭 발생 회로의 회로도;
도 2는 본 발명의 제 1 실시예에 따른 내부 클럭 발생 회로의 블록도;
도 3a 내지 도 3c는 도 2의 내부 클럭 발생 회로에 구비되는 단위 지연 회로, 출력 제어 회로 및 위상 검출 회로의 상세 회로도;
도 4는 도 2의 내부 클럭 발생 회로의 동작을 보여주는 동작 타이밍도;
도 5는 도 2의 내부 클럭 발생 회로의 출력 파형을 보여주는 파형도;
도 6은 본 발명의 제 2 실시예에 따른 내부 클럭 발생 회로의 블록도;
도 7은 도 6의 내부 클럭 발생 회로에 구비되는 단위 지연 회로의 상세 회로도;
도 8a 및 도 8b는 도 6의 내부 클럭 발생 회로에 구비되는 출력 제어 회로의 상세 회로도들 및;
도 9a 내지 도 9g는 도 6의 내부 클럭 발생 회로에 구비되는 위상 검출 회로의 상세 회로도들이다.
*도면의 주요 부분에 대한 부호 설명
100 : 제 1 입력 버퍼 200 : 메인 지연 회로
300 : 제 1 지연 회로부 400 : 위상 검출 회로부
500 : 제 2 입력 버퍼 600 : 제 2 지연 회로부
700 : 출력 제어 회로부 800 : 출력 버퍼
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 클럭과 동일한 위상을 가지는 내부 클럭을 발생하는 내부 클럭 발생 회로는 상기 외부 클럭이 입력되기 소정의 시간 전에 입력되는 시스템 클럭을 받아들여서 상기 시스템 클럭의 한 주기 시간에 상응하는 지연 회로단의 갯수를 검출하여 검출 결과로써, 상기 외부 클럭의 지연 시간을 결정하는 검출 신호를 출력하여 상기 외부 클럭의 지연 시간을 결정하는 주기 결정 수단과; 상기 외부 클럭을 버퍼링하는 입력 버퍼와; 복수 개의 지연 회로들을 가지며, 상기 입력 버퍼에 의해서 지연된 상기 외부 클럭을 각각 소정의 시간을 가지도록 지연시킨 복수 개의 지연 신호들을 출력하는 지연 회로부와; 상기 지연 회로부로부터의 상기 지연 신호들을 받아들이고, 상기 검출 신호에 응답해서 상기 지연 신호들 중 대응되는 하나의 지연 신호들 출력하는 출력 구동 회로 및; 상기 출력 구동 회로로부터의 상기 지연 신호를 버퍼링하여 상기 내부 클럭을 출력하는 출력 버퍼를 포함한다.
이 실시예에 있어서, 상기 주기 결정 수단은 상기 시스템 클럭을 버퍼링하는 입력 버퍼와, 상기 입력 버퍼로부터의 시스템 클럭을 소정의 지연 시간을 가지도록 지연시킨 메인 지연 신호를 출력하는 메인 지연 회로와, 상기 메인 지연 회로로부터의 상기 메인 지연 신호를 각각 소정의 지연 시간들을 가지도록 지연시킨 복수 개의 지연 신호들을 출력하는 지연 회로부 및, 상기 입력 버퍼로부터의 상기 시스템 클럭과 상기 지연 신호들의 위상의 일치 여부를 검출한 상기 검출 신호를 출력하는 위상 검출 회로를 포함한다.
(작용)
이와 같은 장치에 의해서, 외부 클럭이 입력된 후, 빠른 시간에 위상이 일치되며, 소정의 듀티 비를 유지하는 내부 클럭이 발생된다.
(제 1 실시예)
이하 본 발명의 제 1 실시예에 따른 참조도면 2 내지 도 5에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 신규한 내부 클럭 발생 회로는 제 1 입력 버퍼(100), 메인 지연 회로(200), 제 1 지연 회로부(300), 위상 검출 회로부(400), 제 2 입력 버퍼(500), 제 2 지연 회로부(600), 출력 구동 회로부(700) 및 출력 버퍼(800)를 포함한다. 상기 제 1 입력 버퍼(100)는 외부 클럭(CLK)이 입력되기 소정의 주기 전에 입력되는 시스템 클럭(SCLK)을 버퍼링하여 상기 메인 지연 회로(200)로 공급한다. 상기 메인 지연 회로(200)는 상기 제 1 입력 버퍼(100)에 의해서 지연된 지연 신호(B1CLK)를 소정의 지연 시간만큼 지연시킨 지연 신호(MCLK)를 상기 제 1 지연 회로부(300)로 공급한다. 상기 제 1 지연 회로부(300)는 상기 메인 지연 회로(200)로부터의 상기 지연 신호(MCLK)를 각각 소정의 지연 시간들을 갖도록 지연시킨 복수 개의 제 1 그룹의 지연 신호들(D1CLK)을 출력한다.
상기 위상 검출 회로(400)는 상기 메인 지연회로(200) 및 상기 제 1 지연 회로부(300)로부터의 상기 지연 신호들(MCLK, D1CLK)의 위상들과 상기 제 1 입력 버퍼(100)로부터의 상기 지연 신호(B1CLK)의 위상을 비교, 검출하여 복수 개의 검출 신호(DET)들을 출력한다. 상기 시스템 클럭(SCLK)이 입력된 후의 소정의 주기 후에 상기 제 2 입력 버퍼(500)로 상기 외부 클럭(CLK)이 입력되면, 상기 제 2 입력 버퍼(500)는 상기 외부 클럭(CLK)을 버퍼링하여 상기 제 2 지연 회로부(600)로 공급한다. 상기 제 2 지연 회로부(600)는 상기 위상 검출 회로(400)로부터의 상기 검출 신호(DET)들의 제어에 의해 상기 제 2 입력 버퍼(500)로부터의 상기 지연 신호(B2CLK)를 소정의 지연 시간을 갖도록 지연시킨 상기 지연 신호(D2CLK)를 상기 출력 구동 회로부(700)로 출력한다. 상기 출력 구동 회로(700)는 상기 제 2 지연 회로부(600)로부터의 상기 지연 신호(D2CLK)를 받아들이고, 상기 위상 검출 회로(400)로부터의 상기 검출 신호(DET)들의 제어에 의해 상기 위상 상기 출력 버퍼(800)를 구동시키기 위한 구동 신호(DRI)를 상기 출력 버퍼(800)로 전달한다. 상기 출력 버퍼(800)는 상기 구동 신호(DRI)의 제어에 의해 상기 외부 클럭(CLK)외 일치되는 위상을 가지는 내부 클럭(PCLK)을 출력한다.
도 2 내지 도 5를 참조하면, 본 발명의 제 1 실시예에 따른 내부 클럭 발생 회로는 제 1 입력 버퍼(100), 메인 지연 회로(200), 제 1 지연 회로부(300), 위상 검출 회로부(400), 제 2 입력 버퍼(500), 제 2 지연 회로부(600), 출력 구동 회로부(700) 및 출력 버퍼(800)를 포함한다. 상기 제 1 입력 버퍼(100)는 외부 클럭(CLK)이 입력되기 2 주기 전에 외부(예를 들어, 마이크로 컨트롤러)로부터 입력되는 시스템 클럭(system clock; SCLK)들을 버퍼링하여 상기 메인 지연 회로(200) 및 상기 위상 검출 회로부(400)로 공급한다. 상기 메인 지연 회로(200)는 상기 제 1 입력 버퍼(100)에 의해서 지연된 지연 신호(BCLK)를 받아들여서, 상기 지연 신호(BCLK)에 대해 소정의 지연 시간을 가지는 지연 신호(MCLK)를 출력한다.
상기 제 1 지연 회로부(300)는 동일한 구조의 단위 지연 회로들(unit delay circuit; 310)을 가지며, 상기 메인 지연 회로(200)로부터의 상기 지연 신호(MCLK)를 각각 상기 지연 신호(MCLK)에 대해 소정의 지연 시간들을 가지는 제 1 그룹의 지연 신호들(D1CLK1, ...,D1CLKn; 여기서, n은 양의 정수)을 출력한다. 도 3a를 참조하면, 각각의 상기 단위 지연 회로들(31)은 2개의 인버터(311, 312)를 포함한다. 상기 인버터(311)는 MOS 트랜지스터들(P1, N1)을 포함한다. 상기 MOS 트랜지스터들(P1, N1)은 전원 전압(VCC)과 접지 전압(VSS)의 사이에 직렬로 형성되는 전류 통로들 및 상기 각 지연 신호들(MCLK, D1CLK1, ...,D1CLKn-1)에 의해 제어되는 게이트들을 가진다.. 상기 인버터(312)는 MOS 트랜지스터들(P2, P3, N2, N3)을 포함한다. 상기 MOS 트랜지스터들(P2, N3)은 상기 전원 전압(VCC)과 상기 접지 전압(VSS)에 연결되는 소오스들을 가지며, 상기 인버터(311)의 출력 단자에 연결되는 게이트들을 가진다. 상기 MOS 트랜지스터들(P3, N2)은 상기 MOS 트랜지스터들(P2, N3)의 드레인들의 사이에 직렬로 형성되는 전류 통로들 및 외부로부터의 소정의 제어 신호에 의해 제어되는 게이트들을 가진다.
상기 위상 검출 회로(400)는 동일한 구조의 위상 검출 회로들(410)을 가지며, 상기 메인 지연 회로(200) 및 상기 제 1 지연 회로부(300)로부터의 상기 지연 신호들(MCLK, D1CLK)과 상기 제 1 입력 버퍼(100)로부터의 상기 지연 신호(BCLK)의 위상을 비교하여 상기 각 지연 신호들(MCLK, D1CLK)의 위상을 검출한 검출 신호들(DET)을 출력한다.
도 3b를 참조하면, 상기 각 위상 검출 회로들(410)은 지연 회로들(411, 412), 비교 회로(413), 다이나믹 논리 회로(414) 및 래치 회로(415)를 포함한다. 상기 지연 회로들(411, 412)의 입력 단자들은 상기 지연 신호(BCLK)를 받아들이고 그리고 출력 단자들은 상기 다이나믹 논리 회로(414)의 대응되는 각 MOS 트랜지스터들(P1, N2, N3, N4)의 게이트들에 연결된다.
상기 비교 회로(413)는 익스클루시브 오어(exclusive OR) 기능을 담당하는 인버터들(I1, I2) 및 전달 게이트들(TG1, TG2)을 포함한다. 상기 인버터(I1)의 입력 단자는 상기 지연 신호(D1CLK)를 받아들이고 그리고 출력 단자는 상기 전달 게이트들(TG1, TG2)의 일 게이트들에 연결된다. 상기 인버터(I2)의 입력 단자는 상기 지연 신호(BLK)를 받아들이고 그리고 출력 단자는 상기 전달 게이트들(TG2)의 입력 단자에 연결된다. 상기 전달 게이트(TG1)는 상기 지연 신호(BCLK)를 상기 다이나믹 논리 회로(414)로 전달하기 위한 전류 통로 및 상기 지연 신호들(BCLK, D1CLK)에 의해 제어되는 게이트들을 가진다. 상기 전달 게이트(TG2)는 상기 인버터(I2)에 의해서 반전된 상기 지연 신호(BCLK)를 상기 다이나믹 논리 회로(414)로 전달하기 위한 전류 통로 및 상기 지연 신호들(BCLK, D1CLK)에 의해 제어되는 게이트들을 가진다.
상기 다이나믹 논리 회로(414)는 MOS 트랜지스터들(P1, P2, N1, N2, N3, N4, N5)을 포함한다. 상기 각 MOS 트랜지스터들(P1, N2)은 상기 전원 전압(VCC) 및 상기 접지 전압(VSS)에 연결되는 소오스 및 상기 지연 회로(412)의 출력 단자에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(N1)는 상기 MOS 트랜지스터들(P1, N2)의 사이에 형성되는 전류 통로 및 상기 비교 회로(413)의 상기 전달 게이트들(TG1, TG2)의 출력 단자들에 연결되는 게이트를 가진다.
상기 각 MOS 트랜지스터들(P2, N5)은 상기 전원 전압(VCC) 및 상기 접지 전압(VSS)에 연결되는 소오스 및 상기 MOS 트랜지스터들(P1, N1)의 드레인들의 접속점에 연결되는 게이트를 가진다. 상기 각 MOS 트랜지스터들(N3, N4)은 상기 MOS 트랜지스터들(P2, N5)의 사이에 형성되는 전류 통로 및 대응되는 상기 지연 회로들(411, 412)의 출력 단자에 연결되는 게이트를 가진다. 상기 래치 회로(415)는 인버터들(I3, I4)을 포함한다. 상기 인버터들(I3, I4)은 상기 다이나믹 논리 회로(414)와 상기 제 2 지연 회로부(600)의 사이에 입출력 단자들이 상호 교차되도록 연결된다.
상기 제 2 입력 버퍼(500)는 상기 시스템 클럭(SCLK)이 입력된 2 주기 이후에 입력되는 상기 외부 클럭(CLK)을 버퍼링하여 상기 제 2 지연 회로부(600)로 공급한다. 상기 제 2 지연 회로부(600)는 상기 제 1 지연 회로부(300)의 단위 지연 회로들(310)과 동일한 구조의 단위 지연 회로들(610)을 포함하며, 상기 제 2 입력 버퍼(500)로부터의 지연 신호(B2CLK)를 각각 상기 지연 신호(MCLK)에 대해 소정의 지연 시간들을 가지는 제 2 그룹의 지연 신호들(D2CLK1, ...,D2CLKn+1;여기서, n은 양의 정수)을 출력한다.
상기 출력 구동 회로부(700)는 출력 구동 회로들(710)을 포함하며, 상기 제 2 지연 회로부(600)로부터의 상기 지연 신호들(D2CLK)을 받아들이고, 대응되는 상기 검출 신호(DET)의 제어에 의해 상기 출력 버퍼(800)를 구동시키는 상기 구동 신호(DRI)를 출력한다. 도 3c를 참조하면, 상기 각 출력 구동 회로(710)는 인버터들(711, 712)을 포함한다. 상기 인버터(711)는 MOS 트랜지스터들(P1, N1)을 포함한다. 상기 각 MOS 트랜지스터들(P1, N1)은 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 사이에 직렬로 형성되는 전류 통로 및 상기 제 2 그룹의 지연 신호들(D2CLKi)에 의해 제어되는 게이트를 가진다.
상기 인버터(712)는 MOS 트랜지스터들(P2, P3, P4, N2, N3, N4)을 포함한다, 상기 각 MOS 트랜지스터들(P2, N4)은 상기 전원 전압(VCC) 및 상기 접지 전압(VSS)에 연결되는 소오스 및 상기 인버터(711)의 출력 단자에 연결되는 게이트를 가진다. 상기 각 MOS 트랜지스터(P3. N3)는 상기 MOS 트랜지스터들(P2, N5)의 대응되는 드레인에 연결되는 소오스 및 상기 검출 신호(DETi)에 의해 제어되는 게이트를 가진다. 상기 각 MOS 트랜지스터(P4. N2)는 상기 MOS 트랜지스터들(P3, N3)의 대응되는 드레인에 연결되는 소오스 및 상기 검출 신호(DETi-1)에 의해 제어되는 게이트를 가진다.
이하, 도 2 내지 도 5를 참조하여, 본 발명의 제 1 실시예에 따른 내부 클럭 발생 회로의 동작이 설명된다.
도 2 내지 도 5를 참조하면, 상기 내부 클럭 발생 회로는 외부로부터 입력되는 상기 외부 클럭(CLK)과 위상이 일치되는 내부 클럭(PCLK)을 발생하는 회로이다. 본 발명에 따른 내부 클럭 발생 회로는 상기 외부 클럭(CLK)이 입력되기 소정의 주기 전에 외부(예를 들어, 마이크로 컨트롤러)로부터의 상기 시스템 클럭(SCLK)을 이용하여 상기 위상 검출 회로부(400)로부터의 상기 검출 신호(DET)를 발생시킨다. 그리고, 상기 시스템 클럭(SCLK)이 입력된 후의 소정의 주기 후에 입력되는 상기 외부 클럭(CLK)을 소정의 지연 시간을 가지도록 지연시킨 후, 상기 출력 버퍼(800)를 통해 상기 내부 클럭(PCLK)으로 출력하는 것을 특징으로 한다.
다시, 도 2 내지 도 4를 참조하면, 상기 제 1 입력 버퍼(100)는 외부 클럭(CLK)이 입력되기 소정의 주기 전에 입력되는 시스템 클럭(SCLK)을 버퍼링하여 상기 메인 지연 회로(200)로 공급한다. 상기 메인 지연 회로(200)는 상기 제 1 입력 버퍼(100)에 의해서 지연된 지연 신호(B1CLK)를 도 4와 같이 소정의 지연 시간만큼 지연시킨 지연 신호(MCLK)를 상기 제 1 지연 회로부(300)로 공급한다. 상기 제 1 지연 회로부(300)는 상기 메인 지연 회로(200)로부터의 상기 지연 신호(MCLK)를 도 4와 같이 각각 소정의 지연 시간들을 갖도록 지연시킨 복수 개의 제 1 그룹의 지연 신호들(D1CLK)을 출력한다. 도 3a의 상기 단위 지연 회로(310)는 상기 각 지연 신호들(MCLK, D1CLK, ..., DCLKn)을 각각 소정의 지연 시간을 갖도록 지연시킨다.
상기 위상 검출 회로(400)는 상기 메인 지연 회로(200) 및 상기 제 1 지연 회로부(300)로부터의 상기 지연 신호들(MCLK, D1CLK)의 위상들을 상기 제 1 입력 버퍼(100)로부터의 상기 지연 신호(B1CLK)의 위상을 비교, 검출하여 복수 개의 검출 신호(DET)들을 출력한다. 상기 위상 검출 회로(410)는 상기 지연 신호들(MCLK, D1CLK, ..., DCLKn)과 상기 지연 신호(BCLK)의 위상이 일치하는 지를 빠르게 검출하기 위해서 상기 비교 회로(413)를 사용한다. 상기 위상 검출 회로(410)는 상기 지연 신호(BCLK)와 상기 지연 신호들(MCLK, D1CLK, ..., DCLKn)의 위상이 일치되면, 논리 로우(logic low)의 상기 검출 신호(DET)를 출력하고 그리고 위상이 일치되지 않으면, 논리 하이(logic high)의 상기 검출 신호(DET)를 출력한다.
상기 지연 회로들(411, 412)은 상기 비교 회로(413)가 상기 지연 신호(BCLK)와 상기 지연 신호들(MCLK, D1CLK, ..., DCLKn)을 비교할 때, 상기 다이나믹 논리 회로(414)가 동작되는 것을 방지한다. 상기 비교 회로(413)는 상기 지연 신호(BCLK)와 상기 지연 신호들(MCLK, D1CLK, ..., DCLKn)의 위상을 비교하여 상기 검출 신호(DET)를 출력한다. 상기 다이나믹 논리 회로(414)는 상기 검출 신호(DET)의 전압 레벨을 풀-업(pull-up)시킨다. 그리고 상기 래치 회로(415)는 상기 다이나믹 논리 회로(414)로부터의 상기 검출 신호(DET)의 전압 레벨을 빠르게 안정시킨다.
상기 시스템 클럭(SCLK)이 입력된 후의 소정의 주기 후에 상기 제 2 입력 버퍼(500)로 상기 외부 클럭(CLK)이 입력되면, 상기 제 2 입력 버퍼(500)는 상기 외부 클럭(CLK)을 버퍼링하여 상기 제 2 지연 회로부(600)로 공급한다. 상기 제 2 지연 회로부(600)는 상기 위상 검출 회로(400)로부터의 상기 검출 신호(DET)들의 제어에 의해 상기 제 2 입력 버퍼(500)로부터의 상기 지연 신호(B2CLK)를 소정의 지연 시간을 갖도록 지연시킨 상기 지연 신호(D2CLK)를 상기 출력 구동 회로부(700)로 출력한다. 상기 제 2 지연 회로부(600)의 상기 단위 지연 회로들(610)은 상기 제 1 지연 회로부(300)의 상기 단위 지연 회로들(310)과 동일한 동작을 수행한다.
상기 출력 구동 회로(700)는 상기 제 2 지연 회로부(600)로부터의 상기 지연 신호(D2CLK)를 받아들이고, 상기 위상 검출 회로(400)로부터의 상기 검출 신호(DET)들의 제어에 의해 상기 출력 버퍼(800)를 구동시키기 위한 구동 신호(DRI)를 상기 출력 버퍼(800)로 공급한다. 상기 출력 버퍼(800)는 상기 구동 신호(DRI)의 제어에 의해 상기 외부 클럭(CLK)외 일치되는 위상을 가지는 내부 클럭(PCLK)을 출력한다.
도 5를 참조하면, 본 발명에 따른 내부 클럭 신호 발생 회로는 상기 외부 클럭(CLK;실선)이 입력된 뒤 1 주기 후에 상기 외부 클럭(CLK)과 일치되는 위상 및 50-50의 듀티 비를 가지는 상기 내부 클럭(PCLK; 점선)을 출력한다. 상기한 바와 같이, 본 발명에 따른 상기 내부 클럭 발생 회로는 상기 외부 클럭(CLK)이 입력되기 소정의 주기 전에 외부로부터의 상기 시스템 클럭(SCLK)을 이용하여 상기 위상 검출 회로부(400)로부터의 상기 검출 신호(DET)를 발생시킴으로써, 상기 시스템 클럭(SCLK)이 입력된 후의 소정의 주기 후에 입력되는 상기 외부 클럭(CLK)을 소정의 지연 시간을 가지도록 지연시켜서 상기 외부 클럭(CLK)이 입력된 뒤 1 주기 만에, 상기 외부 클럭(CLK)과 일치되는 위상을 가지는 상기 내부 클럭(PCLK)을 출력한다. 이로써, 본 발명에 따른 내부 클럭 발생 회로는 상기 외부 클럭(CLK)과 동일한 듀티 비 및 위상을 가지는 상기 내부 클럭(PCLK)을 상기 외부 클럭이 입력된 1주기 후에 출력할 수 있다.
(제 2 실시예)
이하 본 발명의 제 2 실시예 및 변형 예들에 따른 참조도면 6 내지 도 9g에 의거하여 상세히 설명한다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 내부 클럭 발생 회로는 제 1 입력 버퍼(100), 메인 지연 회로(200), 제 1 지연 회로부(300), 위상 검출 회로부(400), 제 2 입력 버퍼(500), 제 2 지연 회로부(600), 출력 구동 회로부(700) 및 출력 버퍼(800)를 포함한다. 본 발명의 제 2 실시예에 따른 상기 내부 클럭 발생 회로는 상기 제 1 실시예에 따른 내부 클럭 발생 회로에 대해 상기 출력 구동 회로부(700)에 있어서의 구조적인 차이점을 가진다. 상기 제 1 실시예에 따른 상기 출력 구동 회로부(600)가 인접하여 대응되는 두 개의 상기 검출 회로들(410)로부터의 인접한 2개의 상기 검출 신호들(DETi, DETi-1)에 의해 제어되는 반면에, 본 발명의 제 2 실시예에 따른 상기 출력 구동 회로부(600)는 대응되는 하나의 검출 회로(410)로부터의 상기 검출 신호(DET)에 의해 제어됨을 특징으로 하며, 상기 내부 클럭(PCLK)을 발생하는 동작은 상기 제 1 실시예의 내부 클럭 발생 회로와 동일하게 수행된다.
도 7을 참조하면, 도 3a의 상기 내부 클럭 발생 회로의 상기 단위 지연 회로(310)는 도 7의 상기 단위 지연 회로(310)와 같이 변형되어 사용될 수 있다. 도 3a의 단위 지연 회로(310)의 상기 MOS 트랜지스터들(P2, N3)이 상기 인버터(311)의 출력 단자에 연결되고 그리고 상기 MOS 트랜지스터들(P3, N2)이 상기 검출 신호(DET)에 의해 제어되는 반면에, 도 7의 변형된 상기 단위 지연 회로(310)의 MOS 트랜지스터들(P2, N3)은 상기 검출 신호(DET)에 의해 제어되고 그리고 MOS 트랜지스터들(P3, N2)은 상기 인버터(311)의 출력 단자에 연결된다. 도 7의 상기 단위 지연 회로(310)는 도 3a의 상기 단위 지연 회로(310)와 동일한 동작을 수행한다.
도 8a 및 도 8b를 참조하면, 도 3c의 상기 내부 클럭 발생 회로의 상기 출력 구동 회로(710)는 도 8a 및 8b의 상기 출력 구동 회로(710)와 같이 변형되어 사용될 수 있다. 도 3a의 상기 출력 구동 회로(710)의 상기 MOS 트랜지스터들(P2, N4)이 상기 인버터(711)의 출력 단자에 연결되고, 상기 MOS 트랜지스터들(P3, N3)이 상기 검출 신호(DETi)에 의해 제어되고 그리고 상기 MOS 트랜지스터들(P4, N2)이 상기 검출 신호(DETi-1)에 의해 제어되는 반면, 도 8a의 변형된 상기 출력 구동 회로(710)의 MOS 트랜지스터들(P2, N4)은 상기 검출 신호(DETi)에 의해 제어되고, 상기 MOS 트랜지스터들(P3, N3)은 상기 검출 신호(DETi-1)에 의해 제어되고 그리고 상기 MOS 트랜지스터들(P4, N2)은 상기 인버터(711)의 출력 단자에 연결된다.
그리고, 도 3a의 상기 출력 구동 회로(710)의 상기 MOS 트랜지스터들(P3, N3)이 상기 검출 신호(DETi)에 의해 제어되고 그리고 상기 MOS 트랜지스터들(P4, N2)이 상기 검출 신호(DETi-1)에 의해 제어되는 반면, 도 8b의 변형된 상기 출력 구동 회로(710)의 MOS 트랜지스터들(P3, N3)은 상기 검출 신호(DETi-1)에 의해 제어되고 그리고 상기 MOS 트랜지스터들(P4, N2)은 상기 검출 신호(DETi)에 의해 제어된다. 도 8a 및 도 8b의 상기 각 출력 구동 회로(310)는 도 3a의 상기 출력 구동 회로(310)와 동일한 동작을 수행한다.
도 9a 및 도 9g를 참조하면, 도 3b의 상기 내부 클럭 발생 회로의 상기 위상 검출 회로(410)는 도 9a 및 9g의 상기 위상 검출 회로들(710)과 같이 변형되어 사용될 수 있다. 도 3c의 상기 위상 검출 회로(410)는 상기 지연 신호(BCLK)를 지연시키는 지연 회로들(411, 412)을 가지는 반면에, 도 9a의 변형된 상기 위상 검출 회로(410)는 하나의 지연 회로(411)를 이용하여 상기 지연 신호(BCLK)를 지연시킨다. 그리고, 도 3c의 상기 위상 검출 회로(410)는 상기 지연 신호(BCLK)를 지연시키는 지연 회로들(411, 412)을 가지는 반면에, 도 9b의 변형된 상기 위상 검출 회로(410)는 상기 지연 신호(BCLK)를 지연시키는 지연 회로를 포함하지 않는다.
또한, 도 3c의 상기 위상 검출 회로(410)는 상기 다이나믹 논리 회로(413)로부터의 상기 검출 신호(DET)를 안정화시키는 상기 래치 회로(415)를 가지는 반면에, 도 9c의 변형된 상기 위상 검출 회로(410)는 래치 회로를 포함하지 않는다. 그리고, 도 3c의 상기 위상 검출 회로(410)의 비교 회로(413)는 2 개의 상기 인버터들(I1, I2) 및 2 개의 상기 전달 게이트들(TG1, TG2)을 가지며, 상기 지연 신호(BCLK)와 상기 지연 신호들(MCLK, D1CLK1, ..., D1CLKn)이 서로 다른 전압 레벨을 가질 때, 항상 논리 하이 레벨의 신호를 출력하는 반면에, 변형된 9d의 상기 위상 검출 회로(410)는 두 개의 인버터들(I1, I2) 및 하나의 상기 전달 게이트들(TG1, TG2)을 포함하는 구조를 가지며, 상기 지연 신호(BCLK)가 논리 로우에서 논리 하이 레벨로 천이되어 논리 하이 레벨을 유지할 때만 비교 동작을 수행한다.
도 9e의 변형된 위상 검출 회로(410)는 도 9d의 상기 위상 검출 회로(410)에 대하여 래치 회로가 포함되지 않는 경우이다. 도 9f의 변형된 위상 검출 회로(410)는 도 9d의 상기 위상 검출 회로(410)의 전달 게이트를 가지는 상기 비교기(413)를 차동 증폭기 형태의 비교기(413)로 변형한 예이다. 그리고 도 9g의 변형된 위상 검출 회로(410)는 도 9d의 위상 검출 회로(410)의 전달 게이트 형태의 상기 비교기(413)의 구조를 병렬로 연결된 차동 증폭기 형태의 비교기(413)로 변형한 예이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 외부 클럭이 입력된 후, 1 주기의 빠른 시간에 위상이 일치되고 그리고 상기 외부 클럭이 가지는 소정의 듀티 비를 유지하는 내부 클럭을 발생할 수 있다.
Claims (2)
- 외부 클럭과 동일한 위상을 가지는 내부 클럭을 발생하는 내부 클럭 발생 회로에 있어서:상기 외부 클럭이 입력되기 소정의 시간 전에 입력되는 시스템 클럭을 받아들여서 상기 시스템 클럭의 지연 시간을 검출하여 검출 결과로써, 상기 외부 클럭의 지연 시간을 결정하는 검출 신호를 출력하여 상기 외부 클럭의 지연 시간을 결정하는 주기 결정 수단과;상기 외부 클럭을 버퍼링하는 입력 버퍼와;복수 개의 지연 회로들을 가지며, 상기 입력 버퍼에 의해서 지연된 상기 외부 클럭을 각각 소정의 시간을 가지도록 지연시킨 복수 개의 지연 신호들을 출력하는 지연 회로부와;상기 지연 회로부로부터의 상기 지연 신호들을 받아들이고, 상기 검출 신호에 응답해서 상기 지연 신호들 중 대응되는 하나의 지연 신호들 출력하는 출력 구동 회로 및;상기 출력 구동 회로로부터의 상기 지연 신호를 버퍼링하여 상기 내부 클럭을 출력하는 출력 버퍼를 포함하는 것을 특징으로 하는 내부 클럭 발생 회로.
- 제 1항에 있어서,상기 주기 결정 수단은,상기 시스템 클럭을 버퍼링하는 입력 버퍼와,상기 입력 버퍼로부터의 시스템 클럭을 소정의 지연 시간을 가지도록 지연시킨 메인 지연 신호를 출력하는 메인 지연 회로와,상기 메인 지연 회로로부터의 상기 메인 지연 신호를 각각 소정의 지연 시간들을 가지도록 지연시킨 복수 개의 지연 신호들을 출력하는 지연 회로부 및,상기 입력 버퍼로부터의 상기 시스템 클럭과 상기 지연 신호들의 위상의 일치 여부를 검출한 상기 검출 신호를 출력하는 위상 검출 회로를 포함하는 것을 특징으로 하는 내부 클럭 발생 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990012076A KR20000065632A (ko) | 1999-04-07 | 1999-04-07 | 반도체 장치의 내부 클럭 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990012076A KR20000065632A (ko) | 1999-04-07 | 1999-04-07 | 반도체 장치의 내부 클럭 발생 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000065632A true KR20000065632A (ko) | 2000-11-15 |
Family
ID=19578929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990012076A KR20000065632A (ko) | 1999-04-07 | 1999-04-07 | 반도체 장치의 내부 클럭 발생 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000065632A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370134B1 (ko) * | 2000-12-05 | 2003-01-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100443323B1 (ko) * | 2001-04-25 | 2004-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| KR100445062B1 (ko) * | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
-
1999
- 1999-04-07 KR KR1019990012076A patent/KR20000065632A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370134B1 (ko) * | 2000-12-05 | 2003-01-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100443323B1 (ko) * | 2001-04-25 | 2004-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| KR100445062B1 (ko) * | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100810070B1 (ko) | 지연고정루프 | |
| JP3717289B2 (ja) | 集積回路装置 | |
| US7199634B2 (en) | Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals | |
| US7605623B2 (en) | Semiconductor memory apparatus with a delay locked loop circuit | |
| KR100701423B1 (ko) | 듀티 보정 장치 | |
| US6194932B1 (en) | Integrated circuit device | |
| KR20010074824A (ko) | 외부 부하를 고려한 ｄｌｌ 회로 | |
| US6222411B1 (en) | Integrated circuit devices having synchronized signal generators therein | |
| CN112397116A (zh) | 与时钟信号同步的信号生成电路及使用其的半导体装置 | |
| KR20000065711A (ko) | 펄스발생기를 채용한 내부클럭신호 발생회로 | |
| JP2000124796A (ja) | Ｄｌｌ回路を有する集積回路装置 | |
| KR100890041B1 (ko) | 반도체 소자의 클럭 버퍼 회로 | |
| US6940325B2 (en) | DLL circuit | |
| JP3888792B2 (ja) | クロック発生回路 | |
| KR20030043600A (ko) | 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로 | |
| US8295121B2 (en) | Clock buffer and a semiconductor memory apparatus using the same | |
| JP3717290B2 (ja) | 集積回路装置 | |
| KR20000065632A (ko) | 반도체 장치의 내부 클럭 발생 회로 | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| KR100613058B1 (ko) | 지연 고정 루프 제어 회로 | |
| US6690214B2 (en) | DLL circuit and DLL control method | |
| KR100541543B1 (ko) | 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치 | |
| KR20020037525A (ko) | 지연 락 루프 회로를 구비한 동기형 반도체 메모리 장치 | |
| KR100933802B1 (ko) | 반도체 메모리 소자와 그의 구동 방법 | |
| KR101097466B1 (ko) | 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |