KR20010074824A - 외부 부하를 고려한 ｄｌｌ 회로 - Google Patents

외부 부하를 고려한 ｄｌｌ 회로 Download PDF

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Abstract

본 발명은 출력 부하에 따라서 위상이 조정되어 위상 조정 동작을 단시간에 가능하게 하는 DLL 회로를 제공한다.
본 발명은 기준 클록을 지연시켜 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL(Delay Locked Loop) 회로에 있어서, 출력 버퍼의 동작 지연 시간을 측정하여, 그 동작 지연 시간에 따라 제어 클록의 타이밍을 조정한다. DLL 회로는 기준 클록을 입력받아 제어된 지연 시간만큼 지연시킨 클록을 출력하는 제1 가변 지연 회로와, 제1 가변 지연 회로의 출력 클록을 입력받아 소정의 지연 시간만큼 지연시킨 지연 클록을 출력하는 제2 가변 지연 회로와, 기준 클록과 지연 클록과의 위상을 비교하여 기준 클록과 지연 클록간의 위상이 일치하도록 제1 가변 지연 회로의 지연량을 제어하는 위상 비교·지연 제어 회로를 구비한다. 그리고, 외부 부하에 따라 상이한 출력 버퍼의 동작 지연 시간을 측정하여 그 측정한 출력 버퍼의 동작 지연 시간에 따라 DLL 회로의 피드백 루프 내의 제2 가변 지연 회로의 지연량을 조정한다. 그 결과, 제1 가변 지연 회로의 출력 클록 타이밍은 외부 부하의 크기에 따라서 조정된다. 그리고, 이 출력 클록 혹은 동등한 지연 제어를 받는 다른 가변 지연 회로의 출력 클록을 제어 클록으로서 이용한다.

Description

외부 부하를 고려한 ＤＬＬ 회로{DLL CIRCUIT ADJUSTABLE WITH EXTERNAL LOAD}
고속의 메모리 디바이스로서, 외부 클록에 동기하여 동작하는 SDRAM이 널리 보급되어 있다. 이와 같은 클록 동기형의 메모리 디바이스는 외부 클록에 동기하여 데이터의 입력이나 출력을 실행하기 때문에, 내부에 타이밍 제어 회로로서 DLL 회로를 내장한다. 이러한 DLL 회로는 예컨대, 본 출원인이 출원한 일본국 특허 공개 평10-112182호에 기재되어 있다.
상기 DLL 회로는 공급되는 클록과 위상이 일치하거나 혹은 소정의 위상 관계에 있는 제어 클록을 생성하여, 그 제어 클록이 입력 버퍼나 출력 버퍼의 동작 타이밍을 제어한다. DLL 회로의 개략적인 구성은 기준 클록을 지연시키는 가변 지연 회로와, 그 가변 지연 회로의 출력의 클록을 입력 버퍼나 출력 버퍼의 지연 시간분만큼 더 지연시키는 더미 지연 회로와, 기준 클록과 더미 지연 회로의 출력의 지연 클록과의 위상을 비교하여 양 클록의 위상이 일치하도록 가변 지연 회로의 지연량을 제어하는 위상 비교기 및 지연 제어 회로로 되어 있다. 기준 클록과 지연 클록의 위상이 일치하는 로크(lock) 상태에서는 가변 지연 회로의 출력의 제어 클록에 응답하여 데이터 출력 버퍼로부터 출력되는 데이터 출력이 외부 클록의 위상과 일치하게 된다.
상기 DLL 회로를 내장하는 메모리 디바이스 혹은 그 이외의 디바이스는 통상, 인쇄 회로 기판이나 모듈 회로 기판 상에 탑재된다. 그리고, DLL 회로에 의해 생성된 제어 클록으로써 동작 타이밍이 제어되는 데이터 출력 버퍼의 출력 단자는 탑재되는 인쇄 회로 기판 등의 배선에 접속된다. 따라서, 데이터 출력 버퍼의 동작에 소요되는 시간은 이 외부 부하의 크기에 따라 다르다.
그런데, 이러한 데이터 출력 버퍼의 출력 단자에 접속되는 외부 부하는 탑재되는 인쇄 회로 기판이나 모듈 기판의 배선의 구조에 따라 다르며, 디바이스 단일체로 설계되는 단계에서는 예측 불가능하다. 그 때문에, DLL 회로 내의 피드백 루프 내에 설치되는 더미 출력 버퍼의 지연 시간을 고정적으로 설정하면, 디바이스가 시스템 내에 탑재된 상태에서의 데이터 출력 버퍼의 동작에 소요되는 지연 시간은 고정적으로 설정된 더미 출력 버퍼의 동작 시간과 정합되지 않을 것으로 예상된다. 그 결과, DLL 회로에 의한 제어 클록의 타이밍은 최적이 되지 못한다.
따라서, 디바이스가 시스템 내에 탑재된 상태에서, 예컨대 전원 기동후의 초기화 상태에서 외부 부하도 고려하여 피드백 루프 내의 지연 회로의 지연량을 설정할 필요가 있다.
한편, 디바이스로부터의 출력은, 복수의 디바이스가 연결된 공통 버스에 접속되기 때문에, 초기화 상태에서의 각각의 디바이스 조정은 복수의 디바이스에 대하여 동시에 이루어질 수 없고, 하나 하나의 디바이스마다 조정되어야 한다. 이 경우, 개별 디바이스마다 피드백 루프 내의 지연량을 조정해야 한다. 그러나, 상기 일본국 특허 공개 평10-112182호에서 제안한 DLL 회로는 타이밍 조정을 위해 복수회, 기준 클록과 지연 클록과의 위상 비교 동작과, 지연량 조정을 수행해야 한다. 디바이스마다 외부 부하에 따른 조정을 행하게 되면, 시스템 전체의 타이밍 조정에 장시간이 소요된다.
그래서, 본 발명의 목적은 기준 클록에 동기하는 제어 클록을 생성하고. 디바이스의 출력 단자에 접속되는 외부 부하에 대응하여 최적의 타이밍을 갖는 제어 클록을 생성할 수 있는 DLL 회로를 제공하는 데에 있다.
더욱이, 본 발명의 목적은 기준 클록에 동기하는 제어 클록으로서, 디바이스의 출력 단자에 접속되는 외부 부하에 대응하여 최적의 타이밍을 갖는 제어 클록을 생성함으로써, 단시간에 최적의 타이밍에 조정할 수 있는 DLL 회로를 제공하는 데에 있다.
본 발명은 클록의 타이밍을 안정화하는 회로인 DLL(Delay Locked Loop)에 관한 것으로, 특히, 출력 단자에 접속되는 외부 부하에 따라서 제어 클록의 타이밍을 단시간에, 조정할 수 있는 DLL 회로에 관한 것이다.
도 1은 제1 실시예의 DLL 회로의 구성도.
도 2는 DLL 회로의 동작 타이밍 차트도.
도 3은 제2 실시예의 DLL 회로의 구성도.
도 4는 제1 실시예의 변형예의 DLL 회로의 구성도.
도 5는 지연 측정 회로(19)와 가변 지연 회로(20)의 구성을 도시한 도면.
도 6은 지연 측정 회로의 동작 타이밍 차트도.
도 7은 지연 측정 회로의 제어부의 회로도.
도 8은 초기화 상태에서의 지연 측정 회로의 제어부의 동작 타이밍 차트도.
도 9는 통상 동작 상태에서의 지연 측정 회로의 제어부의 동작 타이밍 차트도.
도 10은 더미 데이터 발생기의 회로도.
도 11은 더미 데이터 발생기의 동작 타이밍 차트도.
도 12는 데이터 출력 버퍼의 회로도.
도 13은 가변 지연 회로(13, 14)의 예를 도시하는 도면.
도 14는 위상 비교 회로(16)의 위상 비교부의 회로도.
도 15는 위상 비교부의 동작을 도시하는 파형도.
도 16은 위상 비교 회로(16)의 위상 비교 출력부의 회로도.
도 17은 위상 비교 출력부의 동작을 도시하는 파형도.
도 18은 지연 제어 회로의 회로도.
상기 목적을 달성하기 위해서, 본 발명의 제1 측면은 기준 클록을 지연시켜 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL 회로에 있어서, 출력 버퍼의 동작 지연 시간을 측정하여, 그 동작 지연 시간에 따라서 제어 클록의 타이밍을 조정하는 것을 특정으로 한다. DLL 회로는 기준 클록을 입력받아 제어된 지연 시간만큼 지연시킨 클록을 출력하는 제1 가변 지연 회로와, 제1 가변 지연 회로의 출력클록을 입력받아 소정의 지연 시간만큼 지연시킨 지연 클록을 출력하는 제2 가변 지연 회로와, 기준 클록과 지연 클록과의 위상을 비교하여 기준 클록과 지연 클록간의 위상이 일치하도록 제1 가변 지연 회로의 지연량을 제어하는 위상 비교·지연 제어 회로를 구비한다. 그리고, 외부 부하에 따라서 상이한 출력 버퍼의 동작 지연 시간을 측정하여, 그 측정한 출력 버퍼의 동작 지연 시간에 따라 DLL 회로의 피드백 루프 내의 제2 가변 지연 회로의 지연량을 조정한다. 그 결과, 제1 가변 지연 회로의 출력 클록 타이밍은 외부 부하의 크기에 따라서 조정된다. 그리고, 이 출력 클록 혹은 동등한 지연 제어를 받는 다른 가변 지연 회로의 출력 클록을 제어 클록으로서 이용한다.
상기 목적을 달성하기 위해서, 본 발명의 다른 측면은 기준 클록을 지연시켜 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL 회로에 있어서, 출력 단자에 출력 신호를 공급하는 출력 버퍼가 상기 제어 클록에 응답하여 동작하고, 상기 DLL 회로는 상기 기준 클록을 입력받아 제어된 지연 시간만큼 지연시킨 지연 클록을 출력하는 제1 가변 지연 회로와, 상기 제1 가변 지연 회로의 출력 클록을 입력받아, 소정의 지연 시간 지연한 지연 클록을 출력하는 제2 가변 지연 회로와, 상기 기준 클록과 상기 지연 클록과의 위상을 비교하여 상기 기준 클록과 지연 클록간의 위상이 소정의 관계가 되도록 상기 제1 가변 지연 회로의 지연량을 제어하는 위상 비교·지연 제어 회로와, 상기 출력 버퍼의 동작 지연 시간을 측정하여 그 측정한 동작 지연 시간에 따라 상기 제2 가변 지연 회로의 지연량을 설정하는 지연 측정 회로를 구비하는 것을 특징으로 한다.
상기 구성에 따르면, 출력 단자의 출력 용량에 따라서 제어 클록의 타이밍을 미세 조정할 수 있으므로 최적 타이밍의 제어 클록을 생성할 수 있다.
더욱이, 본 발명의 바람직한 실시예에 있어서, 상기 지연 측정 회로는 상기 제어 클록의 타이밍에서부터 상기 출력 버퍼의 출력 신호의 타이밍까지의 시간을 측정하는 것을 특징으로 한다. 출력 버퍼의 동작 지연 시간을 측정하고, 그것에 따라서 상기 제2 가변 지연 회로의 지연량을 설정하기 때문에, DLL 회로의 피드백 루프를 이용한 지연량의 설정에 비교하여 단시간의 설정이 가능하게 된다.
이하, 본 발명의 실시예는 도면을 참조하여 설명된다. 그러나, 본 발명의 기술적 범위가 그 실시예에 한정되는 것은 아니다.
[DLL 회로]
도 1은 제1 실시예의 DLL 회로의 구성도이다. 또, 도 2는 그 동작 타이밍 차트도이다. 외부로부터 공급되는 외부 클록(CLK)이 입력 버퍼(11)에 공급되어, 기준 클록(CLK1)이 생성된다. 도 2에는 입력 버퍼(11)의 지연 시간(△t11)이 도시되고, 기준 클록(CLK1)과 외부 클록(CLK)간에 지연 시간(△t11)만큼의 위상 차이가 나타난다.
기준 클록(CLK1)은 가변 지연 회로(13)로써 제어된 지연 시간(△t13)만큼 지연되어 제어 클록(CLK2)이 된다. 제어 클록(CLK2)은 데이터 출력 버퍼(17)에 공급된다. 데이터 출력 버퍼(17)는 제어 클록(CLK2)에 응답하여 데이터(DA)를 수신하고 출력(D1)을 출력 단자(Dout)에 공급한다. 출력 단자(Dout)에는 디바이스가 탑재되는인쇄 회로 기판 등의 외부 부하(CL)가 접속된다. 따라서, 데이터 출력 버퍼(17)는 출력 단자(Dout)와 외부 부하(CL)를 구동할 필요가 있다. 즉, 외부 부하(CL)의 크기에 따라 데이터 출력 버퍼(17)의 동작 시간(△t17)이 달라진다.
기준 클록(CLK1)은 분주기(12)를 통해, 예컨대 2분의 1의 주파수로 분주된다. 분주된 기준 클록(CLK11)은 다른 가변 지연 회로(14)에서 제어된 지연 시간(△t14)만큼 지연되어 클록 CLK12이 된다. 이 가변 지연 회로(14)는 가변 지연 회로(13)와 동등한 지연 회로이며, 동일한 지연 제어 신호()에 의해 동등한 지연 시간을 갖도록 제어된다. 클록(CLK12)은 또한 피드백 루프 내에 설치된 가변 지연 회로(20)에 공급되어, 입력 버퍼(11)와 출력 버퍼(17)의 동작 지연 시간(△t20=△t11+△t17)에 해당하는 시간만큼 지연된 지연 클록(d-i-clk)이 출력된다.
위상 비교 회로(16)는 기준 클록(CLK11)과 지연된 지연 클록(d-i-clk)과의 위상을 비교하여, 위상 비교 결과 신호(,)를 생성하여, 지연 제어 회로(15)에 공급한다. 지연 제어 회로(15)는 위상 비교 결과 신호(,)에 따라 양 클록(CLK11, c-i-clk)의 위상차가 없어지도록, 가변 지연 회로(14, 13)의 지연량을 제어하는 지연 제어 신호()를 생성한다. 그 결과, 가변 지연 회로(14)와 가변 지연 회로(20)의 지연량의 합계(△t14 + △t20)는 기준 클록(CLK11)의 주기(또는 클록(CLK)의 정수배)가 되도록 제어된다. 그 결과, 기준 클록(CLK11)과 지연된 지연 클록(c-i-clk)의 위상은 일치한다.
도 1의 실시예에 있어서, DLL 회로 내의 피드백 루프 내의 가변 지연 회로(20)의 지연량(△t20)은 출력 부하(CL)에 의한따른 상이한 데이터 출력 버퍼(17)의 동작 지연 시간(△t17)에 따라 설정된다. 즉, 지연 측정 회로(19)는 데이터 출력 버퍼(17)의 동작 개시를 제어하는 제어 클록(CLK2)의 상승 엣지에서부터 그 제어 클록(CLK2)에 응답하여 출력 신호(D1)가 변화될 때까지의 시간(△t17)과, 그 출력 신호(D1)가 더미 입력 버퍼(18)를 통과하는 시간(△t11)의 합계를 측정한다. 그리고, 이 측정 시간(△t17 + △t11)에 따른 지연 설정 신호()에 의해 가변 지연 회로(20)의 지연량이 설정된다. 따라서, 가변 지연 회로(20)는 데이터 출력 버퍼(17)의 동작 지연 시간(△t17)과, 더미 입력 버퍼(18)의 지연 시간(△t11)의 합계 시간으로 설정된다. 입력 버퍼(11)의 지연 시간(△t11)은 출력 단자(Dout)의 외부 부하(CL)에 의존하지 않기 때문에, 이와 동등한 지연 시간을 갖는 더미 입력 버퍼(18)가 이용된다.
지연 측정 회로(19)는 후술하는 바와 같이, 1회의 데이터 출력 동작으로 데이터 출력 버퍼(17)의 동작 지연 시간(△t17)을 측정할 수 있다. 또한, 분주기(12)는 필수적이지는 않지만, 고주파의 클록(CLK)에 대하여 DLL 회로의 위상 비교 동작과 지연 제어 동작의 빈도를 낮추기 위해 설치된다. 동작 빈도를 낮출 필요가 없는 경우에는 후술예와 같이, 분주기(12)를 필요로 하지 않는다. 이 경우, 가변 지연 회로(13, 14)는 단일 가변 지연 회로로써 구성될 수 있다.
상기 구성에 따르면, 외부 부하(CL)에 의존하여 변화되는 데이터 출력버퍼(17)의 동작 지연 시간에 따라 DLL 회로의 피드백 루프 내의 가변 지연 회로(20)의 지연 시간이 설정된다. 따라서, 기준 클록(CLK11)과 지연된 지연 클록(c-i-clk)의 위상이 일치하기 때문에, 제어 클록(CLK2)의 상승 엣지 타이밍은 외부 클록(CLK)의 상승 엣지(위상 0도)에서부터 데이터 출력 버퍼(17)의 동작 지연 시간(△t17)만큼 빠르므로, 출력되는 출력 신호(D1)는 외부 클록(CLK)의 상승 엣지의 위상에 일치하여 출력된다.
도 3은 제2 실시예의 DLL 회로의 구성도이다. 그 동작 타이밍 차트도는 도 2에 나타낸다. 도 3의 DLL 회로에 있어서 도 1과 동일한 부분은 동일한 인용 번호를 갖는다. 제2 실시예는 제1 실시예와 달리, DLL 회로의 피드백 루프 내에는 가변 지연 회로로 구성되는 더미 출력 버퍼(21)와 지연량이 고정적인 더미 입력 버퍼(18)가 설치된다. 그리고, 지연 측정 회로(19)는 제어 클록(CLK2)의 상승 엣지에서 데이터 출력 버퍼(17)가 출력 신호(D1)를 출력할 때까지의 시간(△t17)을 측정하여, 그 지연 시간(△t17)에 따라 더미 출력 버퍼(21)의 지연 시간은 지연량 설정 신호()에 의해 설정된다. 따라서, 지연 클록(CLK13)은 클록(CLK12)으로부터 측정된 시간(△t17) 분만큼 지연된다. 그리고, 클록(CLK13)은 더미 입력 버퍼(18)에 의해 입력 버퍼(11)와 동등한 지연 시간(△t18(=△t11))만큼 더 지연되어 지연 클록(c-i-clk)이 된다. 그 이외의 구성은 도 1의 회로와 같다.
도 4는 제1 실시예의 변형예의 DLL 회로의 구성도이다. 이 예에서 도 1의 가변 지연 회로(13, 14)들은 공통의 가변 지연 회로(13)로 구성되고, 분주기(12)는 설치되지 않는다. 따라서, 가변 지연 회로(13)의 출력 클록(CLK2)은 가변 지연 회로(20)를 통해 위상 비교 회로(16)로 공급되어, 클록 CLK2이 제어 클록으로서 데이터 출력 버퍼(17)에 공유된다. 그리고, 위상 비교 회로(16)는 외부 클록(CLK)의 주기마다 위상을 비교하여, 지연 제어 회로(15)는 가변 지연 회로(13)의 지연량을 제어한다. 도 1의 제1 실시예와 마찬가지로, 지연 측정 회로(19)는 제어 클록(CLK2)의 상승 엣지에서 데이터 출력 버퍼(17)가 출력 신호(D1)를 출력할 때까지의 시간(△t17)과, 더미 입력 버퍼(18)의 지연 시간(△t11_의 합계를 측정한다.
도 4의 실시예에 있어서, 데이터 출력 버퍼(17)로 공급되는 데이터(DA)는 메모리 디바이스 내의 데이터 버스(DB)로부터의 통상의 데이터, 또는 전원 기동시의 초기화 상태일 때에 활성화되는 더미 데이터 발생기(22)로부터의 더미 데이터 간의 스위치(23)에 의해 전환된다. 전원 기동시의 초기화 상태에서, 메모리 디바이스는 동작하지 않기 때문에 통상의 데이터 버스로부터 출력 데이터의 변화는 없다. 따라서, 초기화 상태에서 생성되는 리셋 신호에 응답하여 더미 데이터 발생기(22)는 활성화되고, 더미 데이터는 데이터 출력 버퍼(17)로 공급되어, 지연 측정 회로(19)의 측정 동작에 이용된다.
또, 지연 측정 회로(19)는 초기화 상태에서, 리셋 신호에 응답하여 제어 클록(CLK2)의 상승 엣지에서부터 더미 입력 버퍼(18)의 출력(Di1)이 변할때까지의 시간을 측정한다. 그 때문에, 지연 측정 회로(19)는 데이터 출력 버퍼(17)에 공급된 데이터(DA)의 예컨대 H 레벨에서 L 레벨로의 변화를 검출하여, 그 후의 제어 클록(CLK2)의 상승 엣지에서부터 출력 신호(Di1)의 하강 엣지까지의 시간을 측정한다.
더욱이, 후술하는 지연 측정 회로(19)의 내부 회로에 의해 분명해지지만, 지연 측정 회로(19)는 통상 동작 상태에서도, 소정의 빈도로 데이터 버스(DB)에 공급된 데이터(DA)가 H 레벨에서 L 레벨로 변화한 것을 검출하고, 그 후의 제어 클록(CLK2)의 상승 엣지에서부터 출력 신호(Di1)의 하강 엣지까지의 시간을 측정한다. 초기화 상태에서 일단 설정된 가변 지연 회로(20)의 지연량은 예컨대 온도 변화나 그 밖의 요인에 의한 외부 부하(CL)의 변화에 따라 변하는 경우가 있다. 이 경우에는 통상 동작 상태에서의 지연 측정 회로(19)의 동작에 의해 가변 지연 회로(20)의 지연량이 재설정된다.
[지연 측정 회로]
도 5는 지연 측정 회로(19)와 가변 지연 회로(20)의 구성을 도시한 도면이다. 도 2에 도시한 가변 지연 회로(21)도 이 구성과 동등하다.
지연 측정 회로(19)는 지연 측정 회로의 제어부(19A)와, 그 제어부(19A)가 생성하는 스타트 펄스(START), 스톱 펄스(STOP) 및 게이트 펄스(GATE)에 의해 제어되어 지연 시간을 측정하는 측정부(19B)를 구비한다. 제어부(19A)의 구성은 후술한다. 또한, 측정부(19B)는 측정 결과에 따라 지연 설정 신호()를 생성하고, 그 지연 설정 신호()로써 가변 지연 회로(20)의 지연량을 설정한다.
지연 측정 회로의 제어부(19A)는 후술하는 바와 같이, 전원 기동시의 초기화 상태에서 리셋 신호(RESET)에 응답하여, 데이터(DA)가 H 레벨에서 L 레벨로의 전환을 검출하고, 그 직후의 제어 클록(CLK2)의 상승 엣지에 응답하여 스타트펄스(START)를 생성한다. 이 스타트 펄스(START)의 상승에 따른 H 레벨은 NAND 게이트와 인버터로 구성된 지연 회로(30)로 전파된다. 따라서, 지연 회로(30)의 각 노드(N10∼N40)는 잇달아 H 레벨이 된다. 이 상태는 게이트(31)를 통해, 인버터로 구성된 래치 회로군(32)에 래치된다.
제어부(19A)는 더미 입력 버퍼(18)의 출력 신호(Di1)의 하강 엣지에 응답하여, 스톱 펄스(STOP)를 생성하고, 그 스톱 펄스(STOP)에 의해 CMOS 트랜스퍼 게이트(31)가 닫힌다. 즉, 스톱 펄스(STOP)가 생성된 시점에서, 스타트 펄스(START)가 지연 회로(30)로 전파된 부위까지의 노드(N10∼N40)는 전부 H 레벨이 된다. 도 6의 타이밍 차트의 예에서는 노드 N30까지가 H 레벨이 된다. 따라서, 스톱 펄스(STOP)의 생성으로써 래치 회로군(32)의 노드(N11, N21, N31)는 L 레벨이 되고 그보다 우측의 노드(N41) 등은 H 레벨이 된다. 따라서, NOR 게이트군(34)의 출력은 노드 N32만이 H 레벨이 되고, 그 이외의 노드(N12, N22, N42)는 전부 L 레벨이 된다.
제어부(19A)는 스톱 펄스(STOP)의 생성에 응답하여, 게이트 펄스(GATE)를 생성한다. 이 게이트 펄스(GATE)의 H 레벨에 응답하여, CMOS 트랜스퍼 게이트군(34)은 도통되며, 래치 회로군(35)은 상기 상태를 래치한다. 따라서, 지연 설정 신호() 중에 3단째 신호만이 H 레벨이 되고, 그 이외는 전부 L 레벨이 된다.
가변 지연 회로(20)는 인버터(45, 47, 49) 등과 NAND 게이트(46, 48, 50) 등으로 구성된 지연 회로와, 입력되는 제어 클록(CLK2)을 공급하는 NAND 게이트(41, 42, 43, 44) 등으로 구성된다. 이 NAND 게이트(41∼44)의 한쪽 입력에는 제어 클록(CLK2)이 공급되고, 다른 쪽 입력에는 지연 설정 신호()가 공급된다. 상기예에서는 NAND 게이트(43)에 공급되는 지연 설정 신호()만이 H 레벨이기 때문에, NAND 게이트(43)를 통해 제어 클록(CLK2)의 상승 엣지는 노드(N33)를 L 레벨이 되게 한다. 그 결과, 제어 클록(CLK2)은 NAND 게이트(43)와 게이트(50∼45)를 통과하여 지연 클록(c-i-clk)이 되기 때문에, 가변 지연 회로(20)의 지연량은 합계 7단의 게이트 지연량으로 설정된다.
이상과 같이, 측정부(19B)는 데이터 출력 신호(DA)의 H 레벨에서 L 레벨로의 1회의 변화로, 데이터 출력 버퍼(17)와 더미 입력 버퍼(18)의 지연 시간의 합계를 측정한다. 그리고 그 측정 결과에 의해, 가변 지연 회로(20)의 지연량이 설정된다. 따라서, DLL 회로의 출력 부하(CL)에 따른 위상 조정을 단시간에 행할 수 있다.
도 7은 지연 측정 회로의 제어부(19A)의 회로도이다. 이 제어부(19A)의 활성화 신호(N2)는 초기화 상태에서 리셋 신호(RESET)의 H 레벨에 응답하여 H 레벨이 된다. 활성화 신호(N2)가 활성 상태인 H 레벨인 동안에, 제어부(19A)는 스타트 펄스(START), 스톱 펄스(STOP) 및 게이트 펄스(GATE)를 생성하고, 그 후 스스로 비활성 상태로 되돌아간다. 또, 통상 동작 상태일지라도, 활성화 신호(N2)는 카운터(55)에 의해 소정의 시간 간격으로 H 레벨이 된다.
활성화 상태에서는, 데이터(DA)의 하강을 검출하는 회로(78)에 의해 데이터(DA)의 하강 검출 신호(N4)가 생성되어, 그 직후의 제어 클록(CLK2)의 상승에 응답하여, 스타트 펄스(START)는 H 레벨이 된다. 더욱이, 스타트 펄스(START)가 H 레벨로 상승하고 나서 후의 신호(Di1)의 하강에 응답하여, 스톱 펄스(STOP)는 H 레벨이 된다. 그리고, 스톱 펄스(STOP)의 상승 엣지에 응답하여 게이트 펄스(GATE)가 생성된다. 게이트 펄스(GATE)의 발생에 응답하여, 비활성화 신호(N5)가 생성되고, 래치 회로(53)를 반전시켜 활성화 신호(N2)를 L 레벨로 되돌린다. 그것에 응답하여, 스타트 펄스(START) 및 스톱 펄스(STOP)는 L 레벨로 되돌아간다. 따라서, 스타트 펄스(START)의 상승 엣지에서부터 스톱 펄스(STOP)의 상승 엣지까지는 출력 버퍼(17)와 더미 입력 버퍼(18)의 지연 시간의 합계에 대응한다.
도 8은 초기화 상태에서의 지연 측정 회로의 제어부의 동작 타이밍 차트도이다. 전원 기동시 등의 초기화 상태에서 DLL 회로가 위상 조정 모드가 되면, 리셋 펄스(RESET)가 생성되어 더미 데이터 발생기(22)로부터 더미 데이터가 생성된다. 이미 설명한 바와 같이, 이 실시예에서는, 데이터 신호의 하강 타이밍을 이용하여 출력 버퍼(17) 및 더미 입력 버퍼(18)의 지연 시간을 측정한다. 그 때문에, 출력 데이터 신호(D1)가 H 레벨에서 L 레벨로 전환될 때 측정된다. 즉, 전회의 데이터(DA(n-1))가 H 레벨이고, 금회의 데이터(DA(n))가 L 레벨일 경우에, 지연 시간이 측정된다.
리셋 펄스(RESET)의 상승 엣지에 응답하여, 인버터(52)는 노드(N6)를 L 레벨이 되게 한다. 그것에 응답하여, NAND 게이트(54)를 통해 활성화 신호(N2)는 H 레벨이 된다. 그 결과, NAND 게이트(57)는 도통 상태가 되고, 제어 클록(CLK2)을 반전시켜 게이트(58, 60)에 공급한다. 한편, 데이터(DA)의 하강 검출 회로(78)는 제어 클록(CLK2)의 엣지에 동기를 맞쳐 도통되는 게이트(58, 60)로써 데이터(DA)를 래치 회로(59, 61)에 전송한다. 즉, 제어 클록(CLK2)의 하강 엣지에서의 더미 데이터(DA)가 H 레벨이고, 다음의 상승 엣지에서 L 레벨일 때에, 검출 신호(N4)는 H 레벨이 되어 N형 트랜지스터(67)를 도통시킨다.
그 직후의 제어 클록(CLK2)의 상승 엣지에 응답하여, N형 트랜지스터(66)도 도통되어 노드(N7)를 L 레벨이 되게 하고, 스타트 펄스(START)는 H 레벨로 상승한다. 이에 따라, 측정부(19B)의 측정이 시작된다.
이 노드(N7)의 L 레벨에 의해 P형 트랜지스터(69)가 도통된다. 그리고, 그 후의 더미 입력 버퍼(18)의 출력 신호(Di1)의 하강 엣지에 응답하여, P형 트랜지스터(70)도 도통되어 스톱 펄스(STOP)는 H 레벨이 된다. 이에 따라, 측정부(19B)의 측정이 종료된다.
스톱 펄스(STOP)의 상승 엣지에 응답하여, 인버터(73)의 지연 시간분의 펄스 폭을 갖는 게이트 펄스(GATE)가 생성된다. 더욱이, 게이트 펄스(GATE)의 하강 엣지에 응답하여, 인버터(76)의 지연 시간분의 펄스 폭을 갖는 비활성화 펄스(N5)가 생성되어 신호(N6)를 H 레벨로 되돌리고 활성화 신호(N2)를 L 레벨이 되게 한다. 이 활성화 신호(N2)의 L 레벨로의 하강 엣지에 응답하여, 스타트 펄스(START) 및 스톱 펄스(STOP)는 함께 L 레벨로 내려간다.
도 9는 통상 동작 상태에서의 지연 측정 회로의 제어부의 동작 타이밍 차트도이다. 통상 동작 상태에서는, 초기화 상태의 위상 조정 모드에서의 가변 지연 회로(20)의 지연량이 조정된 DLL 회로에 의해 제어 클록(CLK2)이 생성된다. 그리고, 온도 변화 등을 고려하여, 도 7에 도시한 카운터(55)는 제어 클록(CLK2)을 카운트하여, 예컨대 256회 카운트하면 신호(N1)는 H 레벨이 된다. 그리고, 출력 인에이블 신호(OE)는 H 레벨이 되며, 데이터 버스(DB)로부터 판독된 데이터(DA)가 데이터 출력 버퍼(17)에 공급될 때, NAND 게이트(56, 54)에 의해 활성화 신호(N2)는 H 레벨이 된다.
이 활성화 신호(N2)가 H 레벨일 동안에, 제어 클록(CLK2)의 하강 엣지에서 데이터(DA)가 H 레벨로, 다음의 상승 엣지에서 데이터(DA)가 L 레벨로 변하는 것을 검출하여, 상기 초기화 상태의 경우와 마찬가지로, 스타트 펄스, 스톱 펄스, 게이트 펄스가 생성된다. 그 동작은, 초기화 상태에서의 위상 조정 모드시의 동작과 동일하다. 그리고, 마지막으로 카운터(55)는 신호(N5)의 상승 엣지에서 리셋되어 측정 동작은 종료된다. 이와 같이, 1회의 데이터(DA)의 하강 엣지를 이용하여 지연 시간의 측정이 이루어진다.
[더미 데이터 발생기]
도 10은 더미 데이터 발생기의 회로도이다. 또, 도 11은 그 동작 타이밍 차트도이다. 더미 데이터 발생기는 전원 투입 직후의 초기화 상태에서 위상 조정 모드를 실행할 시, 더미 데이터를 생성하여 데이터 출력 버퍼(17)에 공급한다.
우선, 반전 신호(/N6)가 L 레벨인 동안에, 래치 회로(80)의 노드(N52)는 L 레벨이고, 래치 회로(81)의 노드(N53)는 H 레벨이 된다. 그래서, 전원 투입 직후의 리셋 펄스(RESET)에 응답하여 신호 N6는 L 레벨이 되고, 그 반전 신호(/N6)는 H 레벨이 된다. 그 결과, NAND 게이트(82)는 도통 상태가 된다. 제어 클록(CLK2)이 NAND 게이트(82)에서 반전되고, CMOS 트랜지스터 게이트(S1, S2)에 공급되어 이들 게이트(S1, S2)를 교대로 온·오프시킨다. 따라서, 노드(N52, N53)에는 제어 클록(CLK2)을 2분의 1로 분주한 클록이 생성된다.
초기화 상태에서는, 반전 신호(/N6)의 H 레벨에 의해 스위치(23A)가 도통되어 더미 데이터 발생기(22)에서 발생된 더미 데이터는 노드(N54, N55)에 공급되어, 데이터 출력 버퍼(17)에 공급된다. 또, 통상 상태에서는 반전 신호(/N6)의 L 레벨에 의해 스위치(23B)가 도통되어, 데이터 버스로부터의 데이터가 데이터 출력 버퍼(17)에 공급된다.
[데이터 출력 버퍼]
도 12는 데이터 출력 버퍼의 회로도이다. 데이터 출력 버퍼는 출력 단자(Dout)를 구동하는 대형의 P형 트랜지스터(87)와 N형 트랜지스터(88)를 구비한다. 이 최종단의 출력 인버터의 게이트에는 각각 래치 회로(85, 86)에 의해 래치된 데이터 신호가 공급된다. 역상의 데이터 입력 신호(N54, N55)는 출력 인에이블 신호(OE)가 H 레벨일 때에 AND 게이트(89) 및 NAND 게이트(90)를 통해 공급되고, 제어 클록(CLK2)의 상승 엣지에 응답하여 게이트(83, 84)는 도통되어, 래치 회로(85, 86)에 의해 래치된다. 그 래치 신호에 의해, 출력단의 트랜지스터(87, 88)가 구동된다. 또, 출력 인에이블 신호(OE)가 L 레벨일 때는, AND 게이트(89) 및 NAND 게이트(90)의 출력이 각각 L 레벨 및 H 레벨이 되고, 출력단의 트랜지스터(87, 88)는 함께 오프 상태가 되어, 출력 단자(Dout)는 H 임피던스 상태가 된다.
[가변 지연 회로]
도 13은 가변 지연 회로(13, 14)의 예를 도시하는 도면이다. 이 가변 지연 회로는 입력 클록(i-clk)을 지연시켜, 출력 클록(dll-clk)를 출력한다. 가변 지연회로(13, 14)는 복수의 인버터(98∼112)와, NAND 게이트(113∼128)에 의해 도시되는 바와 같이 구성된다. NAND 게이트(113∼120)의 한쪽의 입력에는 입력 클록(i-clk)을 지연시키는 클록이 공급되고, 다른 쪽의 입력에는 지연 제어 신호(∼)가 공급된다. 지연 제어 신호(∼) 중 어느 하나의 신호는 H 레벨이 되고, 나머지 신호는 L 레벨이 된다.
만일, 지연 제어 신호()가 H 레벨이라고 하면, 다른 지연 제어 신호의 L 레벨에 의해 NAND 게이트(113∼119)의 출력은 전부 H 레벨이 된다. 그 결과, NAND 게이트(121∼127)는 전부 L레벨이 되고, 인버터(102∼108)는 전부 H 레벨이 된다. 그래서, 입력 클록(i-clk)은 4개의 인버터(98∼101)와, NAND 게이트(120, 128)와, 4개의 인터버(109∼112)와의 합계 10단의 게이트 지연량을 갖으며, 출력 클록(dll-clk)으로서 출력된다. 이 상태가 지연량이 최소인 상태이다.
그리고, H 레벨의 지연 제어 신호(∼)가 도면 우측으로 시프트할 때마다, NAND 게이트(127) 및 인버터(108)의 2단의 게이트 지연량이 추가된다. 그리고, 지연 제어 신호()가 H 레벨이 될 때, 지연량은 최대가 된다. 즉, 지연 제어 신호(∼) 중, H 레벨의 지연 제어 신호가 우측으로 하나 어긋나면, NAND 게이트와 인버터의 2단분의 지연량이 증가되고, 좌측으로 하나 어긋나면, 같은 식으로 2단분의 지연량이 감소된다.
[위상 비교 회로]
도 14는 위상 비교 회로(16) 내의 위상 비교부의 회로도이다. 또, 도 15는위상 비교부의 동작을 도시하는 파형도이다. 이 위상 비교부는 NAND 게이트(199∼203) 및 인버터(215)로 구성되는 부분에 있어서, 제1 클록(CLK1, CLK11)(이하 대표하여 c-clk)과 제2 클록(d-i-clk)과의 위상 관계를 검출하여, 노드(n1∼n4)에 그 검출 결과를 생성한다. 양 클록의 위상 관계는 도 15a에 나타내는 바와 같이 제1 클록(c-clk)과 비교하여 제2 클록(d-i-clk)의 위상이 앞서고 있을 상태와 도 15b에 나타내는 바와 같이, 양 클록의 위상이 거의 일치하고 있는 상태와, 도 15c에 나타내는 바와 같이, 제1 클록(c-clk)과 비교하여 제2 클록(d-i-clk)의 위상이 뒤따르고 있는 상태로 분류된다.
도 15a 상태의 경우는 양 클록이 L 레벨인 상태에서는 노드(n1∼n4)는 전부 H 레벨이며, 그 후, 제2 클록(d-i-clk)이 먼저 H 레벨이 되어,
n1 = L, n2 = H, n3 = L, n4 = H이 된다. 그 후, 제1 클록(c-clk)이 지연되어 H 레벨로 되어도, 상기 노드(n1∼n4)의 상태는 변하지 않는다. NAND 게이트(198)는 양 클록이 함께 H 레벨이 되면 그 출력은 L 레벨이 되고, 그 하강 엣지에서부터 소정 폭의 H 레벨 펄스가 NOR 게이트(216)로부터 출력된다. 이 H 레벨 펄스가 취득 펄스로서 NAND 게이트(204∼207)에 공급되고, 노드(n1∼n4)의 상태는 NAND 게이트(208, 209)로 구성되는 래치 회로와, NAND 게이트(210, 211)로 구성되는 래치 회로에 각각 취득된다. 따라서, 신호( b, c, d, e)는 도 14의 표에 나타내는 바와 같이,
b = H, c = L, d = H, e = L
이 된다.
도 15b의 상태는 제1 클록(c-clk)에 대하여 제2 클록(d-i-clk)의 위상이 NAND 게이트(201)와 인버터(215)의 지연 시간 이내의 범위에서 지연되는 경우이다. 이 경우에 제1 클록(c-clk)이 먼저 H 레벨이 되어,
n1 = H, n2 = L이 되고, 더욱이, 인버터(215)의 출력이 제2 클록(d-i-clk)보다도 후에 H 레벨이 되어,
n3 = L, n4 = H가 된다.
따라서, 양 클록이 H 레벨이 되는 타이밍에 래치되어, 신호(,,,)는 도 14의 표에 나타내는 바와 같이,
= L,= H,= H,= L이 된다. 이 경우는 위상 일치를 의미하기 때문에, AND 게이트(418) 출력의 위상 일치 신호(JST)도 H 레벨을 출력한다.
도 15c의 상태에서는 제1 클록(c-clk)이 먼저 H 레벨이 되어, n1 = H, n2 = L, n3 = H, n4 = L이 된다. 그 후, 제2 클록(d-i-clk)이 지연되어 H 레벨로 되어도 상기 노드(n1∼n4)의 상태는 변화하지 않는다. 이 상태는 양 클록이 H 레벨이 되는 타이밍에 래치되어, 신호(,,,)는 도 14의 표에 나타내는 바와 같이,
= L,= H,= L,= H가 된다.
도 16은 위상 비교 회로(16)의 위상 비교 출력부의 회로도이다. 또한, 도 17은 그 위상 비교 출력부의 동작을 도시하는 파형도이다. 도 17a, 도 17b, 도 17c는 도 14 및 도 15a, 도 15b, 도 15c에 각각 대응한다.
위상 비교 출력부는 양 클록의 위상 비교의 타이밍에 생성되는 타이밍신호()의 주파수를 2분의 1로 분주하는 분주 회로(21A)와, 그 분주 회로(21A)의 출력 타이밍에 응답하여, 양 클록의 위상 관계에 따라 생성된 신호(,,,)에 기초하여, 위상 비교 결과 신호(∼)를 출력하는 출력 회로(21B)로 구성된다.
2분의 1 분주 회로(21A)는 JK 플립플롭으로 구성되고, 양 클록(c-clk, d-i-clk)이 함께 H 레벨이 될 때를 NAND 게이트(198)(도 14)에서 검출하여, 그 검출 펄스()를 2분의 1 분주하여 역상의 펄스 신호(n11과 n12)를 생성한다. 검출 펄스()는 게이트(226, 227)에 공급되고, 반전 검출 펄스()는 게이트(222, 223)에 공급되어 게이트 228, 229로 구성된 래치 회로와, 게이트 224, 225로 구성된 래치 회로 사이에 반전 신호를 전송한다. 그 결과, 2분의 1 분주된 역상의 펄스 신호(n11, n12)가 생성된다.
출력 회로(21B)는 샘플링 래치된 신호(,,,)를 디코드하여, 제1 클록(c-clk)(CLK1, CLK11)의 위상이 제2 클록(d-i-clk)을 뒤따르고 있을 때(상태 a)는 다이오드(236)의 출력을 H 레벨로 하고, 양 클록의 위상이 일치하고 있을 때(상태 b)는 다이오드(236과 237)의 출력을 함께 L 레벨로 하고, 또한, 제1 클록(c-clk)의 위상이 제2 클록(d-i-clk)보다 앞설 때(상태 c)는 다이오드(237)의 출력을 H 레벨로 한다.
따라서, 출력 회로(21B)는 NAND 게이트(232∼235)의 디코드 기능에 의해, 상기 상태 a일 때 NAND 게이트(232, 233)가 타이밍 신호(n11, n12)에 응답하여 제2클록(d-i-clk)의 위상을 지연시키도록, 가변 지연 회로(13)의 지연량을 증가시키는 위상 비교 결과 신호(,)를 교대로 H 레벨로 한다. 즉, 도 17a에 나타내는 바와 같다. 또, 상기 상태 b일 때는, 도 17b와 같이 출력 회로(21B)는 위상 비교 결과 신호(∼)를 생성하지 않는다. 더욱이, 상기 상태 c일 때는, 도 17c와 같이, NAND 게이트(234, 235)는 타이밍 신호(n11, n12)에 응답하여, 제2 클록(d-i-clk)의 위상이 앞서도록 가변 지연 회로(13)의 지연량을 감소시키는 위상 비교 결과 신호(,)를 교대로 H 레벨이 되게 한다.
[지연 제어 회로]
도 18은 지연 제어 회로(15)의 일부의 구성을 나타내는 회로도이다. 지연 제어 회로(15)는 위상 비교 결과 신호(∼)에 응답하여, NOR 게이트(431-1∼431-3)로부터 지연 제어 신호(∼)를 출력한다. 도 13에 나타낸 바와 같이, 지연 제어 신호(∼)는 32 비트로 구성된다.
지연 제어 회로(15)는 위상 비교 결과 신호(,)에 의해 H 레벨의 지연 제어 신호()를 우측으로 시프트하고, 가변 지연 회로의 지연량을 증가시켜 위상 비교 결과 신호(,)에 의해 H 레벨의 지연 제어 신호()를 좌측으로 시프트하여 가변 지연 회로의 지연량을 감소시킨다.
지연 제어 회로의 각 단은 예컨대 1단에서 NAND 게이트(432-1)와 인버터(433-1)로 구성되는 래치 회로를 각각 구비한다. 또, 위상 비교 결과신호(∼)에 의해 래치 회로(432-1과 433-1)의 상태를 강제적으로 반전시키는 트랜지스터(434-1, 436-1)를 구비한다. 트랜지스터 438-1, 439-1는 반전의 대상 밖일 경우에 트랜지스터 434-1, 436-1에 따라 래치 회로가 반전되지 않도록 하기 위해서 설치된다. 2단∼3단의 회로도 같은 식의 구성이다. 이들 트랜지스터는 전부 N 채널형이다.
만일, L 레벨 펄스의 리셋 신호()가 인가되면, NAND 게이트(431-1∼3)의 출력은 전부 H 레벨이 되고, 인버터(433-1∼3) 출력은 전부 L 레벨이 된다. 따라서, 노드(5a-2)가 L 레벨이 되고, NOR 게이트(431-1) 출력의 지연 제어 신호()는 H 레벨이 된다. 또, 노드 5a-1, 5a-3가 함께 H 레벨이기 때문에, 그 이외의 지연 제어 신호(,)는 전부 L 레벨이 된다. 즉, 리셋 신호()에 응답하여 지연 제어 신호()가 H 레벨이 되어, 가변 지연 회로(13, 14)는 최소 지연 시간으로 제어된다.
이어서, 위상 비교가 실행되면, 양 클록의 위상 관계에 따라 위상 비교 결과 신호(∼) 중 어느 것이 H 레벨이 된다. 만일, 위상 비교 결과 신호()가 H 레벨이 되면, 트랜지스터(434-1)는 도통되어, 노드(5a-1)를 강제적으로 L 레벨로 끌어내리고, 인버터(433-1)의 출력의 노드(5a-2)를 강제적으로 H 레벨로 끌어올린다. 그 결과, NOR 게이트(431-1)의 출력()은 L 레벨이 된다. 또, 노드 5a-1과 5a-4가 함께 L 레벨이기 때문에, NOR 게이트(431-2)의 출력()은 H 레벨이 된다. 그리고, 1단과 2단의 래치 회로는 그 상태를 유지한다. 더욱이, 그 후의 위상비교에 의해 위상 비교 결과 신호()가 H 레벨이 되면, 같은 동작에 의해, 노드 5a-3과 5a-6이 함께 L 레벨이 되고, 지연 제어 신호()는 H 레벨이 된다. 이와 같이, 위상 비교 결과 신호(,)에 의해 지연 시간이 길어지도록 지연 제어 신호()는 우측으로 시프트된다.
반대로, 위상 비교 결과 신호(,)에 의해, 이상의 반대 동작에 의해, 지연 시간이 짧아지도록 지연 제어 신호()는 좌측으로 시프트된다. 또한, 상기 위상 비교 회로의 출력부의 동작에서의 분명한 바와 같이, 위상 비교 결과 신호(,)는 제2 클록(d-i-clk)이 앞설 경우의 매 위상 비교시 교대로 생성되고, 또, 위상 비교 결과 신호(,)는 제2 클록(d-i-clk)이 뒤따르고 있을 경우의 매 위상 비교시 교대로 생성된다.
또, 위상 비교 결과 신호(,)에 응답하여, 지연 제어 신호()가 잇달아 우측으로 이동하고, 마지막으로 지연 제어 신호()는 H 레벨이 된다. 이 상태에서, 인버터(433-32) 출력은 L 레벨에서, NAND 게이트(432-32) 출력은 H 레벨에서 래치된다. 그래서, 또한, 지연 시간을 연장시키는 비교 결과 신호()가 공급되면, NAND 게이트(432-43) 출력은 L 레벨로 하강하고, 인버터(433-32) 출력은 H 레벨로 상승한다.
이상 설명한 바와 같이, 본 발명에 따르면 메모리 디바이스 등에 내장되어타이밍 제어를 수행하는 DLL 회로에 있어서, 출력 단자에 접속되는 외부 부하에 따라 그 타이밍을 결정하는 위상 조정이 행해진다. 따라서, 본 발명의 DLL 회로는 디바이스가 시스템에 탑재된 상태에서의 조건이 정합된 최적 타이밍의 제어 클록을 생성시킬 수 있다.
또, 그 위상 조정 동작은 1회의 데이터 전환을 이용하여 데이터 출력 버퍼의 동작 지연 시간을 측정하기 때문에, 디바이스의 조정에 소요되는 시간을 짧게 할 수 있게 된다. 그리고, 그와 같이 조정된 지연량을 갖는 가변 지연 회로를 DLL 회로의 피드백 루프에 이용함으로써, 최적 타이밍의 제어 클록을 생성하는 것이 가능하게 된다.
더욱이, 본 발명에 따르면, 통상 동작시에 있어서도, 통상 동작시의 데이터 출력의 변화를 이용하여 데이터 출력 버퍼의 동작 지연 시간을 측정하기 때문에, 동작 중 예상치 못한 요인에 의해 위상 관계가 최적 상태에서 어긋나는 것을 방지할 수 있다.

Claims (9)

  1. 기준 클록을 지연시켜 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL(Delay Locked Loop) 회로에 있어서,
    출력 단자에 출력 신호를 공급하는 출력 버퍼는 상기 제어 클록에 응답하여 동작하고,
    상기 DLL 회로는,
    상기 기준 클록을 입력받아 제어된 지연 시간만큼 지연시킨 클록을 출력하는 제1 가변 지연 회로와;
    상기 제1 가변 지연 회로의 출력 클록을 입력받아 소정 지연 시간만큼 지연시킨 지연 클록을 출력하는 제2 가변 지연 회로와;
    상기 기준 클록과 상기 지연 클록과의 위상을 비교하여, 상기 기준 클록과 지연 클록과의 위상이 소정의 관계가 되도록, 상기 제1 가변 지연 회로의 지연량을 제어하는 위상 비교·지연 제어 회로와;
    상기 출력 버퍼의 동작 지연 시간을 측정하여 상기 측정한 동작 지연 시간에 따라 상기 제2 가변 지연 회로의 지연량을 설정하는 지연 측정 회로를 구비하는 것을 특징으로 하는 DLL 회로.
  2. 제1항에 있어서, 상기 기준 클록은 입력 버퍼를 통해 공급되고,
    상기 지연 측정 회로는 상기 출력 버퍼의 동작 지연 시간과 상기 입력 버퍼와 동등한 지연 시간을 갖는 더미 입력 버퍼의 지연 시간과의 합계 지연 시간을 측정하여, 상기 제2 가변 지연 회로의 지연량을 상기 합계 지연 시간과 동등하게 설정하는 것을 특징으로 하는 DLL 회로.
  3. 제1항에 있어서, 상기 지연 측정 회로는 상기 제어 클록의 타이밍에서부터 상기 출력 버퍼의 출력 신호의 타이밍까지의 시간을 측정하는 것을 특징으로 하는 DLL 회로.
  4. 제2항 또는 제3항에 있어서, 상기 지연 측정 회로는 상기 출력 신호가 전환될 때에 동작하여, 상기 제어 클록의 타이밍에서부터 상기 출력 신호의 전환까지의 시간을 측정하는 것을 특징으로 하는 DLL 회로.
  5. 제2항 또는 제3항에 있어서, 상기 지연 측정 회로는 전원 기동시의 초기화 상태에서 상기 시간을 측정하는 것을 특징으로 하는 DLL 회로.
  6. 제2항 또는 제3항에 있어서, 상기 지연 측정 회로는 디바이스의 통상 상태의 정기적인 타이밍에서 상기 시간을 측정하는 것을 특징으로 하는 DLL 회로.
  7. 제5항에 있어서, 더미 데이터를 발생하는 더미 데이터 발생 회로를 더 구비하고, 상기 더미 데이터는 상기 초기화 상태에서 상기 출력 버퍼에 공급되는 것을특징으로 하는 DLL 회로.
  8. 제1항에 있어서, 상기 제1 가변 지연 회로의 출력 클록은 상기 제어 클록으로서 상기 출력 버퍼에 공급되는 것을 특징으로 하는 DLL 회로.
  9. 제1항에 있어서, 상기 기준 클록이 공급되는 제3 가변 지연 회로를 더 구비하고,
    상기 제3 가변 지연 회로는 상기 제1 가변 지연 회로와 동일한 지연량으로 제어되고, 상기 제3 가변 지연 회로의 출력 클록은 상기 제어 클록으로서 상기 출력 버퍼에 공급되는 것을 특징으로 하는 DLL 회로.
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