KR100311046B1 - 시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법 - Google Patents

시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법 Download PDF

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Abstract

시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법이 제공된다. 시간/디지털 변환기는 입력되는 2개의 신호 중에서 하나의 신호를 일정한 간격으로 지연시키는 제1 및 제2 지연 체인을 구비한다. 또한, 시간/디지털 변환기는 지연된 하나의 신호와 다른 하나의 신호의 위상을 비교하여 지지털 신호를 발생하는 제1 및 제2 위상 비교기들을 구비한다. 동기 루프는 시간/디지털 변환기를 이용하여 피드백 신호와 내부 클락 신호의 위상차를 지연 제어 신호군으로 변환한다. 그리고 지연 제어 신호군은 지연 반영 회로의 지연량을 제어하여, 피드백 신호와 내부 클락 신호의 위상차를 신속히 최소화한다.

Description

시간/디지털 변환기, 이를 이용하는 동기 회로 및 동기 방법{Time to digital converter, locking circuit using the same and locking method therefore}
본 발명은 전자 회로에 관한 것으로서, 특히 두 신호의 입력되는 시간의 차이를 디지털 신호로 변환하는 변환기와, 이를 이용하여 클락 신호와 같은 주기적인 신호를 발생하는 동기 회로 및 동기 방법에 관한 것이다.
고속으로 동작하는 전기적인 시스템에는 기준 클락 신호에 대하여, 그 동작이 정확히 일치하는 주기적인 신호를 발생시키는 동기화 회로가 필요하다. 특히, 동기식 반도체 메모리 장치(SDRAM: Synchronous DRAM)와 같은 반도체 제품에서는, 이러한 동기화 회로의 필요성이 더욱 더 요구된다.
SDRAM에 내장되는 동기화 회로는 기준 클락 신호에 동기되는 내부 클락 신호를 발생한다. SDRAM은 내부 클락 신호를 기준으로 하여, 데이터 입력 및 명령의 입출력과 관련된 내부 회로들을 구동한다. 일반적으로, 동기화 회로는 피드백 회로를 이용하여, 기준 클락 신호에 위상이 일치하는 내부 클락 신호를 발생한다. 그런데, 동기화 회로로부터 내부 클락 신호를 이용하는 내부 회로는, 메모리 칩내에서 물리적으로 상당히 격리되어 배치될 수 있다. 그러므로, 실제로 내부 회로에 사용되는 내부 클락 신호는 피드백 회로의 입력 신호로 작용하는 내부 클락 신호에 대하여위상이 불일치하는 스큐(skew)가 발생할 수 있다. 이러한 스큐로 인하여, 실제의 내부 회로에 사용되는 내부 클락 신호는 기준 클락 신호에 대하여 위상차가 발생할 수 있다.
따라서, 동기화 회로를 설계하는 설계자는 실제의 내부 회로에 사용되는 내부 클락 신호의 기준 클락 신호에 대한 위상차를 최소화하려는 노력을 계속하고 있다. 이러한 동기화 회로의 대표적인 것이 지연 동기 루프(DLL: Delay-locked Loop)이다.
종래의 지연 동기 루프는, 도 1에 도시된 바와 같이, 위상 감지기(PD: Phase Detector, 105)가 기준 클락 신호(ECLK)와 피드백되는 피드백 신호(FCLK1)의 위상을 비교한다. 그리고 위상 감지기(105)는 기준 클락 신호(ECLK)에 대한 피드백 신호(FCLK)의 위상차에 대응하는 활성화 폭이 제어되는 위상차 신호(DET)를 지연부(101)에 제공한다. 그리고 지연부(101)에 지연량은 위상차 신호(DET)의 활성화 폭에 의하여 제어된다. 클락 구동부(103)는 지연부(101)로부터 출력되는 지연 클락 신호(DCLK)에 의하여 구동되어, 내부 클락 신호(ICLK)를 발생한다. 그리고 지연 반영 회로(107)는 클락 구동부(103)의 출력단으로부터 내부 클락 신호(ICLK)가 실제 사용되는 지점까지의 전달 지연량(path delay)을 반영하는 회로이다. 즉, 지연 반영 회로(107)는 클락 구동부(103)의 출력단에서의 내부 클락 신호(ICLK)와 위상이 일치하는 보조 클락 신호(FCLK0)를 상기 내부 클락 신호(ICLK)의 전달 지연량으로 지연하여 피드백 신호(FCLK1)을 발생한다.
그런데, 이러한 지연 반영 회로에 의한 지연량은 공정 조건, 온도 및 전원전압의 값에 의하여 변화할 수 있다. 이와 같은 지연량의 변화는 피드백 신호와 내부 회로에 실제로 사용되는 내부 클락 신호 사이에 위상차를 발생시킬 수 있다. 그리고, 종래의 지연 동기 루프에서의 지연 반영 회로는 고정된 지연량을 가진다. 따라서, 피드백 신호(FCLK)와 내부 클락 신호의 위상차가 제어될 수 없다. 결국, 피드백 신호(FCLK)와 내부 클락 신호의 위상차로 인하여, 종래의 지연 동기 루프에 의하여 제공되는 내부 클락 신호는 기준 클락 신호에 대하여 위상차를 발생하는 문제점을 지닌다.
따라서 본 발명이 이루고자하는 기술적 과제는 기준 클락 신호에 대한 내부 클락 신호의 위상차를 최소화하는 동기 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 동기 회로에서의 위상차를 최소화하기 위하여 이용되는 회로로서, 2개의 신호의 위상차를 디지털 신호로 변환하는 시간/디지털 변환기를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는 상기 동기 회로를 이용하여, 기준 클락 신호에 대한 내부 클락 신호의 위상차를 최소화하는 동기 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연 동기 루프를 나타내는 블락도이다.
도 2는 본 발명의 일실시예에 따른 지연 동기 루프를 개략적으로 나타내는 블락도이다.
도 3은 도 2의 지연 반영 회로의 구체적인 예에 따른 회로도를 나타낸다.
도 4는 도 2의 TDC 회로를 구체적으로 나타내는 회로도의 예를 나타낸다.
도 5는 도 4에 도시된 제1 및 제2 위상비교기들 중의 하나를 나타내는 블락도이다.
도 6은 도 5의 예비 래치 회로의 구체적인 회로도이다.
도 7 및 도 8은 도 6에 도시된 예비 래치 회로의 출력 신호의 타이밍도로서, 각각 제1 입력 신호(IN1)가 제2 입력 신호(IN2)보다 앞선 경우 또는 뒤진 경우를 나타낸다.
도 9는 도 5의 최종 래치 회로의 구체적인 회로도이다.
도 10은 본 발명의 다른 일실시예에 따른 지연 동기 루프를 개략적으로 나타내는 블락도이다.
도 11은 본 발명의 일실시예에 따른 동기 방법을 나타내는 플로우챠트이다.
상기와 같은 발명이 이루고자하는 기술적 과제를 달성하기 위한 본 발명의 일면은 수신되는 기준 클락 신호에 대하여 동기하는 내부 클락 신호를 발생시키는 동기 회로로서, 상기 내부 클락 신호는 상기 동기 회로의 출력단의 신호인 초기 내부 클락 신호가 상기 출력단으로부터 일정한 거리에 배치되는 회로의 입력단에 전송되는데 소정의 시간으로 지연되는 신호인 상기 동기 회로에 관한 것이다. 본 발명의 일실시예에 의한 동기 회로는, 상기 기준 클락 신호와, 상기 내부 클락 신호와 동일한 위상을 가지도록 제어되는 피드백 신호의 위상차에 대응하여 상기 기준 클락 신호를 제1 지연량으로 지연하고, 상기 지연된 기준 클락 신호에 의하여 상기 초기 내부 클락 신호 및 보조 클락 신호를 발생하는 내부 클락 신호 발생부; 소정의 지연 제어 신호군에 응답하여, 상기 보조 클락 신호를 제2 지연량을 지연시키며, 상기 피드백 신호를 발생시키도록하는 지연 반영 회로; 및 상기 피드백 신호와 상기 내부 클락 신호의 위상차를 감소시키는 방향으로 상기 지연 반영 회로를 제어하는 상기 지연 제어 신호군을 발생시키는 시간/디지털 변환기를 구비한다.
발명이 이루고자하는 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 제1 입력 신호 및 제2 입력 신호의 위상을 비교하여, 상기 제1 및 제2 입력 신호의 위상차를 디지털 신호로 변환하는 시간/디지털 변환기에 관한 것이다. 본 발명의 시간/디지털 변환기는, 상기 제1 입력 신호를 지연하는 제1 지연 체인; 상기 제2 입력 신호를 지연하는 제2 지연 체인; 제1 및 제2 입력단으로 입력되는, 상기 제1 지연 체인의 출력 신호와 상기 제2 입력 신호의 위상차의 방향에 따라 논리 상태를 달리하는 출력 신호를 발생하는 제1 위상비교기; 및 제1 및 제2 입력단으로 입력되는, 상기 제2 지연 체인의 출력 신호와 상기 제1 입력 신호의 위상차의 방향에 따라 논리 상태를 달리하는 출력 신호를 발생하는 제2 위상비교기를 구비한다.
발명이 이루고자하는 또 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면은 수신되는 기준 클락 신호에 대하여 동기하는 내부 클락 신호를 발생시키는 동기 방법에 관한 것이다. 본 발명의 동기 방법은 상기 기준 클락 신호와, 상기 내부 클락 신호와 동일한 위상을 가지도록 제어되는 피드백 신호의 위상차에 대응하여 상기 기준 클락 신호를 제1 지연량으로 지연하고, 상기 지연된 기준 클락 신호에 의하여 상기 초기 내부 클락 신호 및 보조 클락 신호를 발생하는 단계; 상기 보조 클락 신호를 제2 지연량을 지연시키며, 상기 피드백 신호를 발생시키는 단계; 상기 내부 클락 신호와 상기 피드백 신호의 위상차를 감지하는 단계; 상기 내부 클락 신호와 상기 피드백 신호의 위상차를 디지털 신호로 변환하는 단계; 상기 디지털 신호에 의하여, 소정의 지연 제어 신호군이 발생되는 단계; 및 상기 지연 제어 신호군에 의하여, 상기 피드백 신호와 상기 내부 클락 신호의 위상차를 감소시키는 방향으로 상기 제2 지연량을 제어하는 단계를 구비한다.
본 발명의 TDC 회로에 의하여, 입력되는 2개 신호의 위상차가 디지털 신호로 용이하게 변환될 수 있다. 또한, 본 발명의 동기 루프 및 동기 방법에 따르면, 피드백 신호와 내부 클락 신호의 위상차는 짧은 시간 내에 감소될 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 유사한 참조부호는 유사한 작용을 가지는 부재 또는 신호임을 나타낸다.
본 발명은 여러 가지 종류의 동기 회로에 적용될 수 있다. 그러나, 본 명세서에서는 설명의 편의를 위하여, 지연 동기 루프가 동기 회로의 예로서 기술된다.
도 2는 본 발명의 일실시예에 따른 지연 동기 루프를 개략적으로 나타내는 블락도이다. 이를 참조하면, 바람직한 실시예에 따른 지연 동기 루프(200)는 위상 감지기(201), 지연부(203), 클락 구동부(205), 지연 반영 회로(207) 및 시간/디지털 변환기(Time-to-Digital Converter, 이하 'TDC 회로'라 함)(211)를 구비한다.
위상 감지기(201)는 기준 클락 신호(ECLK)와 피드백 신호(FCLK11) 사이의 위상차를 감지하여, 위상차에 대응하는 전압 레벨을 가지는 위상차 신호(DET1)를 발생한다.
지연부(203)는 위상차 신호(DET1)에 의하여 제어되는 제1 지연량으로, 입력되는 기준 클락 신호(ECLK)를 지연하여 지연 클락 신호(DCLK1)을 발생한다. 지연 클락 신호(DCLK1)는 클락 구동부(205)를 구동한다. 클락 구동부(205)는 지연 클락 신호(DCLK1), 궁극적으로는 위상차 신호(DET1)에 의하여 구동되어, 클락 신호를 발생한다. 앞에서도 언급한 바와 같이, 지연 동기 루프와 같은 동기화 회로는 기준 클락 신호(ECLK)에 정확히 동기하는 클락 신호를 생성하는 데 큰 의의가 있다. 본 명세서에서는 설명의 편의를 위하여, 클락 구동부(205)의 출력단 즉, 지연 동기 루프의 출력단에서의 신호를 초기 내부 클락 신호(PICLK1)라 한다. 그리고 실제로 클락 신호가 사용되는 회로에서의 클락 신호를 내부 클락 신호(ICLK1)라 한다. 또한, 초기 내부 클락 신호(PICLK1)와 내부 클락 신호(ICLK1) 사이에 발생될 수 있는 기생적인 저항과 캐패시턴스를 모델링(Modelling)하여 참조 번호 209로 나타낸다. 이와 같은 참조 번호 209는, 설계자가 의도하지 않지만 초기 내부 클락 신호(PICLK1)이 내부 클락 신호(ICLK1)로 전송됨에 있어서 일반적으로 발생되는 저항과 캐패시턴스 성분을 모델링한 것이다.
한편, 본 명세서에서는 위상 감지기(201), 지연부(203) 및 클락 구동부(205)를 합하여 내부 클락 신호 발생부라 칭할 수 있다.
지연 반영 회로(207)는 클락 구동부(205)의 출력단으로부터 내부 클락 신호(ICLK1)가 사용되는 회로까지의 지연 시간을 반영한다. 다시 설명하면, 지연 반영 회로(207)는 클락 구동부(205)의 다른 출력 신호인 보조 클락 신호(FCLK01)를 제2 지연량으로 지연하여 피드백 신호(FCLK11)을 발생한다. 바람직하기로는 제2 지연량은 참조번호 209와 같이, 모델링된 저항 및 캐패시턴스에 의한 지연량과 동일하다.
여기서, 보조 클락 신호(FCLK01)는 초기 내부 클락 신호(PICLK1)와 동일한 신호가 될 수도 있다.
바람직한 실시예에서, 지연 반영 회로(207)에 의한 제2 지연량은 TDC 회로(211)로부터 출력되는 지연 제어 신호군(GDC)에 의하여 제어된다.
도 3은 도 2의 지연 반영 회로(207)의 구체적인 예에 따른 회로도를 나타낸다. 이를 참조하면, 지연 반영 회로(207)는 신호 전송 경로에 연결되며, 캐패시턴스가 가변하는 다수개의 캐패시터(301, 303, 305, 307)로 구성될 수 있다. 이들 캐패시터의 캐패시턴스는 TDC 회로(211)로부터 제공되는 지연 제어 신호군(GDC)을 구성하는 신호들(ka, kb, kc, kd)에 각각 제어된다. 그리고 상기 캐패시터들의 캐패시턴스는 서로 다른 크기로 구현되는 것이 바람직하다. 이는 가변 지연 수단(207)에 의한 지연양을 다양하게 하는 것이 가능하기 때문이다. 바람직한 실시예에서는 캐패시터(303, 307)의 용량은 캐패시터(301, 305)의 용량의 2배 정도이다.
이와 같이, 다양한 지연량으로 제어되는 지연 반영 회로(207)의 구현은 이미 본 출원인이 대한민국에 출원한 1998년 특허출원 제48168호(발명의명칭: 지연 회로 및 이를 이용하는 신호 지연 방법) 및 1999년 특허출원 제15892호(발명의명칭: 부하조절부를 가지는 반도체 집적회로의 신호전송회로 및 이를 이용한 전송시간 조절방법)에 자세히 기술되어 있다.
다시 도 2를 참조하면, TDC 회로(211)는 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상차에 응답하여, 지연 제어 신호군(GDC)을 발생한다. 지연 제어 신호군(GDC)은 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상차를 감소시키는 방향으로 지연 반영 회로(207)의 지연량을 조절한다.
스위치들(213, 215)은 인에이블 신호(EN)에 응답하여 인에이블되며, 각각 피드백 신호(FCLK11) 및 내부 클락 신호(ICLK1)와 동일한 타이밍을 가지는 신호를 TDC 회로(211)에 제공한다. 따라서, 본 명세서에서는 설명의 편의상, 스위치들(213, 215)에 의한 전송전과 전송후의 신호들을 구분하지 아니하고 모두 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)로 명명한다. 인에이블 신호(EN)는 반도체 장치의 초기화 동작이 아니고, 또한 데이터 입출력 구간이 아닌 경우에 활성하는 신호이다. 바람직한 실시예에 의하면, 스위치들(213, 215)은 앤드(AND) 게이트로 구현된다.
도 4는 도 2의 TDC 회로(211)를 구체적으로 나타내는 회로도의 예이다. 이를 참조하면, TDC 회로(211)는 피드백 신호(FCLK11)와 내부 클락 신호(ICLK11)의 위상차를 디지털 신호인 지연 제어 신호군(GDC)으로 변환한다.
TDC 회로(211)는 구체적으로 다수개의 제1 및 제2 위상비교기들(401,402,403; 404,405,406)과 논리부(421)를 구비한다. 제1 위상비교기들(401,402,403)은 지연단(411,412,413)으로 구성되는 지연 체인을 이용하여, 내부 클락 신호(ICLK1)을 순차적으로 지연시켜 피드백 신호(FCLK11)와 비교한다. 즉, 제1 위상비교기(403)는 내부 클락 신호(ICLK1)를 0.5T 만큼 지연하여 피드백 신호(FCLK11)와 비교한다. 여기서, T는 도 3에서 캐패시터(301) 또는 캐패시터(305)에 의하여 변화되는 지연양에 해당된다. 그리고 제1 위상비교기(402)는 1.5T, 제1 위상비교기(401)는 2.5T 만큼 내부 클락 신호(ICLK1)를 지연하여 피드백 신호(FCLK11)와 비교한다.
제2 위상비교기들(404,405,406)은 지연단(414,415,416)으로 구성되는 지연 체인을 이용하여, 피드백 신호(FCLK11)를 순차적으로 지연시켜 내부 클락 신호(ICLK1)와 비교한다. 즉, 제2 위상비교기(404)는 피드백 신호(FCLK11)를 0.5T 만큼 지연하여 내부 클락 신호(ICLK1)와 비교한다. 그리고 제2 위상비교기(405)는 1.5T, 제2 위상 비교기(406)는 2.5T 만큼 피드백 신호(FCLK11)를 지연하여 내부 클락 신호(ICLK1)와 비교한다.
TDC 회로(211)는 인에이블 신호(EN)의 활성에 의하여 인에이블된다. 그러나 TDC 회로(211)의 구성에 있어서, 인에이블 신호(EN)의 활성에 의하여 인에이블되는회로에 해당되는 구성은 당업자에게는 매우 용이한 것이다. 따라서, 본 명세서에서 인에이블되는 회로에 해당되는 구성 및 작용에 대한 기술은 생략된다.
그리고 제1 및 제2 위상비교기들(401,402,403; 404,405,406)의 출력 신호(P1, P2, P3, P4, P5, P6)들은 논리부(421)를 통하여 조합되어, 지연 제어 신호군(GDC)을 구성하는 신호들(ka, kb, kc, kd)을 형성한다.
이와 같은 제1 및 제2 위상비교기들의 출력 신호들을 이용하여, 지연 제어 신호군(GDC)을 형성하는 조합의 예가 표 1에 나타난다.
제1 및 제2 위상비교기의 출력 신호 지연 제어 신호군(GDC)
경우 P1 P2 P3 P4 P5 P6 ka kb kc kd
1 0 0 0 0 0 0 0 0 0 0
2 1 0 0 0 0 0 1 0 0 0
3 1 1 0 0 0 0 0 1 0 0
4 1 1 1 0 0 0 1 1 0 0
5 1 1 1 1 0 0 1 1 1 0
6 1 1 1 1 1 0 1 1 0 1
7 1 1 1 1 1 1 1 1 1 1
여기서, 1은 로직 '하이'를 의미하며, 0은 로직 '로우'를 의미한다.
본 실시예에서 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상이 거의 일치하는 경우는, 표 1에서 경우 4에 해당된다. 즉, 경우 4는 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상차가 0.5T 이내인 경우이다. 이 때에는 신호 ka와 신호 kb가 로직 '하이'로 된다. 따라서 도 3에서 캐패시터들(301, 303)은 전송되는 신호의 지연 요소로서 작용하나, 캐패시터(305, 307)는 지연 요소로서 작용하지 않는다.
그리고, 내부 클락 신호(ICLK1)의 위상이 피드백 신호(FCLK11)의 위상보다차가 0.5T 내지 T의 범위에서 앞서는 경우에는 경우 3에 해당된다.이때, 신호 kb만 로직 '하이'로 된다. 즉, 경우 4에 비하여 T 만큼 피드백 신호(FCLK11)의 위상을 앞당길 수 있다.
그리고, 내부 클락 신호(ICLK1)의 위상이 피드백 신호(FCLK11)의 위상보다 차가 0.5T 내지 T의 범위에서 뒤지는 경우에는 경우 5에 해당된다.이때, 신호 ka, kb, kc가 로직 '하이'로 된다. 즉, 경우 4에 비하여 T 만큼 피드백 신호(FCLK11)의 위상을 늦출 수 있다.
즉, 도 4에 도시된 위상비교기들 중에서, 왼쪽에 도시된 위상비교기들(401,401,403)은 내부 클락 신호(ICLK1)의 위상이 피드백 신호(FCLK11)의 위상보다 빠른 경우에 지연 반영 회로(207, 도 2 참조)에 의한 지연양을 감소시키는 역할을 수행한다. 그리고 오른쪽에 도시된 위상비교기들(404,405,406)은 내부 클락 신호(ICLK1)의 위상이 피드백 신호(FCLK11)의 위상보다 느린 경우에 지연 반영 회로(207)에 의한 지연양을 증가시키는 역할을 수행한다. 이와 같이, 내부 클락 신호(ICLK1)와 피드백 신호(FCLK11)의 위상차가 감소되는 방향으로, 피드백 신호(FCLK11)의 위상은 제어된다.
TDC 회로(211)의 작용을 정리하면, 다음과 같다. 인에이블 신호(EN)가 활성화하는 경우에, 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)가 샘플링(sampliing)된다. 이때, 샘플링된 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)는 물리적 및 전기적 특성이 동일한 패스를 통하여, TDC 회로(211)로전송된다. TDC 회로(211)는 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상차를 디지털 코드화 한다.
도 5는 도 4에 도시된 제1 및 제2 위상비교기들 중의 하나를 나타내는 블락도이다. 바람직하기로는, 제1 및 제2 위상비교기들 각각은 동일한 구성을 가진다. 그러므로, 본 명세서에서는, 제1 위상비교기(401)가 대표적으로 기술된다.
바람직한 실시예에 의하면, 제1 위상비교기(401)는 예비 래치 회로(501) 및 최종 래치 회로(503)를 구비한다. 예비 래치 회로(501)는 제1 및 제2 입력단을 통하여, 2개의 입력 신호들(IN1, IN2)이 입력된다. 그리고, 예비 래치 회로(501)는 제1 및 제2 감지 신호(SEN1, SEN2)를 발생한다. 제1 및 제2 감지 신호(SEN1, SEN2)는 입력 신호들(IN1, IN2)의 위상의 선후관계에 대응하여 활성 여부가 결정된다.
최종 래치 회로(503)는 제1 및 제2 감지 신호(SEN1, SEN2)를 입력하고, 제1 및 제2 출력 신호(OUT1, OUT2)를 발생한다.
다시 도 4를 참조하면, 제1 입력단으로 입력되는 제1 입력 신호(IN1)는 피드백 신호(FCLK11)와 연결된다. 제2 입력단으로 입력되는 제2 입력 신호(IN2)는 내부 클락 신호(ICLK1)가 지연단(411,412,413)에 의하여 지연된 신호와 연결된다. 그리고 제1 출력 신호(OUT1)는 제1 위상비교기(401)의 출력 신호(P1)와 연결된다.
도 6은 도 5의 예비 래치 회로(501)의 구체적인 회로도이다. 이를 참조하면, 예비 래치 회로(501)는 래치부(601)와 제1 및 제2 프리차아지부(603, 605)를 구비한다.
래치부(601)는 제1 입력 신호(IN1)와 제2 입력 신호(IN2)를 입력하며, 제1및 제2 감지 신호(SEN1, SEN2)를 발생한다.
바람직한 실시예에 따르면, 래치부(601)는 다수개의 앤모스 트랜지스터(611, 613, 615, 617)와 다수개의 피모스 트랜지스터(619, 621)로 구성된다.
앤모스 트랜지스터(611)는 제1 입력 신호(IN1)에 의하여 게이팅된다. 그리고, 앤모스 트랜지스터(611)의 제1 접합은 제1 감지 신호(SEN1)와 연결된다. 앤모스 트랜지스터(613)는 제2 입력 신호(IN2)에 의하여 게이팅된다. 그리고, 앤모스 트랜지스터(613)의 제1 접합은 제2 감지 신호(SEN2)와 연결된다.
앤모스 트랜지스터(615)는 각각 앤모스 트랜지스터(611)의 제2 접합과 접지 전압(VSS)과 연결되는 제1 및 제2 접합을 가지며, 제2 감지 신호(SEN2)에 의하여 게이팅된다. 앤모스 트랜지스터(617)는 각각 앤모스 트랜지스터(613)의 제2 접합과 접지 전압(VSS)과 연결되는 제1 및 제2 접합을 가지며, 제1 감지 신호(SEN1)에 의하여 게이팅된다.
피모스 트랜지스터(619)는 각각 앤모스 트랜지스터(611)의 제1 접합과 전원 전압(VDD)과 연결되는 제1 및 제2 접합을 가지며, 제2 감지 신호(SEN2)에 의하여 게이팅된다. 피모스 트랜지스터(621)는 각각 앤모스 트랜지스터(613)의 제1 접합과 전원 전압(VDD)에 연결되는 제1 및 제2 접합을 가지며, 제1 감지 신호(SEN1)에 의하여 게이팅된다.
제1 프리차아지부(603)는 제1 및 제2 입력 신호들(IN1, IN2)에 의하여 각각 게이팅되는 피모스 트랜지스터들(603a, 603b)로 구성된다. 피모스 트랜지스터들(603a, 603b)은 전원 전압(VDD)과 제1 감지 신호(SEN1) 사이에 직렬로연결된다. 따라서, 제1 및 제2 입력 신호들(IN1, IN2)이 모두 '로우'인 프리차아지 상태에서, 제1 감지 신호(SEN1)는 '하이' 상태로 된다.
제2 프리차아지부(605)는 제1 및 제2 입력 신호들(IN1, IN2)에 의하여 각각 게이팅되는 피모스 트랜지스터들(605a, 605b)로 구성된다. 피모스 트랜지스터들(605a, 605b)은 전원 전압(VDD)과 제2 감지 신호(SEN2) 사이에 직렬로 연결된다. 따라서, 제1 및 제2 입력 신호들(IN1, IN2)이 모두 '로우'인 프리차아지 상태에서, 제2 감지 신호(SEN2)는 '하이' 상태로 된다.
도 7은 도 6에 도시된 예비 래치 회로(501)의 출력 신호의 타이밍도로서, 제1 입력 신호(IN1)가 제2 입력 신호(IN2)보다 앞선 경우를 나타낸다. 도 6 및 도 7을 참조하면, 제1 및 제2 입력 신호(IN1, IN2)가 모두 '로우'인 상태에서는, 제1 및 제2 감지 신호(SEN1, SEN2)가 모두 '하이'로 프리차아지 된다. 그리고 제1 입력 신호(IN1)가 '하이'로 되는 시점(T1)에서, 제1 감지 신호(SEN1)는 '로우'로 천이한다. 그러나, 제2 입력 신호(IN2)가 비록 '하이'가 되는 시점(T2)이 되더라도, 제2 감지 신호(SEN2)는 계속 '하이' 상태를 유지한다. 이와 같이, 제2 감지 신호(SEN2)가 계속 '하이' 상태를 유지하는 것은, '로우'로 된 제1 감지 신호(SEN1)에 의하여 앤모스 트랜지스터(617)는 이미 '턴오프' 상태로 되었기 때문이다.
제1 및 제2 입력 신호(IN1, IN2)가 모두 '로우'로 되는 시점(T3)에서, 제1 감지 신호(SEN1)는 다시 '하이' 상태로 된다.
도 8은 도 6에 도시된 예비 래치 회로(501)의 출력 신호의 타이밍도로서, 제1 입력 신호(IN1)가 제2 입력 신호(IN2)보다 뒤진 경우를 나타낸다.
도 8의 경우는, 도 7의 타이밍도에서 제1 감지 신호(SEN1)와 제2 감지 신호(SEN2)의 위상이 서로 반대로 된다. 도 8의 타이밍도는 도 7의 타이밍도를 참조하면, 당업자에게는 자명한 것이므로, 본 명세서에서 그 구체적인 기술은 생략된다.
도 9는 도 5의 최종 래치 회로(503)의 구체적인 회로도이다. 이를 참조하면, 최종 래치 회로(503)는 래치부(901)와 제1 및 제2 프리차아지부(903, 905)를 구비한다.
래치부(901)는 제1 및 제2 감지 신호(SEN1, SEN2)에 응답하여, 제1 및 제2 출력 신호(OUT1, OUT2)를 발생한다.
바람직한 실시예에 따르면, 래치부(901)는 다수개의 앤모스 트랜지스터(911, 913, 915, 917)와 다수개의 피모스 트랜지스터(919, 921)로 구성된다.
앤모스 트랜지스터(915)는 제1 감지 신호(SEN1)에 의하여 게이팅되고, 제1 접합은 접지 전압(VSS)과 연결된다. 앤모스 트랜지스터(917)는 제2 감지 신호(SEN2)에 의하여 게이팅되고, 제1 접합은 접지 전압(VSS)과 연결된다.
앤모스 트랜지스터(913)는 제1 출력 신호(OUT1)에 의하여 게이팅되고, 제1 및 제2 접합은 각각 제2 출력 신호(OUT2) 및 앤모스 트랜지스터(917)의 제2 접합과 연결된다. 앤모스 트랜지스터(911)는 제2 출력 신호(OUT2)에 의하여 게이팅되고, 제1 및 제2 접합은 각각 제1 출력 신호(OUT1) 및 앤모스 트랜지스터(915)의 제2 접합과 연결된다.
피모스 트랜지스터(919)는 제1 및 제2 접합이 각각 전원 전압(VDD) 및 제1출력 신호(OUT1)에 연결되고, 제2 출력 신호(OUT2)에 의하여 게이팅된다. 피모스 트랜지스터(921)는 제1 및 제2 접합이 각각 전원 전압(VDD) 및 제2 출력 신호(OUT2)에 연결되고, 제1 출력 신호(OUT1)에 의하여 게이팅된다.
바람직한 실시예에 의하면, 제1 프리차아지부(903)는 제1 감지 신호(SEN1)에 의하여 게이팅되는 피모스 트랜지스터(903a)로 구성된다. 피모스 트랜지스터(903a)는 전원 전압(VDD)과 제1 출력 신호(OUT1) 사이에 연결된다. 따라서, 제1 감지 신호(SEN1)가 '로우'로 되면, 제1 출력 신호(OUT1)는 '하이'로 프리차아지 된다.
제2 프리차아지부(905)는 제2 감지 신호(SEN2)에 의하여 게이팅되는 피모스 트랜지스터(905a)로 구성된다. 피모스 트랜지스터(905a)는 전원 전압(VDD)과 제2 출력 신호(OUT2) 사이에 연결된다. 따라서, 제2 감지 신호(SEN2)가 '로우'로 되면, 제2 출력 신호(OUT2)는 '하이'로 프리차아지 된다.
따라서, 제1 및 제2 감지 신호(SEN1, SEN2)의 논리 상태에 따른, 제1 및 제2 출력 신호(OUT1, OUT2)의 논리 상태를 살펴보면, 표 2와 같다.
경우 SEN1 SEN2 OUT1 OUT2
1 L L H H
2 H L L H
3 L H H L
4 H H 이전 상태 이전 상태
1의 경우 즉, 제1 및 제2 감지 신호(SEN1, SEN2)가 모두 '로우'인 경우에는, 제1 및 제2 출력 신호(OUT1, OUT2)는 모두 '하이'가 된다. 그러나 도 7 및 도 8의 타이밍도에서 알 수 있듯이, 제1 및 제2 감지 신호(SEN1, SEN2)가 모두 '로우'인 경우는 발생되지 않는다. 따라서, 1의 경우는 발생되지 않는다.
2의 경우 즉, 제1 감지 신호(SEN1)가 '하이', 제2 감지 신호(SEN2)가 '로우'인 경우를 살펴보면, 다음과 같다. 2의 경우에는, 제1 출력 신호(OUT1)는 '로우'로 되고, 제2 출력 신호(OUT2)는 '하이'로 된다.
3의 경우 즉, 제1 감지 신호(SEN1)가 '로우', 제2 감지 신호(SEN2)가 '하이'인 경우를 살펴보면, 다음과 같다. 3의 경우에는, 제1 출력 신호(OUT1)는 '하이'로 되고, 제2 출력 신호(OUT2)는 '로우'로 된다.
4의 경우 즉, 제1 및 제2 감지 신호(SEN1, SEN2)가 모두 '하이'인 경우에는, 제1 및 제2 출력 신호(OUT1, OUT2)는 이전 상태를 그대로 유지한다.
전술한 바와 같이, 1의 경우는 배제되므로, 제1 및 제2 출력 신호(OUT1, OUT2)가 동일한 논리 상태를 가지는 경우는 발생하지 않는다. 즉, 도 9에 도시된 최종 래치 회로(503)는 제1 및 제2 출력 신호(OUT1, OUT2)가 동일한 논리 상태가 되는 것을 방지하는 역할을 수행한다.
이와 같이, 도 4 내지 도 9에 도시된 TDC 회로는 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상차에 따른 지연 제어 신호군(GDC)을 발생한다. 그리고, 피드백 신호(FCLK11)와 내부 클락 신호(ICLK1)의 위상차는, 지연 제어 신호군(GDC)에 의하여, 감소하는 방향으로 제어된다.
다시 도 2를 참조하여, 본 발명의 일실시예에 따른 지연 동기 루프의 작용을 기술하면, 다음과 같다. 도 2의 지연 동기 루프는 내부 클락 신호(ICLK1)과 피드백 신호(FCLK11)의 위상차를 디지털 신호인 지연 제어 신호군(GDC)으로 변환한다. 그리고, 지연 제어 신군(GDC)으로 지연 반영 회로(207)의 제2 지연량을 제어함으로써, 내부 클락 신호(ICLK1)와 피드백 신호(FCLK11)의 위상차가 신속히 감소된다.
도 10은 본 발명의 다른 일실시예에 따른 지연 동기 루프를 개략적으로 나타내는 블락도이다. 도 10에 도시된 다른 일 실시예에 따른 지연 동기 루프는, 도 2에 도시된 실시예에 따른 지연 동기 루프와 거의 동일하다. 따라서, 본 명세서에서는, 동일한 역할을 수행하는 동일한 참조부호를 사용하되, 그 첨자만을 달리 할 뿐이다.
그리고, 도10의 실시예에 따른 지연 동기 루프는, 다음과 같은 점에서, 도2 의 실시예에 따른 지연 동기 루프와 다른 점이 있다. 즉, 도 10의 실시예에 따른 지연 동기 루프는 내부 클락 신호(ICLK2)의 전송 경로에 가변 지연 회로(1017)이 배치된다. 그리고 가변 지연 회로(1017)의 지연량은 TDC 회로(1011)에서 출력되는 지연 제어 신호군(GDC)에 의하여 제어된다. 그리고 도 10의 실시예에 따른 지연 반영 회로(1007)의 지연량은 고정되더라도 무방하다.
이상과 같은 점을 제외하면, 도 10의 실시예는 도 2의 실시예와 거의 동일하다. 그리고 도 2의 실시예를 참조하면, 도 10의 실시예에 대한 구현은 당업자에게는 자명한 것이므로, 그 구체적인 기술은 생략된다.
도 11은 본 발명의 일실시예에 따른 동기 방법을 나타내는 플로우챠트로서, 도 2에 도시된 본 발명의 실시예에 따른 지연 동기 루프를 이용하는 동기 방법이다. 도 2 및 도 11을 참조하여, 본 발명의 일실시예에 따른 동기 방법을 순서적으로 기술하면, 다음과 같다.
먼저, 기준 클락 신호(ECLK)가 지연된 신호에 의하여, 초기 내부 클락신호(PICLK1)와 보조 클락 신호(FCLK01)가 발생된다(1101 단계). 그리고 보조 클락 신호(FCLK01)가 지연 반영 회로(207)에 의하여 지연되어, 피드백 신호(FCLK11)로 발생된다(1103 단계). 내부 클락 신호(ICLK1)와 피드백 신호(FCLK11)의 위상차가 TDC 회로(211)에 의하여 감지된다(1105 단계). 감지된 내부 클락 신호(ICLK1)와 피드백 신호(FCLK11)의 위상차는, TDC 회로(211)에 의하여, 디지털 신호로 변환된다(1107 단계). 그리고 변환된 디지털 신호에 의하여 지연 제어 신호군(GDC)가 발생된다(1109 단계). 그리고, 지연 제어 신호군(GDC)에 의하여, 지연 반영 회로(207)에 의한 지연량은 내부 클락 신호(ICLK1)와 피드백 신호(FCLK11)의 위상차를 감소시키는 방향으로 제어된다(1111 단계).
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 TDC 회로에 의하여, 입력되는 2개 신호의 위상차가 디지털 신호로 용이하게 변환될 수 있다. 또한, 본 발명의 동기 루프 및 동기 방법에 따르면, 내부 클락 신호와 피드백 신호의 위상차가 피드백 신호 또는 내부 클락 신호의 지연량을 조절하는 제어 회로로 작용한다. 따라서, 피드백 신호와 내부 클락 신호의 위상차는 짧은 시간 내에 감소될 수 있다.

Claims (23)

  1. 수신되는 기준 클락 신호에 대하여 동기하는 내부 클락 신호를 발생시키는 동기 회로로서, 상기 내부 클락 신호는 상기 동기 회로의 출력단의 신호인 초기 내부 클락 신호가 상기 출력단으로부터 일정한 거리에 배치되는 회로의 입력단에 전송되는데 소정의 시간으로 지연되는 신호인 상기 동기 회로에 있어서,
    상기 기준 클락 신호와, 상기 내부 클락 신호와 동일한 위상을 가지도록 제어되는 피드백 신호의 위상차에 대응하여 상기 기준 클락 신호를 제1 지연량으로 지연하고, 상기 지연된 기준 클락 신호에 의하여 상기 초기 내부 클락 신호 및 보조 클락 신호를 발생하는 내부 클락 신호 발생부;
    소정의 지연 제어 신호군에 응답하여, 상기 보조 클락 신호를 제2 지연량으로 지연시키며, 상기 피드백 신호를 발생시키도록하는 지연 반영 회로; 및
    상기 피드백 신호와 상기 내부 클락 신호의 위상차를 감소시키는 방향으로 상기 지연 반영 회로를 제어하는 상기 지연 제어 신호군을 발생시키는 시간/디지털 변환기를 구비하는 것을 특징으로 하는 동기 회로.
  2. 제1 항에 있어서, 상기 동기 회로는
    소정의 구간에서 인에이블되어, 상기 내부 클락 신호 및 상기 피드백 신호에 각각 구동되는 출력 신호를 상기 시간/디지털 변환기에 제공하는 제1 및 제2 스위치를 더 구비하는 것을 특징으로 하는 동기 회로.
  3. 제1 항에 있어서,
    상기 초기 내부 클락 신호와 상기 보조 클락 신호는 동일한 신호인 것을 특징으로 하는 동기 회로.
  4. 제1 항에 있어서, 상기 내부 클락 신호 발생부는
    상기 기준 클락 신호와 상기 피드백 신호의 위상차를 감지하여, 상기 위상차에 대응하는 위상차 신호를 발생하는 위상 감지기;
    상기 기준 클락 신호를 상기 제1 지연양으로 지연시켜 지연 클락 신호를 발생하는 지연부로서, 상기 제1 지연양은 상기 기준 클락 신호와 상기 피드백 신호의 위상차를 감소시키는 방향으로 상기 위상차 신호에 의하여 제어되는 상기 지연부; 및
    상기 지연 클락 신호에 의하여 구동되어, 상기 초기 내부 클락 신호와 상기 보조 클락 신호를 발생하는 클락 구동부를 구비하는 것을 특징으로 하는 동기 회로.
  5. 제1 항에 있어서, 상기 시간/디지털 변환기는
    상기 내부 클락 신호와 상기 피드백 신호의 위상차를 디지털 신호로 변환하여, 상기 지연 제어 신호군을 발생시키는 것을 특징으로 하는 동기 회로.
  6. 제5 항에 있어서, 상기 시간/디지털 변환기는
    상기 내부 클락 신호를 순차적으로 지연시켜, 상기 피드백 신호와 비교하는 다수개의 제1 위상비교기들; 및
    상기 피드백 신호를 순차적으로 지연시켜, 상기 내부 클락 신호와 비교하는 다수개의 제2 위상비교기들을 구비하며,
    상기 위상 제어 신호군은 상기 제1 및 제2 위상비교기들의 출력 신호에 의하여 형성되는 것을 특징으로 하는 동기 회로.
  7. 수신되는 기준 클락 신호에 대하여 동기하는 내부 클락 신호를 발생시키는 동기 회로로서, 상기 내부 클락 신호는 상기 동기 회로의 출력단의 신호인 초기 내부 클락 신호가 상기 출력단으로부터 일정한 거리에 배치되는 회로의 입력단에 전송되는데 소정의 시간으로 지연되는 신호인 상기 동기 회로에 있어서,
    상기 기준 클락 신호와, 상기 내부 클락 신호와 동일한 위상을 가지도록 제어되는 피드백 신호의 위상차에 대응하여 상기 기준 클락 신호를 제1 지연량으로 지연하고, 상기 지연된 기준 클락 신호에 의하여 예비 클락 신호 및 상기 피드백 신호를 발생하는 내부 클락 신호 발생부;
    소정의 지연 제어 신호군에 응답하여, 상기 예비 클락 신호를 제2 지연량을 지연시키며, 상기 초기 내부 클락 신호를 발생시키도록하는 가변 지연 회로; 및
    상기 피드백 신호와 상기 내부 클락 신호의 위상차를 감소시키는 방향으로 상기 가변 지연 회로를 제어하는 상기 지연 제어 신호군을 발생시키는 시간/디지털변환기를 구비하는 것을 특징으로 하는 동기 회로.
  8. 제7 항에 있어서, 상기 동기 회로는
    소정의 구간에서 인에이블되어, 상기 내부 클락 신호 및 상기 피드백 신호에 각각 구동되는 출력 신호를 상기 시간/디지털 변환기에 제공하는 제1 및 제2 스위치를 더 구비하는 것을 특징으로 하는 동기 회로.
  9. 제7 항에 있어서, 상기 내부 클락 신호 발생부는
    상기 기준 클락 신호와 상기 피드백 신호의 위상차를 감지하여, 상기 위상차에 대응하는 위상차 신호를 발생하는 위상 감지기;
    상기 기준 클락 신호를 상기 제1 지연양으로 지연시켜 지연 클락 신호를 발생하는 지연부로서, 상기 제1 지연양은 상기 기준 클락 신호와 상기 피드백 신호의 위상차를 감소시키는 방향으로 상기 위상차 신호에 의하여 제어되는 상기 지연부;
    상기 지연 클락 신호에 의하여 구동되어, 상기 예비 클락 신호와 보조 클락 신호를 발생하는 클락 구동부; 및
    상기 예비 클락 신호로부터 상기 내부 클락 신호까지의 지연 시간이 반영되는 제3 지연양으로 상기 보조 클락 신호를 지연하여 상기 피드백 신호를 발생시키는 지연 반영 회로를 구비하는 것을 특징으로 하는 동기 회로.
  10. 제7 항에 있어서,
    상기 예비 클락 신호와 상기 보조 클락 신호는 동일한 신호인 것을 특징으로 하는 동기 회로.
  11. 제7 항에 있어서, 상기 시간/디지털 변환기는
    상기 내부 클락 신호와 상기 피드백 신호의 위상차를 디지털 신호로 변환하여, 상기 지연 제어 신호군을 발생시키는 것을 특징으로 하는 동기 회로.
  12. 제11 항에 있어서, 상기 시간/디지털 변환기는
    상기 내부 클락 신호를 순차적으로 지연시켜, 상기 피드백 신호와 비교하는 다수개의 제1 위상비교기들; 및
    상기 피드백 신호를 순차적으로 지연시켜, 상기 내부 클락 신호와 비교하는 다수개의 제2 위상비교기들을 구비하며,
    상기 지연 제어 신호군은 상기 제1 및 제2 위상비교기들의 출력 신호에 의하여 형성되는 것을 특징으로 하는 동기 루프.
  13. 제1 입력 신호 및 제2 입력 신호의 위상을 비교하여, 상기 제1 및 제2 입력 신호의 위상차를 디지털 신호로 변환하는 시간/디지털 변환기에 있어서,
    상기 제1 입력 신호를 지연하는 제1 지연 체인;
    상기 제2 입력 신호를 지연하는 제2 지연 체인;
    제1 및 제2 입력단으로 입력되는, 상기 제1 지연 체인의 출력 신호와 상기제2 입력 신호의 위상차의 방향에 따라 논리 상태를 달리하는 출력 신호를 발생하는 제1 위상비교기; 및
    제1 및 제2 입력단으로 입력되는, 상기 제2 지연 체인의 출력 신호와 상기 제1 입력 신호의 위상차의 방향에 따라 논리 상태를 달리하는 출력 신호를 발생하는 제2 위상비교기를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  14. 제13 항에 있어서, 상기 제1 및 제2 위상비교기는 각각
    상기 제1 입력단으로 입력되는 신호와 상기 제2 입력단으로 입력되는 신호에 응답하여 제1 및 제2 감지 신호를 발생하는 예비 래치 회로로서, 상기 제1 및 제2 감지 신호 중에서 하나는 상기 제1 입력단으로 입력되는 신호와 상기 제2 입력단으로 입력되는 신호에서, 위상이 앞서는 신호의 제1 상태로의 천이로부터 위상이 뒤지는 신호의 제2 상태로의 천이 구간에 활성화되는 상기 예비 래치 회로; 및
    상기 제1 및 제2 감지 신호 중에서 활성화되는 신호를 래치 및 반전 래치하여, 제1 및 제2 래치 신호를 발생하는 최종 래치 회로를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  15. 제14 항에 있어서, 상기 예비 래치 회로는
    상기 제2 입력단으로 입력되는 신호에 앞서는 위상의 상기 제1 입력단으로 입력되는 신호의 제1 상태로의 천이에 응답하여 활성화되어 상기 제2 입력단으로 입력되는 신호의 제2 상태로의 천이에 응답하여 비활성화되는 상기 제1 감지 신호와, 상기 제1 입력단으로 입력되는 신호에 앞서는 위상의 상기 제2 입력단으로 입력되는 신호의 제1 상태로의 천이에 응답하여 활성화되어 상기 제1 입력단으로 입력되는 신호의 제2 상태로의 천이에 응답하여 비활성화되는 상기 제2 감지 신호를 발생하는 래치부; 및
    상기 제1 및 제2 감지 신호를 프리차아지시키는 제1 및 제2 프리차아지부를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  16. 제15 항에 있어서, 상기 래치부는
    상기 제1 입력단으로 입력되는 신호에 의하여 게이팅되며, 상기 제1 감지 신호를 발생하는 제1 접합을 가지는 제1 모스 트랜지스터;
    상기 제2 입력단으로 입력되는 신호에 의하여 게이팅되며, 상기 제2 감지 신호를 발생하는 제1 접합을 가지는 제2 모스 트랜지스터;
    상기 제1 모스 트랜지스터의 제2 접합과 접지 전압 사이에 형성되며, 상기 제2 감지 신호에 의하여 게이팅되는 제3 모스 트랜지스터;
    상기 제2 모스 트랜지스터의 제2 접합과 상기 접지 전압 사이에 형성되며, 상기 제1 감지 신호에 의하여 게이팅되는 제4 모스 트랜지스터;
    상기 제1 모스 트랜지스터의 제1 접합과 전원 전압 사이에 형성되며, 상기 제2 감지 신호에 의하여 게이팅되는 제5 모스 트랜지스터; 및
    상기 제2 모스 트랜지스터의 제1 접합과 상기 전원 전압 사이에 형성되며, 상기 제1 감지 신호에 의하여 게이팅되는 제6 모스 트랜지스터를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  17. 제16 항에 있어서,
    상기 제1 내지 제4 모스 트랜지스터는 앤모스 트랜지스터이며,
    상기 제5 및 제6 모스 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 시간/디지털 변환기.
  18. 제15 항에 있어서,
    상기 제1 프리차아지부는 상기 제1 감지 신호에 의하여 게이팅되는 제1 피모스 트랜지스터를 구비하며,
    상기 제2 프리차아지부는 상기 제2 감지 신호에 의하여 게이팅되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  19. 제14 항에 있어서, 상기 최종 래치 회로는
    상기 제1 및 제2 감지 신호에 응답하여 제1 및 제2 출력 신호를 발생하는 래치부;
    상기 제1 감지 신호에 응답하여 상기 제1 출력 신호를 프리차아지시키는 제1 프리차아지부; 및
    상기 제2 감지 신호에 응답하여 상기 제2 출력 신호를 프리차아지시키는 제2 프리차아지부를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  20. 제19 항에 있어서, 상기 래치부는
    상기 제2 출력 신호에 의하여 게이팅되며, 상기 제1 출력 신호를 발생하는 제1 접합을 가지는 제1 모스 트랜지스터;
    상기 제1 출력 신호에 의하여 게이팅되며, 상기 제2 출력 신호를 발생하는 제1 접합을 가지는 제2 모스 트랜지스터;
    상기 제1 모스 트랜지스터의 제2 접합과 접지 전압 사이에 형성되며, 상기 제1 감지 신호에 의하여 게이팅되는 제3 모스 트랜지스터;
    상기 제2 모스 트랜지스터의 제2 접합과 상기 접지 전압 사이에 형성되며, 상기 제2 감지 신호에 의하여 게이팅되는 제4 모스 트랜지스터;
    상기 제1 모스 트랜지스터의 제1 접합과 전원 전압 사이에 형성되며, 상기 제2 출력 신호에 의하여 게이팅되는 제5 모스 트랜지스터; 및
    상기 제2 모스 트랜지스터의 제1 접합과 상기 전원 전압 사이에 형성되며, 상기 제1 출력 신호에 의하여 게이팅되는 제6 모스 트랜지스터를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  21. 제20 항에 있어서,
    상기 제1 내지 제4 모스 트랜지스터는 앤모스 트랜지스터이며,
    상기 제5 및 제6 모스 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 시간/디지털 변환기.
  22. 제19 항에 있어서,
    상기 제1 프리차아지부는 상기 제1 감지 신호에 의하여 게이팅되는 제1 피모스 트랜지스터를 구비하며,
    상기 제2 프리차아지부는 상기 제2 감지 신호에 의하여 게이팅되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 시간/디지털 변환기.
  23. 수신되는 기준 클락 신호에 대하여 동기하는 내부 클락 신호를 발생시키는 동기 방법에 있어서,
    상기 기준 클락 신호와, 상기 내부 클락 신호와 동일한 위상을 가지도록 제어되는 피드백 신호의 위상차에 대응하여 상기 기준 클락 신호를 제1 지연량으로 지연하고, 상기 지연된 기준 클락 신호에 의하여 상기 초기 내부 클락 신호 및 보조 클락 신호를 발생하는 단계;
    상기 보조 클락 신호를 제2 지연량으로 지연시키며, 상기 피드백 신호를 발생시키는 단계;
    상기 내부 클락 신호와 상기 피드백 신호의 위상차를 감지하는 단계;
    상기 내부 클락 신호와 상기 피드백 신호의 위상차를 디지털 신호로 변환하는 단계;
    상기 디지털 신호에 의하여, 소정의 지연 제어 신호군이 발생되는 단계; 및
    상기 지연 제어 신호군에 의하여, 상기 피드백 신호와 상기 내부 클락 신호의 위상차를 감소시키는 방향으로 상기 제2 지연량을 제어하는 단계를 구비하는 것을 특징으로 하는 동기 방법.
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