KR20020040941A - 복합지연라인을 구비하는 레지스터- 제어 대칭 지연동기루프 - Google Patents

복합지연라인을 구비하는 레지스터- 제어 대칭 지연동기루프 Download PDF

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Abstract

디지털로직에 의한 코스락킹 및 아날로그 로직에 의한 미세 락킹을 동시에 할 수 있는 DLL이 제공된다. 상기 DLL은 상기 외부클락과 상기 내부클락의 위상을 비교하여 위상 차를 검출하여 출력하는 위상검출기, 상기 위상검출기의 출력신호에 응답하여 제 1제어신호를 출력하는 쉬프트 레지스터, 상기 위상검출기의 다른 출력신호에 응답하여 제 2제어신호를 출력하는 전하펌프, 및 상기 제 1제어신호 및 상기 제 2제어신호에 응답하여 상기 외부클락을 소정시간 지연지킨 내부클락을 출력하는 지연라인을 구비하며 상기 제 1제어신호는 상기 지연라인의 코스 락킹 (coarse locking)을 조절하고 상기 제 2제어신호는 상기 지연라인의 미세 락킹 (fine locking)을 조절하는 것을 특징으로 한다.

Description

복합지연라인을 구비하는 레지스터-제어 대칭 지연동기 루프{Register-controlled symmetrical delay locked loop including hybrid delay line}
본 발명은 지연동기루프(delay-locked loop; 이하 'DLL'라 한다.)에 관한 것으로, 특히 코스 락킹(coarse locking)과 파인 락킹(fine locking)을 조절 할 수 있는 RSDLL (Register-controlled symmetrical delay locked loop; 이하 'RSDLL'라 한다.)에 관한 것이다.
DLL회로는 반도체 시스템의 고속화에 따른 클락동기(clock synchronization)에 없어서는 안 될 중요한 인터페이스(interface)로 널리 사용된다.
DLL은 아날로그(analog) 방식의 DLL과 디지털(digital) 방식의 DLL이 있다. 아날로그방식의 DLL의 장점은 디지털 방식의 DLL에 비하여 지터(jitter)가 적고, 락킹(locking) 시 페이즈 스텝(phase step)이 작으며, PSRR(power supply rejection ratio)이 좋다. 그러나 전력소모가 많으며, 락킹 시간(locking time)이 길나는 단점이 있다.
레지스터 제어 방식(register- controlled)을 사용하는 디지털 DLL은 락킹 시간은 오래 걸리나 락킹 후에는 외부환경변화에 의한 위상변화를 따라 갈 수 있다.
그러나 지연라인(delay line)의 단수 (stage)가 디지털로(digitally) 조정되므로 락킹 시 최소 페이즈 스텝(phase step)은 하나의 지연소자(delay line)의 지연에 의하여 결정되는 단점이 있다.
도 1은 종래의 RSDLL을 나타내는 블락도이다. 도 1을 참조하면, RSDLL은 위상 검출기(5), 쉬프트 레지스터(7) 및 지연라인(3)을 구비한다. 입력버퍼(1) 및 리플리카 버퍼(9)를 더 구비한다.
위상 검출기(5)는 외부클락(CLKIn)과 궤환되는 내부클락(CLKout)사이의 위상 차를 비교하여 그 차이를 검출하여 왼쪽 전이신호(shift-left) 및 오른쪽 전이 신호(shift -right)신호를 출력한다.
쉬프트 레지스터(7)는 shift-left 또는 shift -right에 응답하여 지연라인(3)을 제어하기 위한 신호를 출력한다. 지연라인(delay line; 3)은 쉬프트레지스터 (7)의 출력신호에 응답하여 지연라인(3)의 지연(delay)을 제어한다.
따라서 지연라인(3)은 외부클락(CLKIn)을 입력으로 하여 소정 시간 지연된 내부클락(CLKout)을 출력한다.
도 2는 종래의 RSDLL의 지연라인(3)을 구체적으로 나타내는 회로도이다. 도 2를 참조하면, 지연라인(3)은 다수개의 단위 지연단(31,33,35)를 구비한다.
RSDLL의 레절루션(resolution)은 지연라인(3)에 사용된 하나의 단위 지연단(a delay unit, 또는 delay stage, 예컨대 35)의 크기에 의하여 결정된다. 따라서 미세한 락킹(fine locking)특성을 가지려면 단위 지연단(35)의 지연(delay)이 작아야 한다.
DLL의 락킹 범위(locking range)는 지연라인(3)에 사용된 단위 지연단의 개수에 의하여 결정된다. 따라서 최대 동작 클락 사이클 시간을 모두 커버하기 위해 단위 지연단(35)의 개수는 많아져야한다.
예를 들면, 최대 동작 클락 사이클 시간이 10ns이고, 락킹 레절루션(locking resolution)을 20ps로 하려면, 최소 500 단(delay stages)의 단위 지연단(35)이 요구되므로 지연 라인(3)의 레이 아웃(layout)면적이 증가되며 전력소비도 많다.
또한 도 2의 지연라인(3)은 디지털로 제어(digitally control)를 받아서 지연이 조절되나 단위 지연단(31)의 지연보다 미세하게 지연을 제어하지 못하는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는 빠른 락킹 시간을 가지며, 위상 변화에 따른 미세한 튜닝(tuning)을 할 수 있는 DLL을 제공하는 것이다.
또한, 지연 라인(3)의 크기를 대폭 줄여 지연 라인(3)이 레이 아웃(layout)되는 면적을 줄이고, DLL에서 소비되는 전력을 크게 줄일 수 있는 DLL을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 RSDLL을 나타내는 블락도이다.
도 2는 종래의 RSDLL의 지연소자를 구체적으로 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 RSDLL의 블락도이다.
도 4는 본 발명의 일 실시예에 지연소자를 구체적으로 나타내는 회로도이다.
도 5는 도 4의 지연소자를 구체적으로 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 지연 동기 루프는 위상 검출기, 쉬프트 레지스터, 전하 펌프 및 지연 라인을 구비한다. 위상 검출기는 상기 외부클락과 상기 내부클락의 위상을 비교하여 위상 차를 검출하여 출력하며, 쉬프트 레지스터는 상기 위상검출기의 출력신호에 응답하여 제 1제어신호를 출력한다.
전하 펌프는 상기 위상검출기의 다른 출력신호에 응답하여 제 2제어신호를 출력하며, 지연 라인은 상기 제 1제어신호 및 상기 제 2제어신호에 응답하여 상기 외부클락을 소정시간 지연지킨 내부클락을 출력하며, 상기 제 1제어신호는 상기 지연라인의 코스 락킹(coarse locking)을 조절하고 상기 제 2제어신호는 상기 지연라인의 미세 락킹(fine locking)을 조절한다.
상기 지연라인은 다수개의 단위 지연단을 구비하며 상기 단위 지연단은 상기 외부클락 및 상기 제 1제어신호에 응답하는 제 1부정 논리곱, 상기 제 1논리게이트의 출력신호 및 제 1입력신호에 응답하는 제 2부정 논리곱, 상기 제 2논리게이트의 출력신호 및 제 2입력신호에 응답하는 제 3부정 논리곱을 구비하며, 상기 제 1, 2 또는 3 부정 논리곱의 출력단의 어느 하나에 상기 제 2제어신호에 응답하여 상기지연라인의 미세 락킹(fine locking)을 조절하는 지연 제어부를 구비한다.
바람직하게는, 상기 지연 제어부는 드레인이 상기 제 2논리게이트의 출력단에 접속되고, 상기 제 2제어신호가 게이트로 입력되는 제 1MOS 트랜지스터, 게이트가 상기 제 1MOS 트랜지스터의 소오스에 접속되고 드레인 및 소오스가 제 1전원에 접속되는 제 2MOS 트랜지스터, 및 게이트가 상기 제 1MOS 트랜지스터의 소오스에 접속되고 드레인 및 소오스가 제 2전원에 접속되는 제 3MOS 트랜지스터를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 RSDLL의 블락도이다. 도 3을 참조하면, RSDLL은 위상 검출기(phase detector), 쉬프트 레지스터(shift register), 지연 라인(delay line) 및 전하 펌프(charge pump)를 구비한다.
입력버퍼(10)는 시스템 클락(CLK)에 응답하여 시스템 클락(CLK)을 소정시간 지연시키며 버퍼링된 외부클락(CLKin)을 출력한다.
리플리카(replica) 입력버퍼(60)는 입력 버퍼(10)에서의 전달지연과 내부클락(CLKout)의 지연매칭(delay matching)을 위하여 궤환 경로(feedback path)에 사용된다.
위상 검출기(20)는 외부클락(CLKIn)과 지연라인(40)을 통하여 지연된 궤환 클락신호(CLKout)의 상대적인 위상 차(phase difference)를 비교하여, 쉬프트 레지스터30)를 제어하기 위한 왼쪽 전이 제어신호(Shift left control signal; Shift -left) 및 오른쪽 전이 제어신호(shift right control signal; Shift- right)를 출력한다.
쉬프트 레지스터30)는 다수개의 플립플롭(flip-flop)을 구비하며, Shift-left 또는 Shift-right에 응답하여 지연라인(40)의 지연시간을 조절하기 위한 제어신호(control signal; DCON)를 지연라인(40)으로 출력한다.
또한 위상 검출기(20)는 외부클락(CLKIN)과 리플리카(replica) 입력버퍼(60)를 통하여 궤환되는 내부클락(CLKout)사이의 위상차(phase difference)를 비교하여 그 차이를 검출하여 업 제어신호(up control signal; UP) 및 다운 제어신호(down control signal; DOWN)를 출력한다.
전하 펌프(50)는 Up 또는 Down에 응답하여 지연 라인(40)의 지연 시간을 조절하기 위한 아날로그 제어신호(VCON)를 출력한다.
지연 라인(40)은 DCON에 응답하여 코스 락킹(coarse locking)를 수행하며, VCON에 응답하여 미세 락킹(fine locking)을 할 수 있다. 따라서 지연 라인(40)은 외부클락(CLKin)을 소정시간 지연시킨 내부클락(CLKout)을 출력한다.
출력버퍼(70)는 내부클락(CLKout)에 동기되어 메모리 셀 어레이에 저장된 데이터(OUT_DAT)를 출력한다. 데이터 스트로브 버퍼(75)는 내부클락(CLKout)에 동기된 데이터 스트로브 신호(data strobe signal; DQS)를 출력한다. 출력버퍼(70)와 데이터 스트로브 버퍼(75)의 지연 시간을 동일하다.
도 4는 본 발명의 일 실시예에 지연라인을 구체적으로 나타내는 회로도이다. 도 4를 참조하면, 지연라인(40)은 다수개의 단위 지연단(41, 43, 45)을 구비한다.
도 4는 3단의 단위 지연단이 직렬로 연결되는 지연라인(three stage delay line; 40, 43 및 45)을 나타낸다.
단위 지연단(41)은 제 1논리게이트(401), 제 2논리게이트(407) 및 제 3논리게이트(409)를 구비한다. 제 1논리게이트(401), 제 2논리게이트(407) 및 제 3논리게이트(409)는 부정논리곱(NAND)으로 구성된다.
또한 단위 지연단(41,43, 45)의 제 2논리 게이트(407)의 출력단에는 가변지연부(430)를 더 구비한다. 가변지연부(430)는 클락 경로(clock path)의 어디에도 접속될 수 있다.
도 5는 도 4의 지연소자를 좀 더 구체적으로 나타내는 회로도이다. 가변지연부(450)는 드레인이 제 2논리게이트(411)에 접속되고, 제어신호(VCON)가 게이트로 입력되는 NMOS 트랜지스터 N1, 게이트가 NMOS 트랜지스터 N1의 소오스에 접속되고 드레인 및 소오스가 접지전원(Vss)에 접속되는 NMOS 트랜지스터 N3 및 게이트가 NMOS 트랜지스터 N1의 소오스에 접속되고 드레인 및 소오스가 전원(Vdd)에 접속되는 PMOS 트랜지스터 P1을 구비한다.
도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 RSDLL의 동작이 상세히 설명된다. 외부클락(CLKIn)은 모든 단위 지연단(40, 43, 45)의 공통입력으로 사용된다.
쉬프트 레지스터(30)는 Shift-left 또는 Shift-right에 응답하여 지연에 필요한 단수(delay stage)를 선택하기 위한 제어신호(DCON)을 논리 '하이'로 출력한다.
내부클락(CLKout)의 위상이 외부클락(CLKIn)의 위상보다 앞서면, 지연라인(40)의 지연이 필요하다. 예컨대 2단의 지연(2 stage unit-delay)이 필요하면, 두 번째 단위 지연단(43)이 선택되고 부정 논리곱(403)으로 입력되는 제어신호 (DCON)만 논리 '하이'로 출력된다. 이 경우 지연 경로(delay path)는 점선으로 표시한 바와 같이 부정 논리곱 403 - 411 - 413 - 415 - 417 - 419로 된다.
세 번째 지연단(41)의 제 2논리게이트(407)의 한 단자에는 전원 전압(Vdd)이 인가되고 제 3논리게이트(409)의 한 단자에는 논리 '로우'가 입력된다.
선택된 지연단(43) 및 그 전의 지연단(45)의 제 2논리게이트(413 및 417)의 한 단자에는 논리 '하이'가 입력된다.
따라서, 외부 클락(CLKIn)은 지연 경로를 거치면서 단위 지연단의 지연의 복수배 만큼 지연된 내부클락(CLKout)를 출력한다. 즉, 쉬프트 레지스터(30)을 이용하여 단위 지연단의 수를 조절하여 코스 락킹(coarse locking)을 할 수 있다.
또한 지연라인(40)은 전하펌프(50)의 출력신호(VCON)에 응답하여 지연시간이 가변된다. 즉, 지연라인(40)의 가변제어부(450)는 아날로그 제어신호(VCON)에 응답하여 위상을 조절함으로서 지연(delay)을 미세(fine)하게 조절할 수 있다.
가변지연부(450)는 PMOS트랜지스터(P1)를 이용한 커패시터 및 NMOS트랜지스터(N3)를 이용한 커패시터를 동시에 구비하고 있다. 이는 지연라인(40)을 지나는 클락을 대칭적(symmetrical)으로 유지하게 하기 위함이다.
본 발명의 일 실시예에 따른 RSDLL은 빠른 락킹 시간(locking time)을 구비하며, 위상의 변화에도 미세한 튜닝(tuning)를 할 수 있는 장점이 있으며, 지연 라인의 크기가 대폭 줄어들어 지연라인의 레이아웃 면적이 줄어들고 소비전력도 줄어드는 장점이 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 DLL은 디지털로직에 의한 코스락킹 및 아날로그 로직에 의한 미세 락킹을 동시에 할 수 있는 장점이 있다.
또한, 지연 라인의 크기가 대폭 줄어들어 지연라인의 레이아웃 면적이 줄어들고 소비전력도 줄어드는 장점이 있다.

Claims (8)

  1. 외부클락에 동기된 내부클락을 발생하는 지연동기 루프(delay locked loop; DLL)에 있어서,
    상기 외부클락과 상기 내부클락의 위상을 비교하여 위상 차를 검출하여 출력하는 위상검출기;
    상기 위상검출기의 출력신호에 응답하여 제 1제어신호를 출력하는 쉬프트 레지스터;
    상기 위상검출기의 다른 출력신호에 응답하여 제 2제어신호를 출력하는 전하펌프;및
    상기 제 1제어신호 및 상기 제 2제어신호에 응답하여 상기 외부클락을 소정시간 지연지킨 내부클락을 출력하는 지연라인을 구비하며,
    상기 제 1제어신호는 상기 지연라인의 코스 락킹(coarse locking)을 조절하고 상기 제 2제어신호는 상기 지연라인의 미세 락킹(fine locking)을 조절하는 것을 특징으로 하는 DLL.
  2. 제 1항에 있어서, 상기 지연라인은 다수개의 단위 지연단을 구비하며,
    상기 단위 지연단은,
    상기 외부클락 및 상기 제 1제어신호에 응답하는 제 1부정 논리곱;
    상기 제 1논리게이트의 출력신호 및 제 1입력신호에 응답하는 제 2부정 논리곱;
    상기 제 2논리게이트의 출력신호 및 제 2입력신호에 응답하는 제 3부정 논리곱을 구비하며,
    상기 제 1, 2 또는 3 부정 논리곱의 출력단의 어느 하나에 상기 제 2제어신호에 응답하여 상기 지연라인의 미세 락킹(fine locking)을 조절하는 지연 제어부를 구비하는 것을 특징으로 하는 DLL.
  3. 제 2항에 있어서, 상기 지연 제어부는
    드레인이 상기 제 2논리게이트의 출력단에 접속되고, 상기 제 2제어신호가 게이트로 입력되는 제 1MOS 트랜지스터;
    게이트가 상기 제 1MOS 트랜지스터의 소오스에 접속되고 드레인 및 소오스가 제 1전원에 접속되는 제 2MOS 트랜지스터; 및
    게이트가 상기 제 1MOS 트랜지스터의 소오스에 접속되고 드레인 및 소오스가 제 2전원에 접속되는 제 3MOS 트랜지스터를 구비하는 것을 특징으로 하는 DLL.
  4. 제 3항에 있어서, 상기 단위 지연단이 선택되는 경우 상기 제 1제어신호는 제 1상태가 되며,
    상기 단위 지연단이 선택되지 않은 경우 상기 제 1제어신호는 제 2상태가 되는 것을 특징으로 하는 DLL.
  5. 데이터를 저장하는 메모리 셀 어레이를 구비하는 SDRAM(synchrnous dynamic ramdom access memory)에 있어서,
    시스템 클락을 버퍼링하여 외부 클락을 출력하는 입력버퍼;
    외부클락에 동기된 내부클락을 발생하는 지연동기 루프;
    상기 내부클락에 동기되어 상기 데이터를 출력하는 출력버퍼; 및
    상기 내부 클락에 응답하여 상기 입력버퍼의 지연과 지연정합을 위한 리플리카 버퍼를 구비하며,
    상기 지연동기 루프는,
    상기 외부클락과 상기 리플리카 버퍼의 출력위상을 비교하여 위상 차를 검출하여 출력하는 위상검출기;
    상기 위상검출기의 출력신호에 응답하여 제 1제어신호를 출력하는 쉬프트 레지스터;
    상기 위상검출기의 다른 출력신호에 응답하여 제 2제어신호를 출력하는 전하펌프; 및
    상기 제 1제어신호 및 상기 제 2제어신호에 응답하여 상기 외부클락을 소정시간 지연지킨 내부클락을 출력하는 지연라인을 구비하며,
    상기 제 1제어신호는 상기 지연라인의 코스 락킹(coarse locking)을 조절하고 상기 제 2제어신호는 상기 지연라인의 미세 락킹(fine locking)을 조절하는 것을 특징으로 하는 SDRAM.
  6. 제 5항에 있어서, 상기 지연라인은 다수개의 단위 지연단을 구비하며,
    상기 단위 지연단은,
    상기 외부클락 및 상기 제 1제어신호에 응답하는 제 1부정 논리곱;
    상기 제 1논리게이트의 출력신호 및 제 1입력신호에 응답하는 제 2부정 논리곱;
    상기 제 2논리게이트의 출력신호 및 제 2입력신호에 응답하는 제 3부정 논리곱을 구비하며,
    상기 제 1, 2 또는 3 부정 논리곱의 출력단의 어느 하나에 상기 제 2제어신호에 응답하여 상기 지연라인의 미세 락킹(fine locking)을 조절하는 지연 제어부를 구비 하는 것을 특징으로 하는 SDRAM.
  7. 제 6항에 있어서, 상기 지연 제어부는
    드레인이 상기 제 2논리게이트의 출력단에 접속되고, 상기 제 2제어신호가 게이트로 입력되는 제 1MOS 트랜지스터;
    게이트가 상기 제 1MOS 트랜지스터의 소오스에 접속되고 드레인 및 소오스가 제 1전원에 접속되는 제 2MOS 트랜지스터; 및
    게이트가 상기 제 1MOS 트랜지스터의 소오스에 접속되고 드레인 및 소오스가 제 2전원에 접속되는 제 3MOS 트랜지스터를 구비하는 것을 특징으로 하는 SDRAM.
  8. 제 7항에 있어서, 상기 단위 지연단이 선택되는 경우 상기 제 1제어신호는 제 1상태가 되며,
    상기 단위 지연단이 선택되지 않은 경우 상기 제 1제어신호는 제 2상태가 되는 것을 특징으로 하는 SDRAM.
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