KR20190137947A - 메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들 - Google Patents

메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들 Download PDF

Info

Publication number
KR20190137947A
KR20190137947A KR1020197035629A KR20197035629A KR20190137947A KR 20190137947 A KR20190137947 A KR 20190137947A KR 1020197035629 A KR1020197035629 A KR 1020197035629A KR 20197035629 A KR20197035629 A KR 20197035629A KR 20190137947 A KR20190137947 A KR 20190137947A
Authority
KR
South Korea
Prior art keywords
delay line
delay
data strobe
adjustable
signal
Prior art date
Application number
KR1020197035629A
Other languages
English (en)
Other versions
KR102345936B1 (ko
Inventor
얀타오 마
휴이 티. 보
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20190137947A publication Critical patent/KR20190137947A/ko
Application granted granted Critical
Publication of KR102345936B1 publication Critical patent/KR102345936B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output

Landscapes

  • Dram (AREA)

Abstract

메모리 디바이스에서 일정한 DQS-DQ 지연을 제공하기 위한 장치들 및 방법들이 설명된다. 예시적인 장치는, 메모리 내부에 데이터 스트로브 신호 경로의 루프 지연에 대응하는 지연을 제공하도록 구성된 제 1 조정가능 지연 라인, 내부 데이터 스트로브 신호 경로 내에 포함되는 제 2 조정가능 지연 라인, 및 제 1 및 제 2 조정가능 지연 라인들에 결합되며, 데이터 스트로브 신호 경로 및 제 1 조정가능 지연 라인으로부터의 출력에 응답하여 제 2 조정가능 지연 라인의 지연을 조정하도록 구성되는 타이밍 제어 회로를 포함한다.

Description

메모리 디바이스에서 일정한 DQS-DQ 지연을 제공하기 위한 장치들 및 방법들
메모리 디바이스와 연관된 외부 제어기는 메모리 디바이스로 보내지는 기입 동작들과 관련하여 DQS-DQ 지연을 이용할 수 있다. 본 개시에 따른 DQ 신호는, 외부 제어기로부터 메모리 디바이스로 기입되는 데이터를 운반하는 신호이다. DQS 신호는, 데이터가 메모리에 의한 캡처(capture)를 위해 DQ 신호 라인들 상에서 이용가능하다는 표시를 외부 제어기로부터 메모리로 제공하는 데이터 스트로브(strobe) 신호이다. DQS 신호는 메모리 패드를 통해 메모리에서 수신되고, 내부 신호 경로를 통과하며, DQS 신호가 DQ 신호에 의해 운반되는 인입 기입 데이터를 클럭킹(clock)하는 하나 이상의 데이터 래치(latch)들에 도착할 수 있다. DQ 신호는 일반적으로, DQS 신호가 내부 DQS 신호 경로를 통해 전파하는 것을 가능하게 하기 위하여 DQS 신호 뒤에서 특정 지연만큼 래깅(lag)된다. 외부 제어기가 DQ 신호를 지연시키는 양은, 내부 DQS 신호 경로와 연관된 루프 지연을 측정하는 DQS 트레이닝 절차를 통해 설정될 수 있다.
내부 DQS 신호 경로의 루프 지연은 상이한 동작 상태들 하에서 변화할 수 있다. 예를 들어, 온도 변동들이 내부 DQS 신호 경로와 연관된 다양한 게이트들 또는 다른 스테이지들을 통해 DQS 신호가 전파하는 레이트(rate)의 변화들을 초래할 수 있다. 메모리 디바이스의 전원 공급 전압의 변동들이 또한 내부 DQS 신호 경로를 통해 DQS 신호가 전파하는 레이트의 변화들을 초래할 수 있다. 프로세스 변동들이 또한 지연 변동들에 기여하는 인자일 수 있다. 내부 DQS 신호 경로에서의 전파 시간에 영향을 줄 수 있는 다양한 인자들은 일반적으로 본원에서 PVT 변동들로서 지칭된다. PVT 변동들로부터 기인하는 내부 DQS 신호 경로의 루프 지연의 변화들은 외부 제어기의 DQS-DQ 지연이 부정확하게 되는 것을 야기할 수 있다.
메모리 디바이스들은 전형적으로 루프 지연을 연속적으로 모니터링하고 그에 따라서 DQS-DQ 지연을 조정함으로써 변화하는 루프 지연의 이슈를 처리한다. 루프 지연의 변화들을 추적하기 위하여, 제어기는 메모리의 동작 동안 다수의 DQS 트레이닝 절차들을 실행할 수 있다. 이러한 추가적인 제어기 동작들은 속도, 효율 및 전력 소모와 관련하여 비용이 많이 들게 될 수 있다. 따라서, 외부 제어기가 다수의 DQS 트레이닝 절차들을 최소화하거나 또는 제거할 수 있도록 덜 가변적인 DQ-DS 지연을 갖는 것이 메모리에 대한 관련 분야에서 요구된다.
도 1은 본 개시의 일 실시예에 따른 메모리의 일 부분의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 타이밍 제어 회로의 블록도이다.
도 3a는 본 개시의 일 실시예에 따른 조정가능 지연 라인의 블록도이다.
도 3b는 본 개시의 일 실시예에 따른 투박한(coarse) 지연 라인의 개략도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 내에서 일정한 DQS-DQ 지연을 제공하는 방법을 예시하는 순서도이다.
도 5는 본 개시의 일 실시예에 따른 제어 타이밍 회로가 만날 수 있는 예시적인 전압 강하 시나리오를 예시하는 신호 트레이스(trace)들의 도면이다.
도 6은 본 개시의 일 실시예에 따른 대안적인 타이밍 제어 회로의 블록도이다.
본 개시는 메모리 디바이스 내에서의 DQS-DQ 지연 변동성을 감소시키기 위한 시스템들 및 방법들에 관한 것이다. 본 개시에 따른 실시예들은, 메모리 디바이스의 동작 동안 루프 지연이 변화할 때 내부 DQS 신호 경로들에 대해 조정들을 수행하는 것에 관한 것이다. 이러한 방식으로, 외부 제어기는 일단 초기 트레이닝 절차 동안 루프 지연을 측정하고, 그런 다음 메모리의 동작 전체에 걸쳐 그 측정에 의존할 수 있다. 외부 제어기는, 메모리의 동작 동안 발생하는 반복된 트레이닝 절차들을 통해 내부 DQS 신호 경로의 루프 지연을 연속적으로 측정해야 할 필요가 없을 수 있다.
본 개시에 따른 실시예들은 DQS 신호의 적절한 타이밍을 제공하기 위해 함께 동작하는 2개의 조정가능 지연 라인들을 포함하는 타이밍 제어 회로에 관한 것이다. 제 1 조정가능 지연 라인은 조절형(regulated) 지연 라인일 수 있다. 본원에서 사용되는 "조절형" 지연 라인은, 전압 및 온도 변동들이 지연 라인을 통해 신호들이 전파되는 레이트에 영향을 주는 것을 방지하기 위하여 전압 및 온도가 보상되는 것이다. 그에 반해서, "비조절형(unregulated)" 지연 라인은 전압 및 온도가 보상되지 않는 것이다. 제 1 조정가능 지연 라인은 초기화 절차를 통해 설정되는 지연을 포함할 수 있다. 일단 초기화되면, 제 1 조정가능 지연 라인에 의해 제공되는 지연의 양이 고정되고, 이는 데이터가 메모리에 기입될 때 변화하지 않는다. 내부 DQS 신호 경로의 일 부분을 형성하는 제 2 조정가능 지연 라인은 제 1 조정가능 지연 라인의 출력에 부분적으로 기초하여 조정될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리(100)의 일 부분의 블록도이다. 메모리(100)는, 예를 들어, DRAM 메모리 셀들, SRAM 메모리 셀들, 플래시 메모리 셀들, 또는 어떤 다른 유형의 메모리 셀들일 수 있는 메모리 셀들의 어레이(104)를 포함한다. 메모리(100)는 일반적으로, 메모리(100)와 통신하도록 구성된 적어도 하나의 프로세서를 포함하는 더 큰 디지털 시스템과 협동하여 동작하도록 구성된다. 본 설명에서, "외부"는 메모리(100)의 외부의 신호들 및 동작들을 지칭하며, "내부"는 메모리(100) 내의 신호들 및 동작들을 지칭한다. 예시적인 예로서, 메모리(100)는, 메모리(100)로 외부 명령들 및 클럭 신호들을 제공하는 마이크로프로세서에 결합될 수 있다. 본 설명에서 예들이 동기식 메모리 디바이스들에 관한 것이지만, 본원에서 설명되는 원리들은 다른 유형의 동기식 집적 회로들에 마찬가지로 적용될 수 있다.
메모리(100)는 일반적으로 외부 디바이스로부터 수신된 판독 및/또는 기입 명령들을 실행하도록 구성된다. 판독 명령들은 데이터 버스 DQ를 통해 어레이(104) 내에 저장된 데이터를 외부 디바이스로 제공한다. 기입 명령들은 데이터 버스 DQ를 통해 외부 디바이스로부터 데이터를 수신하고, 데이터를 메모리 어레이(104)에 저장한다. 다음의 설명은 전반적으로 예로서 그리고 비제한적으로 기입 명령들을 기준으로 한다. 메모리(100)에 데이터를 기입할 때, 외부 제어기는 메모리 어레이(104)에 기입될 데이터를 가지고 데이터 버스 DQ를 드라이브(drive)할 것이며, 데이터 스트로브 DQS 신호를 통해 기입 데이터가 이용가능하다는 것을 메모리(100)에 시그널링(signal)할 것이다. 메모리 어레이(104)에 기입될 데이터는 DQ 패드들(110)을 통해 메모리(100)에서 수신되고, 그리고 이로부터 기입 입력 로직(114)으로 수신된다. DQS 신호는 DQS 패드(118)를 통해 메모리(100)에서 수신되고, 내부 DQS 신호 경로를 통해 이로부터 기입 입력 로직(114)으로 수신된다. DQS 신호가 기입 입력 로직(114)에 도착할 때, DQS 신호는 DQ 신호 라인들로부터 기입 데이터를 캡처하도록 래치 또는 유사한 디바이스를 클럭킹한다.
메모리 시스템(100)은 명령 버스(120)를 통해 메모리 명령들을 수신하는 명령 디코더(116)를 포함한다. 명령 디코더(116)는, 메모리 어레이(104) 상에 다양한 동작들을 수행하기 위한 대응하는 제어 신호를 생성함으로써 명령 버스(120)에 인가되는 메모리 명령들에 응답한다. 예를 들어, 명령 디코더(116)는 메모리 어레이(104)로 데이터를 기입하기 위한 및/또는 이로부터 데이터를 판독하기 위한 내부 제어 신호들을 생성할 수 있다. 특정 명령과 연관된 로우(row) 및 컬럼(column) 어드레스 신호들이 어드레스 버스(124)를 통해 메모리(100)에 인가된다. 어드레스 버스(124)는 로우 및 컬럼 어드레스 신호들을 어드레스 레지스터(128)로 제공한다. 그러면 어드레스 레지스터(128)는 메모리 어레이(104)로 별개의 컬럼 어드레스 및 별개의 로우 어드레스를 출력한다.
도 1에서 보여질 수 있는 바와 같이, 로우 및 컬럼 어드레스들은 각기 어드레스 레지스터(128)에 의해 로우 어드레스 디코더(132) 및 컬럼 어드레스 디코더(136)에 제공될 수 있다. 컬럼 어드레스 디코더(128)는 개별적인 컬럼 어드레스들에 대응하는 어레이(104)를 통해 연장하는 비트 라인들을 선택한다. 로우 어드레스 디코더(132)는, 수신된 로우 어드레스들에 대응하는 어레이(104) 내의 메모리 셀들의 개별적인 로우들을 활성화하는 워드 라인 드라이버 또는 유사한 컴포넌트를 포함하거나 또는 이에 결합된다. 수신된 컬럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입력-출력 데이터 버스(108)를 통해 데이터 출력 버퍼 또는 유사한 컴포넌트에 판독 데이터를 제공하기 위해 판독/기입 회로부(140)에 결합된다. 기입 데이터는 데이터 입력 버퍼 또는 유사한 컴포넌트 및 메모리 어레이 판독/기입 회로부(140)를 통해 메모리 어레이(104)에 인가된다.
언급된 바와 같이, DQS 신호는 DQS 패드(118)를 통해 메모리(100)에서 수신되며, 이로부터 내부 DQS 신호 경로를 통해 기입 입력 로직(114)으로 이동한다. 이러한 내부 DQS 신호 경로는, DQS 신호가 기입 입력 로직(114)에 도착하고 DQ 신호 라인들로부터 기입 데이터를 캡처하도록 래치 또는 유사한 디바이스를 클럭킹할 때 종료되는 루프를 형성한다. 내부 DQS 신호 경로는, 경로의 루프 지연이 초기화 프로세스 동안 측정된 초기 양으로부터 벗어나는 것을 초래하는 PVT 변동들을 겪을 수 있다. 본 개시에 따른 실시예들은, 이러한 변화들을 모니터링하고 내부 DQS 신호 경로의 일 부분을 형성하는 조정가능 지연 라인에 대하여 조정들을 수행하는 타이밍 제어 회로(106)에 관한 것이다. 본 개시의 일부 실시예들에 있어서, 타이밍 제어 회로(106)는 메모리의 동작 동안 변화들을 모니터링하고 조정들을 수행할 수 있다. 이러한 조정들은, 내부 DQS 신호 경로의 루프 지연을 초기 절차 동안 측정된 루프 지연과 다시 정렬되게끔 하기 위해 조정가능 지연 라인의 지연을 증가시키거나 또는 감소시킨다. 이러한 방식으로, 메모리 디바이스(100)는, 외부 제어부가 다수의 DQS 트레이닝 절차들을 감소시키거나 또는 제거할 수 있도록 일정한 DQS-DQ 지연을 유지한다.
일 측면에 있어서, 타이밍 제어 회로(106)는 정상 메모리 동작들 동안 조정가능 지연 라인에 대한 조정들을 수행한다. 본원에서 사용될 때, "정상" 메모리 동작들은 일반적으로, 메모리가 초기화 절차를 겪은 이후에 발생하는 임의의 메모리 동작 또는 메모리 상태를 포함한다. 정상 메모리 동작들은, 데이터가 메모리(100)로부터 판독되고 이로 기입되는 판독 및/또는 기입 메모리 동작들을 포함할 수 있다. 정상 메모리 동작들은 또한, 어떠한 특정 데이터 전송 동작들도 일어나지 않는 아이들(idle) 상태를 포함할 수 있다. 조정가능 지연 라인에 대한 조정들을 수행할 수 있는 타이밍 제어 회로 실시예가 이제 도 2를 참조하여 설명될 것이다.
도 2는 본 개시의 일 실시예에 따른 타이밍 제어 회로(200)의 블록도이다. 타이밍 제어 회로(200)는 일반적으로, DQS 신호가 적절한 타이밍을 가지고 데이터 신호들 DQ0-DQX를 래치하도록 데이터 스트로브 신호 DQS의 내부 타이밍을 제어하도록 구성된다. DQS 신호는 DQS 패드(204)를 통해 입력으로서 수신된다. DQ0-DQX 신호들은 DQ 패드들(208a-x)을 통해 입력으로서 수신된다. DQS 신호 및 DQ0-DQX 신호들은, 예를 들어, 외부 제어기일 수 있는 외부 소스에 의해 제공될 수 있다. 각각의 DQ 패드(208a-x)는 입력 버퍼(212a-x)에 결합된다. 입력 버퍼들(212a-x)은, 패드들(208a-x)로부터 입력 신호들을 수신하고 예컨대 증폭에 의해 신호들을 조절하도록 구성될 수 있다. 입력 버퍼들(212a-x)은 DQS 신호에 응답하여 데이터 래치들(216a-x)에 의해 캡처되는 증폭된 신호들을 출력으로서 제공한다. 보다 더 구체적으로, 데이터 래치들(216a-x)은, 내부 DQS 신호 경로를 통과한 외부적으로 수신된 DQS 신호들의 버전에 응답하여 입력 버퍼들(212a-x)에 의해 제공되는 신호들을 캡처한다. 이하에서 더 상세하게 설명되는 바와 같이, 이러한 내부 DQS 신호 경로는, 이것이 DQS 패드(204)에서 수신되는 시간에 대하여 신호를 느리게 하는 지연 및 분배 컴포넌트들을 포함한다.
타이밍 제어 회로(200)는 도 1에 예시된 메모리(100)와 같은 메모리의 컴포넌트일 수 있다. DQS 패드(204) 및 DQ 패드들(208a-x)은 도 1의 DQS 패드(118) 및 DQ 패드들(110)에 대응할 수 있다. 도 1과 관련하여 설명된 바와 같이, DQS 패드(204) 및 DQ 패드들(208a-x)에 입력을 제공하는 외부 소스는 외부 제어기일 수 있다. 추가로, 입력 버퍼들(212a-x) 및 데이터 래치들(216a-x)은 도 1의 기입 입력 로직(114)의 컴포넌트일 수 있다. 도 2에 도시된 바와 같이, 데이터 래치들(216a-x)은 래치된 데이터 형태의 출력을 메모리 어레이에 제공할 수 있다. 이러한 메모리 어레이는 도 1의 메모리 어레이(104)에 대응할 수 있다. 도 2가 DQ 패드들(208a 및 208x), 입력 버퍼들(212a 및 212x), 및 데이터 래치들(216a 및 216x)을 예시하지만, 본 개시의 실시예들은 도시된 것보다 더 많은 DQ 패드들, 입력 버퍼들, 및 데이터 래치들을 포함할 수 있다는 것이 이해될 것이다. 도 2에 도시된 DQ 패드들, 입력 버퍼들, 및 데이터 래치들의 수는 단순성을 위하여 감소되었으며, 본 개시의 범위를 제한하도록 의도되지 않는다.
타이밍 제어 회로(200)는 DQS 신호의 적절한 타이밍을 제공하기 위해 함께 동작하는 2개의 조정가능 지연 라인들(220, 224)을 포함한다. 제 1 조정가능 지연 라인(220)은 조절형 지연 라인일 수 있다. 보다 더 구체적으로, 제 1 조정가능 지연 라인(220)은 전압 및 온도 보상될 수 있으며, 즉, 전압 및 온도 변동들이 제 1 조정가능 지연 라인(220)을 통해 신호들이 전파되는 레이트에 영향을 주지 않는다. 제 1 조정가능 지연 라인(220)은 초기화 절차를 통해 설정되는 지연을 포함한다. 이하에서 더 상세하게 설명되는 바와 같이, 초기화 절차는 일반적으로 투박한 잠금(lock) 부분 및 정적 잠금 부분을 포함한다. 일단 초기화되면, 제 1 조정가능 지연 라인(220)에 의해 제공되는 지연의 양이 고정되고, 이는 데이터가 DQS 패드(204) 및 DQ 패드들(208a-n)을 통해 메모리에 기입될 때 변화하지 않는다.
제 2 조정가능 지연 라인(224)은 초기화 절차를 통해 초기 양으로 설정된 지연을 포함한다. 제 2 조정가능 지연 라인(224)은 도 2에서 DQSDLY로서 표시된 지연된 DQS 신호를 제공한다. 제 1 조정가능 지연 라인(220)과는 달리, 제 2 조정가능 지연 라인(224)에 의해 제공되는 지연의 양은 초기화 이후에 고정되지 않는다. 대신에, 제 2 조정가능 지연 라인(224)에 의해 제공되는 지연의 양은, 데이터가 DQS 패드(204) 및 DQ 패드들(208a-x)을 통해 메모리에 기입될 때와 같은 정상 메모리 동작들 동안 동적으로 조정된다. 제 2 조정가능 지연 라인(224)에 설정되는 초기 양은 구현예에 따라 변화할 수 있다. 일부 경우들에 있어서, 제 2 조정가능 지연 라인(224)은, 지연들이 동일한 양으로 증가하거나 또는 감소할 수 있도록 중심화(center)될 수 있다. 다른 경우들에 있어서, 제 2 조정가능 지연 라인(224)는, 메모리가 동작함에 따라 일반적으로 증가하는 지연을 예상하여 처음에는 낮은 양으로 설정될 수 있다.
제 2 조정가능 지연 라인(224)은, 데이터 래치들(216a-x)에서 기입 데이터를 래치하기 위해 사용되는 내부 데이터 스트로브 신호를 제공한다. 이와 관련하여, 제 2 조정가능 지연 라인(224)은, 추가적으로 클럭 분배 트리(236)를 포함하는 내부 DQS 신호 경로의 부분이다. 제 1 조정가능 지연 라인(220)은 초기화 절차를 통해 측정되는 바와 같은 내부 DQS 신호 경로에 대한 루프 지연의 고정된 표시를 제공한다. 내부 신호 경로는, 루프 지연이 초기화 프로세스 동안 측정된 초기 양으로부터 벗어나는 것을 초래하는 PVT 변동들을 겪을 수 있다. 타이밍 제어 회로(200)는 이러한 변화들을 모니터링할 수 있으며, 제 2 조정가능 지연 라인(224)에 대한 조정들을 수행할 수 있다. 이러한 조정들은, 내부 DQS 신호 경로의 루프 지연을 제 1 조정가능 지연 라인(220)에 의해 제공되는 고정된 지연과 다시 정렬되게끔 하기 위해 제 2 조정가능 지연 라인(220)에 대해 지연을 증가시키거나 또는 감소시킨다. 이러한 방식으로, 루프 지연은 초기화 절차 동안 측정된 초기 양으로 복귀할 수 있다.
언급된 바와 같이, 제 1 조정가능 지연 라인(220)은 조절될 수 있다. 일부 실시예들에 있어서, 제 1 조정가능 지연 라인(220)이 조절되며, 반면 제 2 조정가능 지연 라인(224) 및 내부 DQS 신호 경로의 다른 부분들은 조절되지 않는다. 이러한 실시예들은, 클럭 변동에서 있어서 더 큰 허용 오차를 가능하게 하는 상대적으로 더 느린 클럭 속도를 갖는 구현예들에 대해 적절할 수 있다. 이러한 실시예들은 또한, 더 큰 신호 전압 마진들을 가능하게 하는 상대적으로 더 높은 전원 공급 전압들을 갖는 구현예들에서 사용될 수 있다. 다른 실시예들에 있어서, 제 1 조정가능 지연 라인(220), 제 2 조정가능 지연 라인(224) 및/또는 내부 DQS 신호 경로의 다른 부분들이 조절될 수 있다. 여기에서, 제 2 조정가능 지연 라인(224) 및/또는 클럭 분배 트리(236)와 같은 내부 DQS 신호 경로의 다른 부분들 상에서의 전압 조절은 클럭 신호 오정렬에 대한 1차 제어를 제공할 수 있다. 이러한 실시예들은, 클럭 변동들에 있어서 더 적은 허용 오차를 갖는 상대적으로 더 빠른 클럭 속도들을 갖는 구현예들에 대해 적절할 수 있다. 이러한 실시예들은 또한, 더 작은 신호 전압 마진들을 갖는 상대적으로 더 낮은 전원 공급 전압들을 갖는 구현예들에서 사용될 수 있다.
타이밍 제어 회로(200)는, 일반적으로 2개의 조정가능 지연 라인들(220, 224)에 대한 조정들을 제공하도록 구성된 위상 검출기(228) 및 시프트(shift) 제어 로직(232)을 포함한다. 위상 검출기(228) 및 시프트 제어 로직(232)은 초기화 절차의 정적 잠금 부분 동안 제 1 조정가능 지연 라인(220)에 대한 조정들을 제공한다. 이하에서 더 상세하게 설명되는 바와 같이, 초기화 절차는 추가적으로, DQS 트레이닝 동작에 기초하여 제 1 조정가능 지연(220)을 초기 양으로 설정하는 투박한 잠금 동작을 포함한다. 위상 검출기(228) 및 시프트 제어 로직(232)은, 메모리로의 데이터 전송이 진행 중일 때 제 2 조정가능 지연 라인(224)으로 조정들을 제공한다. 이러한 정상 데이터 전송 동작들 동안, 제 1 조정가능 지연 라인(220)은, 위상 검출기(228) 및 시프트 제어 로직(232)이 추가적인 조정들을 제공하지 않도록 동결(freeze)된다.
위상 검출기(228)는 일반적으로 DQS 신호에 의해 경험되는 실제 지연에 대하여 DQS 신호에 대한 모델 지연을 비교하도록 구성된다. 모델 지연 신호는 제 1 조정가능 지연 라인(220)에 의해 제공되며, 일반적으로 DqsIntMdl 로서 식별된다. 타이밍 제어 회로(200)는 초기화 절차 동안 DqsIntMdl 신호에 의해 제공되는 지연의 양을 설정할 수 있다. 그런 다음 DqsIntMdl 신호에 의해 표현되는 모델 지연은 메모리의 정상 동작 동안 고정된 채로 남아 있는다. 실제 지연은 일반적으로 Dqsint로서 식별된다. Dqsint 신호는 외부적으로 수신되는 DQS 신호이며, 이는 내부 DQS 신호 경로를 통한 이것의 이동에 의해 지연된다. 도 2에서 보여질 수 있는 바와 같이, 내부 DQS 신호 경로는 제 2 조정가능 지연 라인(224) 및, 데이터 래치들(216a-x)로 지연된 DQS 신호들을 분배하도록 구성된 클럭 분배 트리(236)를 포함한다.
위상 검출기(228)는 2개의 입력 신호들 사이의 위상 차이를 나타내는 출력 신호 PD를 제공하기 위하여 DqsIntMdl 신호 및 Dqsint 신호를 비교한다. 위상 검출기(228)로부터의 출력으로서 제공되는 위상 차이 신호 PD는 시프트 제어 로직(232)에서 입력으로서 수신된다. 시프트 제어 로직(232)은, 위상 검출기(228)에 의해 제공되는 위상 신호 PD에 기초하여, 2개의 조정가능 지연 라인들(220, 224)에 대한 조정들을 제공하도록 구성된다. 시프트 제어 로직(232)은 제어 신호들 시프트들1 및 시프트들2를 제공한다. 시프트들1 신호는 제 1 조정가능 지연 라인(220)으로의 출력으로서 제공된다. 시프트들2 신호는 제 2 지연 라인(224)으로의 출력으로서 제공된다. 시프트 제어 로직(232)은 추가적으로 제 1 조정가능 지연 라인(220)으로의 출력으로서 제공되는 인에이블(enable) 신호 En1을 제공한다. En1은 추가적으로, 제 2 조정가능 지연 라인(224)으로 대응하는 인에이블 신호 En2를 제공하는 인버터(240)로의 출력으로서 제공된다.
동작 시에, 시프트 제어 로직(232)은 초기화 절차의 정적 잠금 부분 동안 시프트들1 신호를 통해 제 1 조정가능 지연 라인(220)을 조정할 수 있다. 시프트들1 신호는, 제 1 조정가능 지연 라인(220)과 연관된 시프트 레지스터가 제 1 조정가능 지연 라인(220)의 지연을 증가시키거나 또는 감소시키게끔 하는 펄스 또는 다른 심볼을 포함할 수 있다. 본 개시의 일 실시예에 있어서, 제 1 조정가능 지연 라인(220)은 복수의 지연 스테이지들을 포함한다. 각각의 지연 스테이지는 활성화될 때 단위 지연만큼 제 1 조정가능 지연 라인(220)의 지연을 증가시키며, 비활성화될 때 단위 지연만큼 제 1 조정가능 지연 라인(220)의 지연을 감소시킨다. 전송되는 펄스들 또는 다른 심볼들의 수는 위상 차이 신호 PD에 의해 표시되는 바와 같은 Dqsint와 DqsIntMdl 사이의 위상 차이에 의존할 수 있다. 초기화 단계 동안, 시프트 제어 로직(232)은 제 1 조정가능 지연 라인(220)에서의 시프트 명령들의 수신을 인에이블하기 위하여 En1 신호를 어서트(assert)할 수 있다. 어서트된 En1은 또한 인버터(240)에서 수신되며, 이는 결과적으로 디-어서트(de-assert)된 En2 신호를 생성한다. 디-어서트된 En2 신호는, 절차의 정적 클럭 부분 동안 제 2 조정가능 지연 라인(224)에서의 시프트 명령들의 수신을 디세이블(disable)하기 위하여 제 2 조정가능 지연 라인(224)에서 수신된다.
일단 초기화 절차가 완료되면, 시프트 제어 로직(232)은 시프트들2 신호를 통해 제 2 조정가능 지연 라인(224)을 조정할 수 있다. 제 2 조정가능 지연 라인(224)에 대한 이러한 조정들은, 정상 메모리 동작들 동안 예컨대 데이터가 메모리에 기입될 때 동적으로 발생한다. 이와 관련하여, 시프트들2 신호는, 제 2 조정가능 지연 라인(224)과 연관된 시프트 레지스터가 지연 라인의 지연을 증가시키거나 또는 감소시키게끔 하는 펄스 또는 다른 심볼을 포함할 수 있다. 전송되는 펄스들 또는 다른 심볼들의 수는 위상 차이 신호 PD에 의해 표시되는 바와 같은 Dqsint 및 DqsIntMdl 신호들 사이의 위상 차이에 의존할 수 있다. 이러한 모드에서 동작할 때, 시프트 제어 로직(232)은 제 1 조정가능 지연 라인(220)에서의 시프트 명령들의 수신을 디세이블하기 위해 En1 신호를 디-어서트할 수 있다. 디-어서트된 En1은 또한 인버터(240)에서 수신되며, 이는 결과적으로 어서트된 En2 신호를 생성한다. 어서트된 En2 신호는, 메모리의 정상 동작 동안 제 2 조정가능 지연 라인(224)에서의 시프트 명령들의 수신을 인에이블하기 위하여 제 2 조정가능 지연 라인(224)에서 수신된다.
본 개시에 따른 제 2 조정가능 지연 라인(224)은 투박한 및 미세 지연 컴포넌트들 둘 모두를 포함할 수 있다. 투박한 지연 컴포넌트들에 대한 특정 세팅은 제 2 조정가능 지연 컴포넌트(224)에 대한 가능한 지연 값들의 범위를 설정할 수 있다. 그러면, 미세 지연 컴포넌트는, 투박한 지연 컴포넌트에 의해 정의된 지연의 범위 내에서 특정 지연 양을 선택하도록 조정될 수 있다. 미세 지연 컴포넌트에 의해 선택된 특정 지연 양은 제 2 조정가능 지연 라인(224)으로부터의 출력으로서 제공될 수 있다. 제 2 조정가능 지연 라인(224)에 대하여 조정들이 이루어질 때, 이는, 투박한 지연 컴포넌트들의 현재 세팅에 의해 정의된 가능한 지연들의 범위 외부에 있는 지연 양들이 요구되는 경우일 수 있다. 여기에서, 제 2 조정가능 지연 라인(224)은, 제 2 조정가능 지연 라인에 대한 가능한 지연 양들의 범위를 조정하기 위하여 투박한 지연 컴포넌트들을 조정함으로써 응답할 수 있다. 거치 지연 컴포넌트에 대한 조정들은, 현재 상태들에 의존하여 적절한 바와 같이 지연 양들의 더 높은 또는 더 낮은 범위로 시프트할 수 있다.
도 3a는 조정가능 지연 라인(300)의 블록도이다. 본 개시의 일 실시예에 따르며, 조정가능 라인(300)은 투박한 및 미세 지연 컴포넌트들을 포함한다. 도 3a의 조정가능 지연 라인(300)은, 예로서 그리고 비제한적으로, 도 2의 제 2 조정가능 지연 라인(224)에 대응할 수 있다. 도 2의 제 1 조정가능 지연 라인(220)이 또한 도 3a에 도시된 것과 유사한 구조를 가질 수 있다는 것이 이해되어야만 한다. 도 3a에 도시된 바와 같이, 조정가능 지연 라인(300)은, 투박한 지연 컴포넌트(308) 및 미세 지연 컴포넌트(312)에 결합된 제어기(304)를 포함할 수 있다. 투박한 지연 컴포넌트(308)는 입력으로서 데이터 스트로브 신호 DQS를 수신하고, 2개의 출력 신호들 CoarseClkE 및 CoarseClkO를 제공한다. 미세 지연 컴포넌트(312)는 입력으로서 CoarseClkE 및 CoarseClkO를 수신하고, 단일 출력 신호를 제공한다. 도 3a에 표시된 바와 같이, 미세 지연 컴포넌트(312)로부터의 출력 DQS-DLX는, 클럭 분배 트리(도 2)를 통해 하류측 컴포넌트들에 제공되는 제 2 조정가능 지연 라인(224)의 출력에 대응할 수 있다. 제어기(304)는, DelayLineCNTL 신호들을 통해 투박한 지연 컴포넌트(308)에 의해 제공되는 지연이 양을 조정한다. 유사하게, 제어기(304)는, MixerCNTL 신호들을 통해 미세 지연 컴포넌트에 의해 제공되는 지연의 양을 조정한다.
투박한 지연 컴포넌트(308)는 일반적으로, 입력으로서 데이터 스트로브 신호 DQS를 수신하고 2개의 지연된 출력들 CoarseClkE 및 CoarseClkO를 제공하도록 구성된다. 투박한 지연 컴포넌트(308)는, 하나의 신호가 다른 래그들을 리드하도록 이러한 신호들을 생성할 수 있다. 이러한 방식으로, 투박한 지연 컴포넌트(308)는 가능한 지연들의 범위에 대한 상한 및 하한 경계들을 정의할 수 있다. 예를 들어, 이는, CoarseClkE가 CoarseClkO를 리드하는 경우일 수 있다. 이러한 예에 있어서, 리딩 CoarseClkE 신호는 지연 범위의 하한 경계를 정의하며, 래깅(lagging) CoarseClkO는 지연 범위에 대한 상한 경계를 정의한다. 이해될 수 있는 바와 같이, 이는, 투박한 지연 컴포넌트(308)가, CoarseClkO가 CoarseClkE를 리드하도록 출력을 생성하는 경우일 수 있다. 이러한 예에 있어서, 리딩 CoarseClkO 신호는 지연 범위의 하한 경계를 정의하며, 래깅 CoarseClkE는 지연 범위의 상한 경계를 정의한다.
투박한 지연 컴포넌트(308)는, 데이터 스트로브 신호가 투박한 지연 컴포넌트(308)를 통해 취하는 경로에 부가되거나 및/또는 이로부터 빼질 수 있는 복수의 지연 스테이지들을 포함할 수 있다. 지연 스테이지를 부가하는 것은 투박한 지연 컴포넌트(308)를 통한 경로에 지연의 일 단위를 부가한다. 보다 더 구체적으로, 지연 스테이지를 부가하는 것은 CoarseClkE 및 CoarseClkO 신호들 사이의 위상 차이를 증가시키며, 그에 따라서 이러한 신호들에 의해 제공되는 가능한 지연들의 범위를 증가시킨다. 지연 스테이지를 빼는 것은 투박한 지연 컴포넌트(308)를 통한 경로로부터 지연의 일 단위를 뺀다. 보다 더 구체적으로, 지연 스테이지를 빼는 것은 CoarseClkE 및 CoarseClkO 신호들 사이의 위상 차이를 감소시키며, 그에 따라서 이러한 신호들에 의해 제공되는 가능한 지연들의 범위를 감소시킨다. 지연 스테이지들은 제어 입력 신호들 DelayLineCNTL를 통해 부가되거나 또는 빼질 수 있다.
도 3b는 본 개시의 일 실시예에 따른 투박한 지연 라인(316)의 개략도이다. 도 3b의 투박한 지연 라인(316)은, 입력 및 출력 신호들이 라인(316)의 하나의 단부 상에 배열되고 지연 스테이지들(320a-n)이 대향되는 단부 상에 부가되는 "트롬본(trombone)" 스타일의 지연 라인이다. 여기에서, 데이터 스트로브 신호 DQS는, CoarseClkO 및 CoarseClkE 신호들을 생성하기 위하여 상이한 길이들의 2개의 경로들을 따라 인에이블된 지연된 스테이지들(320a-n)을 통해 전파한다. 데이터 스트로브 신호는, 각각의 인에이블된 지연 스테이지(320a-n)가 2번 가로질러지도록 인에이블된 지연 스테이지들(320a-n)을 통해 아래로 그리고 뒤로 전파한다. 입력/출력 단부로부터 가장 멀리에 있는 현재 인에이블된 지연 스테이지(320a-n)는, "트롬본"의 "U-턴(U-turn)"으로서 역할하는 투박한 지연 라인(316)의 중간 지점이다. 여기에서, 신호들이 진입하며, 그런 다음 다시 이전에 가로질러진 지연 스테이지들(320a-n)을 향해 턴한다. 추가적인 지연 스테이지(320a-n)가 부가될 때, 이는 현재 인에이블된 경로의 먼 단부에 부가되며, 그에 따라서 아래로 그리고 뒤로 가로질러질 추가적인 스테이지를 생성한다.
다시 도 3a를 참조하면, 본 개시의 실시예에 있어서, 미세 지연 컴포넌트(312)는, CoarseClkE 및 CoarseClkO 신호들에 의해 제공되는 듀얼 입력을 단일 출력으로 혼합하는 위상 믹서로서 구성될 수 있다. 미세 지연 컴포넌트(312)는, 하나의 출력에 의해 낮은 단부 상에 그리고 다른 출력에 의해 높은 단부 상에 정의되는 범위 내에 있는 출력을 제공할 수 있다. CoarseClkE가 CoarseClkO를 리드하는 이상의 예에 있어서, 리딩 CoarseClkE 신호는 지연 범위의 하한 경계를 정의하며, 래깅 CoarseClkO는 지연 범위의 상한 경계를 정의한다. 따라서, 이러한 예에 있어서, 미세 지연 컴포넌트(312)는 CoarseClkO 신호에 더 가까운 출력을 제공함으로써 더 큰 양의 지연을 부가할 수 있다. 반대로, 미세 위상 믹서(312)는 CoarseClkE 신호에 더 가까운 출력을 제공함으로써 더 적은 양의 지연을 부가할 수 있다. CoarseClkE 및 CoarseClkO 신호들은 제어 입력 신호들 MixerCNTL에 응답하는 단일 종단 출력 DQS-DLX를 제공하기 위해 함께 혼합될 수 있다.
제어기(304)는 일반적으로, 시프트들2 신호에 응답하여 DelayLineCNTL MixerCNTL 신호들을 드라이브하도록 구성된다. 제어기(304)는 시프터(shifter) 및 믹서 기능 둘 모두를 가질 수 있다. 예를 들어, 제어기(304)는, 미세 지연 컴포넌트(312)가 투박한 지연 라인(308)으로부터 출력되는 CoarseClkE 및 CoarseClkO 신호들에 의해 정의된 범위의 낮은 단부에 더 가깝게 출력을 제공하게끔 하기 위하여 MixerCNTL 신호를 통해 더 큰 양의 지연을 부가함으로써 시프트2 신호에 응답할 수 있다. 더 적은 양의 지연이 요구되는 경우, 제어기(304)는, 미세 지연 컴포넌트(312)가 투박한 지연 컴포넌트(308)로부터 출력되는 CoarseClkE 및 CoarseClkO 신호들에 의해 정의된 범위의 높은 단부에 더 가깝게 출력을 제공하게끔 하기 위하여 MixerCNTL 신호를 통해 지연을 경감시킴으로써 시프트2 신호에 응답할 수 있다. 제어기(304)는, 시프트2 신호가 투박한 지연 컴포넌트(308)에 의해 현재 정의된 범위 외부에 속하는 지연 조정들을 요청하지 않는 한 이러한 방식으로 미세 지연 컴포넌트(312)를 계속해서 조정할 수 있다. 시프트2 신호에 의해 요구되는 지연의 양이 투박한 지연 컴포넌트(308)로부터 출력되는 CoarseClkE 및 CoarseClkO 신호들에 의해 제공되는 지연의 범위 외부에 있을 때, 제어기(304)는 DelayLineCNTL 신호를 통해 투박한 지연 컴포넌트(308)에 의해 제공되는 지연의 양을 시프트한다.
도 4는 본 개시에 따른 메모리 디바이스 내에서 일정한 DQS-DQ 지연을 제공하는 방법을 예시하는 순서도(400)이다. 다음의 논의는 도 1 내지 도 3a와 관련하여 이상에서 논의된 메모리 및 메모리 컴포넌트들을 참조한다. 순서도(400)에 의해 예시되는 방법은, DQS 트레이닝이 메모리(100)에서 개시되는 동작(404)으로 시작한다. DQS 트레이닝 절차는 전형적으로, 전원이 처음으로 인가될 때와 같은 메모리 동작들의 시작 시에 개시된다. 동작(408)은 동작(404) 다음에 실행될 수 있다.
동작(408)에서, DQS 트레이닝 절차가 시작되며, 제 1 조정가능 지연 라인(220)이 리셋되고, 제 2 조정가능 지연 라인(224)이 초기 양으로 설정된다. 일반적으로, DQS 트레이닝 절차는 DQS 신호 경로와 연관된 루프 지연의 측정을 획득하기 위해 동작한다. 메모리(100)를 동작시키는 외부 제어기는 이러한 측정된 루프 지연에 기초하여 그것의 DQS-DQ 지연을 설정할 수 있다. DQS 트레이닝 동안 측정되는 바와 같은 루프 지연은 추가적으로 제 1 조정가능 지연 라인(220)에 의해 제공되는 지연을 초기화하기 위해 사용될 수 있다. 따라서, 동작(408)에서, 제 1 조정가능 지연 라인(220)은 루프 지연 측정에 대응하는 값을 수신할 것을 예상하면서 리셋된다. 제 2 조정가능 지연 라인(224)은 구현예에 따라 변화할 수 있는 초기 양으로 설정될 수 있다. 일부 경우들에 있어서, 제 2 조정가능 지연 라인(224)은, 지연들이 동일한 양으로 증가되거나 또는 감소될 수 있도록 중심화될 수 있다. 다른 경우들에 있어서, 제 2 조정가능 지연 라인(224)는, 메모리(100)가 동작함에 따라 일반적으로 증가하는 지연을 예상하여 처음에는 낮은 양으로 설정될 수 있다. 동작(412)은 동작(408) 다음에 실행될 수 있다.
동작(412)에서, DQS 트레이닝 절차가 실행된다. DQS 트레이닝 절차는 전형적으로, 내부 DQS 신호 경로의 루프 지연을 측정하기 위해 동작하는 외부 제어기에 의해 발행된 명령 또는 일련의 명령들을 포함한다. 외부 제어기는, DQ 신호 라인들 상의 비트들의 미리 결정된 시퀀스 또는 패턴에 따라 DQS 신호 라인 상에 데이터 스트로브를 발행함으로써 루프 지연을 측정할 수 있다. 일단 DQS 신호가 내부 DQS 신호 경로를 가로지르면, 비트 패턴들의 특정한 하나가 DQS 신호에 의해 클럭킹되는 래치에 의해 캡처될 것이다. 그런 다음, DQS 신호에 래치된 특정 비트 패턴이 외부 제어기로 판독될 수 있다. 메모리(100)에 의해 래치된 특정 비트 패턴에 기초하여, 외부 제어기는, 신호가 내부 DQS 신호 경로를 가로질렀을 때 DQS 신호가 마주했던 루프 지연을 계산할 수 있다. 동작(412)은, DQS 트레이닝이 완료되었는지 여부에 대해 이루어지는 결정을 포함한다. DQS 트레이닝이 완료되지 않은 경우, 동작(412)이 계속될 수 있다. DQS 트레이닝이 완료된 경우, 동작(416)이 동작(412) 다음에 실행될 수 있다.
동작(416)에서, 제 1 조정가능 지연 라인(220)이 초기화된다. 여기에서, DQS 트레이닝 절차에서 측정되는 바와 같은 루프 지연은 제 1 조정가능 지연 라인(220)에 대한 초기 양을 설정하기 위해 사용된다. 언급된 바와 같이, 초기 DQS 트레이닝 절차에서 측정되는 지연은 실질적으로 메모리(100)에 대한 기입 동작들을 수행할 때 외부 제어기에 의해 사용되는 DQS-DQ 지연에 대응할 수 있다. 일단 초기 조정가능 지연 라인(220)에 대한 초기 양이 설정되면, 제 1 조정가능 지연 라인(220)은 투박한 잠금의 제 1 단계를 달성한다. 이러한 지점에서, 내부 데이터 스트로브 신호(Dqsint) 및 제 1 조정가능 지연 라인(220)에 의해 제공되는 지연(DqsIntMdl)은 실질적으로 동일하지만 아직 동기화되지 않았을 수 있다. 따라서, 제 1 조정가능 지연 라인(220)의 정적 잠금이 다음 단계이다. 동작(420)은 동작(416) 다음에 실행될 수 있다.
동작(420)에서, 제 1 조정가능 지연 라인(220)이 정적 잠금을 달성한다. 여기에서, Dqsint 신호는 위상 검출기(228)의 동작을 통해 DqsIntMdl 신호와 비교된다. 위상 검출기(228)는, 존재하는 경우, Dqsint 신호와 DqsIntMdl 신호 사이의 위상 차이를 나타내는 출력 신호 PD를 제공한다. PD 신호는 시프트 제어 로직(232)에서 입력으로서 수신되며, 이는 제 1 조정가능 지연 라인(220)으로 응답 시프트 제어 출력을 제공한다. 여기에서, 시프트 제어 로직(232)은, PD 신호가 2개의 신호들이 동기화되었다는 것을 나타낼 때까지, 제 1 조정가능 지연 라인(220)에 지연 스테이지들을 부가한다. 따라서, 동작(420)은, 제 1 조정가능 지연 라인(220)이 정적 위상 잠금을 달성하였는지 여부에 대하여 이루어지는 결정을 포함한다. 정적 잠금 위상이 달성되지 않은 경우, 동작(420)이 계속될 수 있다. 정적 잠금 위상이 달성된 경우, 동작(424)이 동작(420) 다음에 실행될 수 있다.
동작(424)에서, 이제 데이터가 외부 제어기로부터 메모리(100)로 기입될 수 있도록 정상 동작들이 시작된다. 정상 데이터 전송 동작들에 대한 준비 시에, 제 1 조정가능 지연 라인(220)은 동결된다. 보다 더 구체적으로, 시프트 제어 로직은, 제 1 조정가능 지연 라인(220)이 시프트 제어 입력들을 수신하지 못하도록 En1 신호를 디-어써트한다. 이러한 방식으로, 제 1 조정가능 지연 라인(220)에 의해 제공되는 지연은 정상 데이터 전송 동작들 동안 고정된 채로 남아 있는다. 동작(424)은 추가적으로 제 2 조정가능 지연 라인(220)을 인에이블하는 것을 포함한다. 보다 더 구체적으로, 시프트 제어 로직은, 제 2 조정가능 지연 라인(224)이 시프트 명령들을 수신하게 인에이블되도록 En2 신호를 어서트한다. 제 1 조정가능 지연 라인(220)이 동결되고, 제 2 조정가능 지연 라인(224)이 시프트 입력들을 수신하도록 인에이블되면, 데이터가 외부 제어기로부터 메모리(100)로 기입될 때 DQS-DQ 위상 변화가 모니터링될 수 있다. 동작(428)은 동작(424) 다음에 실행될 수 있다.
동작(428)에서, DQS-DQ 위상이 동일한지 여부에 대한 결정이 이루어진다. 여기에서, 위상 검출기(228)는 DQS 신호에 대한 모델 지연을 DQS 신호에 대한 실제 지연과 비교한다. 언급된 바와 같이, 모델 지연은 DqsIntMdl 신호에 의해 표현된다. 실제 지연은 Dqsint 신호에 대응한다. 보다 더 구체적으로, Dqsint 신호는 외부적으로 수신되는 DQS 신호이며, 이는 내부 DQS 신호 경로를 통한 이것의 이동에 의해 지연된다. 도 2와 관련하여 논의된 바와 같이, 내부 DQS 신호 경로는 제 2 조정가능 지연 라인(224) 및, 데이터 래치들(216a-x)로 지연된 DQS 신호들을 분배하도록 구성된 클럭 분배 트리(236)를 포함한다. 위상 검출기(228)는 2개의 입력 신호들 사이의 위상 차이를 나타내는 출력 신호 PD를 제공하기 위하여 DqsIntMdl 신호 및 Dqsint 신호를 비교한다. DqsIntMdl 신호 및 Dqsint 신호의 위상들이 동일하지 않은 경우, 동작(428) 다음에 동작(436)이 실행될 수 있다.
동작(436)에서, 제 2 조정가능 지연 라인(224)에 대한 미세 지연 조정들이 이루어진다. 여기에서, 시프트 제어 로직(232)은 시프트들2 신호를 통해 제 2 조정가능 지연 라인(224)을 조정할 수 있다. 제 2 조정가능 지연 라인(224)에 대한 이러한 조정들은, 정상 메모리 동작들 동안 예컨대 데이터가 메모리에 기입될 때 동적으로 발생한다. 시프트들2 신호는, 제 2 조정가능 지연 라인(224)과 연관된 시프트 레지스터가 지연 라인의 지연을 증가시키거나 또는 감소시키게끔 하는 펄스 또는 다른 심볼을 포함할 수 있다. 전송되는 펄스들 또는 다른 심볼들의 수는 위상 차이 신호 PH에 의해 표시되는 바와 같은 Dqsint와 DqsIntMdl 사이의 위상 차이에 의존할 수 있다. 도 3a와 관련하여 논의된 바와 같이, 시프트들2 신호는, 결과적으로 투박한 지연 라인(304)에 결합된 미세 지연 컴포넌트(312)에 MixerCNTL 신호를 통해 제어 신호들을 제공하는 제어기(304)에 제공될 수 있다. 미세 지연 컴포넌트(312)는, 투박한 지연 컴포넌트(308)에 의해 제공되는 듀얼 입력을 단일 출력으로 혼합하도록 구성될 수 있다. 미세 지연 컴포넌트(312)는, 하나의 출력에 의해 낮은 단부 상에 그리고 다른 출력에 의해 높은 단부 상에 정의되는 범위 내에 있는 출력을 제공할 수 있다. 따라서, 제어기(304)는, 미세 지연 컴포넌트(312)가 투박한 지연 라인(308)에 의해 정의된 범위의 낮은 단부에 더 가깝게 출력을 제공하게끔 하기 위하여 제어 신호를 통해 더 큰 양의 지연을 부가함으로써 시프트2 신호에 응답할 수 있다. 더 적은 양의 지연이 요구되는 경우, 제어기(304)는, 미세 지연 컴포넌트(312)가 투박한 지연 컴포넌트(308)에 의해 정의된 범위의 높은 단부에 더 가깝게 출력을 제공하게끔 하기 위하여 제어 신호를 통해 지연을 경감시킴으로써 시프트2 신호에 응답할 수 있다. 제어기(304)는, 시프트2 신호가 투박한 지연 컴포넌트(308)에 의해 현재 정의된 범위 외부에 속하는 지연 조정들을 요청하지 않는 한 이러한 방식으로 미세 지연 컴포넌트(312)를 계속해서 조정할 수 있다. 이와 관련하여, 동작(440)은 동작(436) 다음에 실행될 수 있다.
동작(440)에서, 미세 지연이 최대화되었는지 여부에 대한 결정이 이루어진다. 보다 구체적으로, 시프트2 신호가 투박한 지연 컴포넌트(308)에 의해 현재 정의된 범위 외부에 속하는 지연 조정들을 요청하는지 여부에 대한 결정이 이루어진다. 미세 지연이 최대화되지 않은 경우, 동작(428)이 동작(440) 다음에 다시 실행될 수 있다. 여기에서, DQS-DQ 위상이 동일한지 여부에 대한 결정이 이루어진다. 이상에서 논의된 바와 같이, DQS-DQ 위상이 동일한지 여부에 대하여 결정하는 것은 DqsIntMdl 및 Dqsint 신호들 사이의 위상 비교를 수반한다. 동작 (428)에서, DqsIntMdl 신호 및 Dqsint 신호의 위상들이 동일하지 않은 경우, 동작(428) 다음에 이상에서 논의된 동작(436)이 실행될 수 있다. 동작(440)에서, 미세 지연이 최대화된 경우, 동작(432)이 동작(440) 다음에 실행될 수 있다.
동작(432)에서, 미세 지연 범위가 증가된다. 여기에서, 시프트 제어 로직(232)은 시프트들2 신호를 통해 제 2 조정가능 지연 라인(224)을 조정할 수 있다. 제 2 조정가능 지연 라인(224)에 대한 이러한 조정들은, 데이터가 메모리에 기입되고 있을 때 동적으로 발생한다. 시프트들2 신호는, 제 2 조정가능 지연 라인(224)과 연관된 시프트 레지스터가 지연 라인으로부터 지연의 일 단위를 증가시키거나 또는 감소시키게끔 하는 펄스 또는 다른 심볼을 포함할 수 있다. 도 3a와 관련하여 논의된 바와 같이, 시프트들2 신호는, 결과적으로 투박한 지연 컴포넌트(308)에 제어 신호들을 제공하는 제어기(304)에 제공될 수 있다. 여기에서, 제어기(304)는 제어 입력 신호들 DelayLineCNTL을 통해 투박한 지연 컴포넌트(308)를 통한 경로에 지연의 일 단위를 부가한다. 제 2 조정가능 지연 라이(224)이 "트롬본" 스타일의 투박한 지연 라인을 포함하는 실시예들에 있어서, 추가적인 지연 스테이지는 현재 인에이블된 경로의 먼 단부에 부가되며, 그에 따라서 아래로 그리고 뒤로 가로질러질 추가적인 스테이지를 생성한다. 이상에서 논의된 동작(436)은 동작(432) 다음에 실행될 수 있다.
동작(428)에서, DqsIntMdl 신호 및 Dqsint 신호의 위상들이 동일한 경우, 동작(428) 다음에 동작(444)이 실행될 수 있다. 동작(444)에서, 제 2 조정가능 지연 라인(224)에 대한 추가적인 조정 없이 메모리에 대한 데이터 전송이 일어난다. 추가적인 데이터 전송이 발생할 때 DQS-DQ 위상의 모니터링이 계속될 수 있다. 따라서, 방법은 계속 진행 중인 모니터링을 위하여 다시 동작(424)로 루프하는 제어를 가지고 계속될 수 있다.
도 5는 본 개시의 일 실시예에 따른 타이밍 회로가 만날 수 있는 예시적인 전압 강하 시나리오를 예시하는 신호 트레이스들의 도면(500)이다. 도 5의 예시적인 전압 강하 시나리오는, 본 실시예들의 동작을 통해 교정될 수 있는 내부 메모리 타이밍에서의 붕괴를 야기할 수 있는 가능한 환경의 비제한적인 예로서 제공된다. 본 실시예들이 또한, 온도의 변화들과 같은 다른 환경들로부터 기인하는 내부 메모리 타이밍에서의 붕괴들을 교정하도록 동작할 수 있다는 것이 이해되어야만 한다. 다음의 논의는 도 1 내지 도 3a와 관련하여 이상에서 논의된 메모리 및 메모리 컴포넌트들을 참조한다. 추가적으로, 다음의 논의는 도 4와 관련하여 논의된 메모리 내에서 일정한 DQS-DQ 지연을 생성하기 위한 방법의 동작들을 참조한다.
도 5는 Dqsint 및 DqsIntMdl 신호들에 대한 중첩하는 신호 트레이스들을 포함한다. Dqsint 신호는 외부적으로 수신되는 DQS 신호이며, 이는 내부 DQS 신호 경로를 통한 이것의 이동에 의해 지연된다. DqsIntMdl 신호는 제 1 조정가능 지연 라인(220)에 의해 제공된다. 일단 초기화 절차 동안 제 1 조정가능 지연 라인(220)이 설정되면, DqsIntMdl은 메모리(100)에 데이터를 기입할 때 외부 제어기에 의해 사용되는 DQS-DQ 지연에 대응한다. PD 신호는 위상 검출기(228)의 출력이며, DqsIntMdl 신호와 Dqsint 신호 사이의 위상 차이 비교를 나타낸다. CL 신호는 시프트 제어 로직(232) 내부에 있으며, 투박한 잠금이 제 1 조정가능 지연 라인(220)에서 달성될 때 어서트된다. En1 신호는, 초기화 절차 동안 제 1 조정가능 지연 라인(220)에서의 시프트 명령들의 수신을 인에이블하기 위해 시프트 제어 로직(232)으로부터 출력되는 인에이블 신호이다. En2 신호는, 메모리(100)의 정상 데이터 전송 동작 동안 제 2 조정가능 지연 라인(224)에서의 시프트 명령들의 수신을 인에이블하기 위하여 시프트 제어 로직(232)으로부터 출력되는 인에이블 신호이다. Vcc 신호는 현재 메모리(100)에 공급되고 있는 전원 공급 레벨을 나타낸다. 시프트들1 신호는 초기화 절차 동안 시프트 제어 로직(232)으로부터 출력되는 시프트 명령들에 대응한다. 시프트들2 신호는 정상 데이터 전송 동작들 동안 시프트 제어 로직(232)으로부터 출력되는 시프트 명령들에 대응한다.
도 5에 예시된 예시적인 전압 강하 시나리오는, 시점 A와 시점 B 사이에 발생하는 초기화 절차의 투박한 잠금 부분으로 시작한다. 시점 A에서, 메모리는 초기화 절차를 시작한다. 메모리(100)가 파워-업과 같은 동작들을 시작할 때 초기화 절차가 시작할 수 있다. 일단 전원이 공급되면, 메모리(100)는 DQS 트레이닝 절차를 시작한다. DQS 트레이닝 절차는 일반적으로 내부 DQS 신호 경로의 루프 지연을 측정하도록 동작한다. 측정된 루프 지연은 외부 제어기의 DQS-DQ 지연을 설정하기 위해 사용되며, 제 1 조정가능 지연 라인(220)에 대한 초기 값을 설정하기 위해 사용된다. DQS 트레이닝 절차는 도 4의 동작(412)와 관련하여 이상에서 더 상세하게 설명되었다. 일단 제 1 조정가능 지연 라인(220)에 대한 초기 값이 설정되면, 도 5에서 시점 B에서 발생하는 CL 신호의 상승 에지에 의해 표시되는 바와 같이 제 1 조정가능 지연 라인(220)의 투박한 잠금이 달성된다.
제 1 조정가능 지연 라인(220)이 투박한 잠금을 달성한 이후에, 초기화 절차의 정적 잠금 부분이 시점 B와 시점 C 사이에 일어난다. 초기화 절차의 정적 잠금 부분은 일반적으로, 제 1 조정가능 지연 라인(220)으로 응답 시프트 제어 출력을 제공하기 위해 시프트들1 신호를 드라이브하는 시프트 제어 로직(232)에서 입력으로서 수신되는 PD 신호를 포함한다. 초기화 절차의 정적 잠금 부분은 도 4의 동작(420)과 관련하여 이상에서 더 상세하게 설명되었다. 일단 제 1 조정가능 지연 라인(220)에 대한 정적 잠금이 달성되면, 메모리(100)에 대한 정상 데이터 전송 동작들이 시작될 수 있다. 정상 데이터 전송 동작들은 도 5에서, 이들의 각각의 시점 C에서 발생하는 En1 신호의 하강 에지 및 En2 신호의 상승 에지에 의해 표시된다. 여기에서, 제 1 조정가능 지연 라인(220)은 시프트 제어 명령들을 수신하지 못하도록 디세이블되며, 제 2 조정가능 지연 라인(224)은 시프트 명령들을 수신하도록 인에이블된다.
제 1 조정가능 지연 라인(220)이 정적 잠금을 달성한 이후에, 시점 C 이후에 제 2 조정가능 지연 라인(224)의 모니터링이 시작된다. 제 1 조정가능 지연 라인(220)이 동결되며, 그것의 지연은 정상 데이터 전송 동작들 동안 고정된 채로 남아 있는다. 제 2 조정가능 지연 라인(224)이 시프트 명령들을 수신하도록 인에이블되면, 데이터가 외부 제어기로부터 메모리(100)로 기입될 때 DQS-DQ 위상 변화가 모니터링될 수 있다. 도 5의 예시적인 시나리오에 있어서, DQS-DQ 위상 변화는 시점 C와 시점 D 사이에서 상대적으로 일정하게 남아 있는다. 그러나, 시점 C와 시점 D 사이에 시프트들2 신호 라인 상의 비정기적인 신호 펄스들에 의해 표시되는 바와 같이, 제 2 조정가능 지연 라인(224)에 대한 어떤 조정이 발생한다. 보다 더 구체적으로, En1 신호가 로우(low)로 진행한 이후에 En2 신호가 하이(high)로 진행할 때, 시프트 제어 로직에 대한 위상 검출기 입력(PD)은, 제 2 조정가능 지연 라인(224)에 지연을 부가하거나 또는 제거할 수 있는 시프트들2 신호를 생성한다. 시프트들2 신호가 생성되지 않을 때, 잠금 조건이 루프 내에서 달성된다. 도 5는 예시적인 경우에 발생할 수 있는 상태들을 포함하는 예시이다. 도 5에 도시된 바와 같이, 초기 잠금이 달성된 이후에 일부 PVT 변동들이 발생할 수 있다. 따라서, 일부 시프트들2 신호들은 이러한 PVT 변동들을 처리하기 위하여 시점 C 이후에 생성될 수 있다. 이러한 방식으로, 시스템은 일정한 지연 제어 추적을 달성하도록 동작한다.
시점 D에서, 예시적인 전압 강하 이벤트가 발생한다. 도 5에서 보여질 수 있는 바와 같이, 메모리(100)의 전원 공급 전압 Vcc가 전압 Vcc1로부터 전압 Vcc2로 떨어진다. 예를 들어, 전원 지원 전압 Vcc는 대략 120 mV만큼 떨어질 수 있다. 전원 공급 전압에서의 이러한 강하는, DQS 신호가 내부 DQS 신호 경로를 통해 이동하는 레이트의 감속을 야기한다. 이러한 감속의 영향이 그 이후에 위상 검출기(228)에서의 Dqsint 신호의 도착에 반영된다. 전원 공급 전압의 강하는 DqsIntMdl 신호에 영향을 주지 않으며, 이는 이러한 신호가 이상에서 논의된 바와 같이 조절될 수 있는 제 1 조정가능 지연 라인(220)에 의해 생성되기 때문이다. 따라서, 전원 공급 전압의 강하의 결과로서, Dqsint 신호와 the DqsIntMdl 신호 사이에서 위상 차이가 발달한다. 이러한 위상 차이는 시점 D에서 PD 신호가 떨어지는 것으로서 도 5에서 보여질 수 있다.
시점 D에서의 예시적인 전압 강하 다음에, DQS-DQ 위상의 모니터링 및 제 2 조정가능 지연 라인(224)에 대한 조정들이 메모리(100)의 정상 동작들을 복구한다. 여기에서, 시프트 제어 로직(232)은 제 2 조정가능 지연 라인(224)에 대한 투박한 및 미세 지연 조정들을 제공하기 위하여 시프트들2 신호를 드라이브한다. 제 2 조정가능 지연 라인(224)에 대한 이러한 조정들은, 데이터가 메모리(100)에 기입되고 있을 때 동적으로 발생한다. 시점 D 다음에 시프트들2 신호 라인 상의 신호 펄스들에 의해 표시되는 바와 같이 제 2 조정가능 지연 라인(224)의 조정이 예시된다. 투박한 및 미세 지연 조정들은 도 4의 동작(420) 내지 동작(444)와 관련하여 더 상세하게 설명되었다.
도 6은 본 개시에 따른 타이밍 제어 회로(600)의 블록도이다. 타이밍 제어 회로(600)는 도 2의 타이밍 제어 회로에 대한 대안적인 구성이다. 도 6의 타이밍 제어 회로(600)의 컴포넌트들은 도 2의 타이밍 제어 회로(200)의 컴포넌트들에 대응하여 유사한 방식으로 기능한다. 그러나, 도 6의 컴포넌트들은 상이하게 배열된다. 따라서, 타이밍 제어 회로(600)는 일반적으로, DQS 신호가 적절한 타이밍을 가지고 데이터 신호들 DQ0-DQX를 래치하도록 데이터 스트로브 신호 DQS의 내부 타이밍을 제어하도록 구성된다. DQS 신호는 DQS 패드(604)를 통해 외부 소스로부터 입력으로서 수신된다. DQ0-DQX 신호들은 DQ 패드들(608a-x)을 통해 외부 소스로부터 입력으로서 수신된다. 각각의 DQ 패드(608a-x)는 입력 버퍼(612a-x)에 결합된다. 입력 버퍼들(612a-x)은, 패드들(608a-x)로부터 입력 신호들을 수신하고 예컨대 증폭에 의해 신호들을 조절하도록 구성될 수 있다. 입력 버퍼들(612a-x)은 DQS 신호에 응답하여 데이터 래치들(616a-x)에 의해 캡처되는 증폭된 신호들을 출력으로서 제공한다.
타이밍 제어 회로(600)는 추가적으로, 제 1 조정가능 지연 라인(620), 제 2 조정가능 지연 라인(624), 위상 검출기(628), 시프트 제어 로직(632), 버퍼(640), 클럭 분배 트리(636)를 포함한다. 이러한 컴포넌트들의 각각의 도 2의 타이밍 제어 회로(200) 내의 유사한 컴포넌트들과 유사한 방식으로 기능한다. 상이한 실시예들 사이의 차이점은, 컴포넌트들 사이의 상호연결이다. 도 2의 타이밍 제어 회로(200)에서, 제 1 조정가능 지연 라인(224)은, DQS 패드(204)로부터 직접적으로 수신된 입력을 가진 후에, 위상 검출기(228)로 입력 DqsintMdl를 제공한다. 위상 검출기(228)에 대한 제 2 입력은, 내부 DQS 신호 경로를 가로지른 입력 Dqsint를 수신한다. 도 6의 타이밍 제어 회로(600)에서, 제 1 조정가능 지연 라인(624)은, 내부 DQS 신호 경로를 가로지른 수신된 입력 Dqsint’를 가진 후에, 위상 검출기(628)로 입력 DqsintMdl’를 제공한다. 위상 검출기(228)에 대한 제 2 입력은 DQS 패드(604)로부터 직접적으로 입력 Dqs를 수신한다. 도 6의 상이한 연결들이 도 2의 연결들에 대한 대안들이며, 회로 기능에 대하여 실질적인 영향을 갖지 않는다. 따라서, 타이밍 제어 회로(600)는 실질적으로 도 2 내지 도 5와 관련하여 이상에서 설명된 바와 같이 거동한다.
이상의 명세서, 예들 및 데이터는 청구항들에서 정의되는 바와 같은 본 발명의 예시적인 구조 및 사용의 완전한 설명을 제공한다. 청구된 발명의 다양한 실시예들이 이상에서 특정 정도의 세부사항을 가지고 또는 하나 이상의 개별적인 실시예들을 참조하여 설명되었지만, 당업자들은 청구된 발명의 사상 또는 범위로부터 벗어나지 않고 개시된 실시예들에 대한 다수의 변형들을 만들 수 있다. 따라서, 다른 실시예들이 고려된다. 본 실시예들의 특정 특징들 및 측면들의 다양한 조합들 또는 서브-조합들이 이루어질 수 있으며 본 발명들의 범위 내에 여전히 속한다는 것이 또한 고려된다. 개시된 실시예들의 다양한 특징들 및 측면들은 개시된 발명의 다양한 모드를 형성하기 위하여 서로 결합되거나 또는 대체될 수 있다는 것이 이해되어야만 한다.
본 개시의 일 측면에 있어서, 장치는, 메모리 내부에 데이터 스트로브 신호 경로의 루프 지연에 대응하는 지연을 제공하도록 구성된 제 1 조정가능 지연 라인을 포함한다. 장치는 또한, 데이터 스트로브 신호 경로 내에 포함된 제 2 조정가능 지연 라인, 및 제 1 및 제 2 조정가능 지연 라인들에 결합된 타이밍 제어 회로를 포함한다. 타이밍 제어 회로는, 데이터 스트로브 신호 경로 및 제 1 조정가능 지연 라인으로부터의 출력에 응답하여 제 2 조정가능 지연 라인의 지연을 조정하도록 구성된다.
추가적으로, 및/또는 대안적으로, 타이밍 제어 회로는 위상 검출기 및 시프트 제어 로직을 포함한다. 위상 검출기는, 제 1 조정가능 지연 라인으로부터의 제 1 입력 및 데이터 스트로브 신호 경로로부터의 제 2 입력을 수신하고, 제 1 및 제 2 입력들 사이의 위상 차이를 나타내는 출력 신호를 생성하도록 구성된다. 시프트 제어 로직은, 위상 검출기로부터의 출력 신호를 수신하고, 제 1 및 제 2 조정가능 지연 라인들을 조정하는 개별적인 시프트 명령들을 생성하도록 구성된다.
추가적으로, 및/또는 대안적으로, 데이터가 메모리에 기입되는 메모리 동작들 동안, 제 1 조정가능 지연 라인은 시프트 제어 로직으로부터의 시프트 명령들에 응답하지 못하도록 디세이블되며, 제 2 조정가능 지연 라인은 시프트 제어 로직으로부터의 시프트 명령들에 응답하도록 인에이블된다.
추가적으로, 및/또는 대안적으로, 제 1 조정가능 지연 라인은, 데이터 스트로브 패드에 인접한 데이터 스트로브 신호 경로의 단부에 결합된 입력을 포함한다. 위상 검출기에 대한 제 2 입력은 데이터 래치에 인접한 데이터 스트로브 신호 경로의 단부에 결합된다.
추가적으로, 및/또는 대안적으로, 제 1 조정가능 지연 라인은, 데이터 래치에 인접한 데이터 스트로브 신호 경로의 단부에 결합된 입력을 포함한다. 위상 검출기에 대한 제 2 입력은 데이터 스트로브 패드에 인접한 데이터 스트로브 신호 경로의 단부에 결합된다.
추가적으로, 및/또는 대안적으로, 제 1 조정가능 지연 라인이 조절된다.
추가적으로, 및/또는 대안적으로, 제 1 조정가능 지연 라인에 의해 제공되는 지연은, 투박한 잠금 부분 및 정적 잠금 부분을 포함하는 초기화 절차 동안 설정된다.
추가적으로, 및/또는 대안적으로, 초기화 절차의 투박한 잠금 부분은 데이터 스트로브 신호 경로의 루프 지연을 측정하는 트레이닝 절차를 포함한다.
추가적으로, 및/또는 대안적으로, 제 2 조정가능 지연 라인은 투박한 지연 컴포넌트 및 미세 지연 컴포넌트를 포함한다. 투박한 지연 컴포넌트는, 지연의 하한 경계를 정의하는 리딩 신호 및 지연의 상한 경계를 정의하는 래깅 신호를 제공하도록 구성된다. 미세 지연 컴포넌트는 투박한 지연 컴포넌트에 결합되며, 투박한 지연 라인에 의해 정의된 상한 및 하한 경계들 내에 있는 제 2 조정가능 지연 라인에 대한 지연을 제공하도록 구성된다.
추가적으로, 및/또는 대안적으로, 데이터 스트로브 신호 경로는 클럭 분배 트리를 더 포함한다.
본 개시의 다른 측면에 있어서, 장치는 지연 라인, 클럭 분배 트리 및 타이밍 제어부를 포함한다. 지연 라인은, 데이터 스트로브 신호를 수신하고 메모리 내부에 지연된 데이터 스트로브 신호를 제공하도록 구성된다. 클럭 분배 트리는, 지연 라인으로부터 지연된 데이터 스트로브 신호를 수신하고 데이터 스트로브에 대응하는 데이터의 클럭킹을 위해 적어도 하나의 데이터 래치로 지연된 데이터 스트로브를 분배하도록 결합된다. 타이밍 제어 회로는 지연 라인에 결합되며, 데이터가 메모리에 기입될 때 지연 라인에 의해 제공되는 지연의 양을 조정하도록 구성된다.
추가적으로, 및/또는 대안적으로, 지연 라인이 조절되지 않는다.
추가적으로, 및/또는 대안적으로, 장치는, 타이밍 제어 회로에 결합되며, 클럭 분배 트리 및 비조절형 지연 라인을 포함하는 데이터 스트로브 신호 경로의 루프 지연에 대응하는 지연을 제공하도록 구성된 조절형 지연 라인을 포함한다. 타이밍 제어 회로는, 조절형 지연 라인으로부터의 출력에 응답하여 비조절형 지연 라인에 의해 제공되는 지연의 양을 조정하도록 구성된다.
추가적으로, 및/또는 대안적으로, 타이밍 제어 회로는 위상 검출기 및 시프트 제어 로직을 포함한다. 위상 검출기는, 조절형 지연 라인으로부터의 제 1 입력 및 데이터 스트로브 신호 경로로부터의 제 2 입력을 수신하고, 제 1 및 제 2 입력들 사이의 위상 차이를 나타내는 출력 신호를 생성하도록 구성된다. 시프트 제어 로직은, 위상 검출기로부터의 출력 신호를 수신하고, 조절형 및 비조절형 지연 라인들을 조정하는 응답 시프트 명령들을 생성하도록 구성된다.
추가적으로, 및/또는 대안적으로, 시프트 제어 로직은, 데이터가 메모리에 기입될 때의 메모리 동작들 동안이 아니라 초기화 절차 동안 조절형 지연 라인을 조정한다.
본 개시의 다른 측면에 있어서, 방법은: 위상 검출기에서 제 1 및 제 2 데이터 스트로브 입력들을 수신하는 단계; 위상 검출기에 의해 제 1 및 제 2 데이터 스트로브 입력들 사이의 위상 차이를 결정하는 단계; 위상 검출기에 의해 결정된 위상 차이에 기초하여 시프트 제어 로직에 의해 시프트 명령을 생성하는 단계; 및 데이터 스트로브에 대응하는 데이터가 수신될 때 지연 라인에 데이터 스트로브에 제공하는 지연의 양을 조정하기 위해 지연 라인으로 시프트 명령을 제공하는 단계를 포함한다.
추가적으로, 및/또는 대안적으로, 지연 라인은 비조절형 지연 라인이다. 방법은: 조절형 지연 라인을 통해 제 1 데이터 스트로브 입력을 생성하는 단계; 및 클럭 분배 트리 및 비조절형 지연 라인을 포함하는 데이터 스트로브 신호 경로를 통해 제 2 데이터 스트로브 입력을 생성하는 단계를 더 포함한다.
추가적으로, 및/또는 대안적으로, 방법은, 투박한 잠금 부분 및 정적 잠금 부분을 포함하는 초기화 절차 동안 조절형 지연 라인에 대한 지연을 설정하는 단계를 포함한다.
추가적으로, 및/또는 대안적으로, 초기화 절차의 투박한 잠금 부분은 데이터 스트로브 신호 경로의 루프 지연을 측정하는 트레이닝 절차를 포함한다.
추가적으로, 및/또는 대안적으로, 지연 라인에 시프트 명령을 제공하는 단계는, 투박한 지연 라인 및 미세 위상 믹서 중 적어도 하나로 시프트 명령을 제공하는 단계를 포함한다.
첨부된 도면들에 도시되고 이상의 설명에 포함된 모든 내용은 오로지 특정 실시예들의 예시로서 그리고 비제한적으로 해석되도록 의도된다. 다음의 청구항들에서 정의되는 바와 같은 본 발명의 기본 엘리먼트들로부터 벗어나지 않고 세부사항 또는 구조에 있어서 변화들이 이루어질 수 있다. 다시 말해서, 본 개시의 예시적인 실시예들이 본원에서 상세하게 설명되었지만, 발명적인 개념들이 달리 다양하게 구현되고 이용될 수 있으며, 첨부된 청구항들이 종래 기술에 의해 제한되는 것을 제외하고는 이러한 변형예들을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 장치로서,
    메모리 내부에 데이터 스트로브(strobe) 신호 경로의 루프 지연에 대응하는 지연을 제공하도록 구성된 제 1 조정가능 지연 라인;
    상기 데이터 스트로브 신호 경로 내에 포함되는 제 2 조정가능 지연 라인; 및
    상기 제 1 및 제 2 조정가능 지연 라인들에 결합되며, 상기 데이터 스트로브 신호 경로 및 상기 제 1 조정가능 지연 라인으로부터의 출력에 응답하여 상기 제 2 조정가능 지연 라인의 지연을 조정하도록 구성되는 타이밍 제어 회로를 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 타이밍 제어 회로는,
    상기 제 1 조정가능 지연 라인으로부터의 제 1 입력 및 상기 데이터 스트로브 신호 경로로부터의 제 2 입력을 수신하고, 상기 제 1 및 제 2 입력들 사이의 위상 차이를 나타내는 출력 신호를 생성하도록 구성되는 위상 검출기; 및
    상기 위상 검출기로부터의 상기 출력 신호를 수신하고, 상기 제 1 및 제 2 조정가능 지연 라인들을 조정하는 개별적인 시프트 명령들을 생성하도록 구성되는 시프트 제어 로직을 포함하는, 장치.
  3. 청구항 2에 있어서, 데이터가 상기 메모리에 기입되는 메모리 동작들 동안, 상기 제 1 조정가능 지연 라인은 상기 시프트 제어 로직으로부터의 시프트 명령들에 응답하지 못하도록 디세이블(disable)되며, 상기 제 2 조정가능 지연 라인은 상기 시프트 제어 로직으로부터의 시프트 명령들에 응답하도록 인에이블(enable)되는, 장치.
  4. 청구항 2에 있어서,
    상기 제 1 조정가능 지연 라인은, 데이터 스트로브 패드에 인접한 상기 데이터 스트로브 신호 경로의 단부에 결합된 입력을 포함하며; 및
    상기 위상 검출기에 대한 상기 제 2 입력은 데이터 래치(latch)에 인접한 상기 데이터 스트로브 신호 경로의 단부에 결합되는, 장치.
  5. 청구항 2에 있어서,
    상기 제 1 조정가능 지연 라인은, 데이터 래치에 인접한 상기 데이터 스트로브 신호 경로의 단부에 결합된 입력을 포함하며; 및
    상기 위상 검출기에 대한 상기 제 2 입력은 상기 데이터 스트로브 패드에 인접한 상기 데이터 스트로브 신호 경로의 단부에 결합되는, 장치.
  6. 청구항 1에 있어서, 상기 제 1 조정가능 지연 라인은 조절되는, 장치.
  7. 청구항 1에 있어서, 상기 제 1 조정가능 지연 라인에 의해 제공되는 상기 지연은 투박한(coarse) 잠금 부분 및 정적 잠금 부분을 포함하는 초기화 절차 동안 설정되는, 장치.
  8. 청구항 7에 있어서, 상기 초기화 절차의 상기 투박한 잠금 부분은 상기 데이터 스트로브 신호 경로의 상기 루프 지연을 측정하는 트레이닝 절차를 포함하는, 장치.
  9. 청구항 1에 있어서, 상기 제 2 조정가능 지연 라인은,
    지연의 하한 경계를 정의하는 리딩(leading) 신호 및 지연의 상한 경계를 정의하는 래깅(lagging) 신호를 제공하도록 구성되는 투박한 지연 컴포넌트; 및
    상기 투박한 지연 컴포넌트에 결합되며, 상기 투박한 지연 라인에 의해 정의된 상기 상한 및 하한 경계들 내에 있는 상기 제 2 조정가능 지연 라인에 대한 지연을 제공하도록 구성되는 미세 지연 컴포넌트를 포함하는, 장치.
  10. 청구항 1에 있어서, 상기 데이터 스트로브 신호 경로는 클럭 분배 트리를 더 포함하는, 장치.
  11. 장치로서,
    데이터 스트로브 신호를 수신하고 메모리 내부에 지연된 데이터 스트로브 신호를 제공하도록 구성되는 지연 라인;
    상기 지연 라인으로부터 지연된 상기 데이터 스트로브 신호를 수신하고 상기 데이터 스트로브에 대응하는 데이터의 클럭킹(clocking)을 위한 적어도 하나의 데이터 래치로 상기 지연된 데이터 스트로브를 분배하도록 결합되는 클럭 분배 트리; 및
    상기 지연 라인에 결합되며, 상기 데이터가 상기 메모리에 기입될 때 상기 지연 라인에 의해 제공되는 지연의 양을 조정하도록 구성되는 타이밍 제어 회로를 포함하는, 장치.
  12. 청구항 11에 있어서, 상기 지연 라인은 조절되지 않는, 장치.
  13. 청구항 12에 있어서, 상기 장치는,
    상기 타이밍 제어 회로에 결합되며, 상기 클럭 분배 트리 및 상기 조절되지 않는 지연 라인을 포함하는 데이터 스트로브 신호 경로의 루프 지연에 대응하는 지연을 제공하도록 구성된 조절형 지연 라인을 더 포함하며; 및
    상기 타이밍 제어 회로는 상기 조절형 지연 라인으로부터의 출력에 응답하여 상기 조절되지 않는 지연 라인에 의해 제공되는 지연의 양을 조정하도록 구성되는, 장치.
  14. 청구항 13에 있어서, 상기 타이밍 제어 회로는,
    상기 조절형 지연 라인으로부터의 제 1 입력 및 상기 데이터 스트로브 신호 경로로부터의 제 2 입력을 수신하고, 상기 제 1 및 제 2 입력들 사이의 위상 차이를 나타내는 출력 신호를 생성하도록 구성되는 위상 검출기; 및
    상기 위상 검출기로부터의 상기 출력 신호를 수신하고, 상기 조절형 및 조절되지 않는 지연 라인들을 조정하는 응답 시프트 명령들을 생성하도록 구성되는 시프트 제어 로직을 포함하는, 장치.
  15. 청구항 14에 있어서, 상기 시프트 제어 로직은 초기화 절차 동안 상기 조절형 지연 라인을 조정하며 데이터가 상기 메모리에 기입될 때의 메모리 동작들 동안에는 상기 조절형 지연 라인을 조정하지 않는, 장치.
  16. 방법으로서,
    위상 검출기에서 제 1 및 제 2 데이터 스트로브 입력들을 수신하는 단계;
    상기 위상 검출기에 의해 상기 제 1 및 제 2 데이터 스트로브 입력들 사이의 위상 차이를 결정하는 단계;
    상기 위상 검출기에 의해 결정된 상기 위상 차이에 기초하여 시프트 제어 로직에 의해 시프트 명령을 생성하는 단계; 및
    데이터 스트로브에 대응하는 데이터가 수신될 때 지연 라인이 상기 데이터 스트로브에 제공하는 지연의 양을 조정하기 위하여 상기 지연 라인으로 상기 시프트 명령을 제공하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서, 상기 지연 라인은 비조절형(unregulated) 지연 라인이며, 상기 방법은,
    조절형 지연 라인을 통해 상기 제 1 데이터 스트로브 입력을 생성하는 단계; 및
    클럭 분배 트리 및 상기 비조절형 지연 라인을 포함하는 데이터 스트로브 신호 경로를 통해 상기 제 2 데이터 스트로브 입력을 생성하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 방법은,
    투박한 잠금 부분 및 정적 잠금 부분을 포함하는 초기화 절차 동안 상기 조절형 지연 라인에 대한 지연을 설정하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 초기화 절차의 상기 투박한 잠금 부분은 상기 데이터 스트로브 신호 경로의 루프 지연을 측정하는 트레이닝 절차를 포함하는, 방법.
  20. 청구항 16에 있어서, 상기 지연 라인으로 상기 시프트 명령을 제공하는 단계는, 투박한 지연 라인 및 미세 위상 믹서 중 적어도 하나로 상기 시프트 명령을 제공하는 단계를 포함하는, 방법.
KR1020197035629A 2017-05-16 2018-04-18 메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들 KR102345936B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/596,988 US10026462B1 (en) 2017-05-16 2017-05-16 Apparatuses and methods for providing constant DQS-DQ delay in a memory device
US15/596,988 2017-05-16
PCT/US2018/028104 WO2018212892A1 (en) 2017-05-16 2018-04-18 Apparatuses and methods for providing constant dqs-dq delay in a memory device

Publications (2)

Publication Number Publication Date
KR20190137947A true KR20190137947A (ko) 2019-12-11
KR102345936B1 KR102345936B1 (ko) 2022-01-03

Family

ID=62837224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197035629A KR102345936B1 (ko) 2017-05-16 2018-04-18 메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들

Country Status (4)

Country Link
US (3) US10026462B1 (ko)
KR (1) KR102345936B1 (ko)
CN (1) CN110622245B (ko)
WO (1) WO2018212892A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026462B1 (en) * 2017-05-16 2018-07-17 Micron Technology, Inc. Apparatuses and methods for providing constant DQS-DQ delay in a memory device
KR20210082774A (ko) * 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 데이터와 데이터 스트로브의 타이밍을 조절하는 반도체 장치 및 반도체 시스템
US11282566B2 (en) * 2020-01-15 2022-03-22 Micron Technology, Inc. Apparatuses and methods for delay control
KR20210140875A (ko) * 2020-05-14 2021-11-23 삼성전자주식회사 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법
US11483004B2 (en) * 2020-10-19 2022-10-25 SK Hynix Inc. Delay circuit and a delay locked loop circuit using the same
KR20220051497A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 지연 회로 및 이를 이용하는 지연 고정 루프 회로
CN117153208A (zh) * 2022-05-23 2023-12-01 长鑫存储技术有限公司 一种延时调整方法、存储芯片架构和半导体存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020040941A (ko) * 2000-11-25 2002-05-31 윤종용 복합지연라인을 구비하는 레지스터- 제어 대칭 지연동기루프
US20040130366A1 (en) * 2003-01-08 2004-07-08 Feng Lin Method and system for delay control in synchronization circuits
KR20090026939A (ko) * 2007-09-11 2009-03-16 삼성전자주식회사 데이터 스트로브 신호 제어 장치 및 그 제어 방법
US20110019489A1 (en) * 2009-07-27 2011-01-27 Sunplus Technology Co., Ltd. Apparatus and method for data strobe and timing variation detection of an SDRAM interface
US20120229186A1 (en) * 2009-11-20 2012-09-13 Panasonic Corporation Memory interface circuit and drive capability adjustment method for memory device
KR20130139348A (ko) * 2011-03-29 2013-12-20 마이크론 테크놀로지, 인크 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6895522B2 (en) * 2001-03-15 2005-05-17 Micron Technology, Inc. Method and apparatus for compensating duty cycle distortion in a data output signal from a memory device by delaying and distorting a reference clock
DE10320792B3 (de) * 2003-04-30 2004-10-07 Infineon Technologies Ag Vorrichtung zur Synchronisation von Taktsignalen
KR100546135B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
US7280417B2 (en) * 2005-04-26 2007-10-09 Micron Technology, Inc. System and method for capturing data signals using a data strobe signal
US7379382B2 (en) * 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
CN101067965B (zh) * 2006-04-21 2011-11-09 奥特拉股份有限公司 用于数据接口的读出侧校准
JP2010086246A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp メモリインターフェース及びメモリインターフェースの動作方法
US7872924B2 (en) * 2008-10-28 2011-01-18 Micron Technology, Inc. Multi-phase duty-cycle corrected clock signal generator and memory having same
JP2010108217A (ja) * 2008-10-30 2010-05-13 Nec Electronics Corp メモリインターフェース及びメモリインターフェースの動作方法
JP2010122842A (ja) * 2008-11-19 2010-06-03 Nec Electronics Corp 遅延調整装置、半導体装置及び遅延調整方法
KR101138833B1 (ko) * 2010-05-27 2012-05-11 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US8913448B2 (en) * 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准系统
US10026462B1 (en) * 2017-05-16 2018-07-17 Micron Technology, Inc. Apparatuses and methods for providing constant DQS-DQ delay in a memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020040941A (ko) * 2000-11-25 2002-05-31 윤종용 복합지연라인을 구비하는 레지스터- 제어 대칭 지연동기루프
US20040130366A1 (en) * 2003-01-08 2004-07-08 Feng Lin Method and system for delay control in synchronization circuits
KR20090026939A (ko) * 2007-09-11 2009-03-16 삼성전자주식회사 데이터 스트로브 신호 제어 장치 및 그 제어 방법
US20110019489A1 (en) * 2009-07-27 2011-01-27 Sunplus Technology Co., Ltd. Apparatus and method for data strobe and timing variation detection of an SDRAM interface
US20120229186A1 (en) * 2009-11-20 2012-09-13 Panasonic Corporation Memory interface circuit and drive capability adjustment method for memory device
KR20130139348A (ko) * 2011-03-29 2013-12-20 마이크론 테크놀로지, 인크 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법

Also Published As

Publication number Publication date
US10026462B1 (en) 2018-07-17
US10460777B2 (en) 2019-10-29
US20190333554A1 (en) 2019-10-31
US10755756B2 (en) 2020-08-25
CN110622245A (zh) 2019-12-27
KR102345936B1 (ko) 2022-01-03
US20180336940A1 (en) 2018-11-22
CN110622245B (zh) 2023-06-20
WO2018212892A1 (en) 2018-11-22

Similar Documents

Publication Publication Date Title
KR102345936B1 (ko) 메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들
US9536591B1 (en) Staggered DLL clocking on N-Detect QED to minimize clock command and delay path
US20180241383A1 (en) Apparatuses and methods for duty cycle adjustment
KR100813554B1 (ko) 데이터 출력 스트로브 신호 생성 회로 및 이를 포함하는반도체 메모리 장치
US9000817B2 (en) Apparatuses and methods for altering a forward path delay of a signal path
US9054675B2 (en) Apparatuses and methods for adjusting a minimum forward path delay of a signal path
KR101653035B1 (ko) 데이터 블록에 명령을 제공하기 위한 명령 경로, 장치, 및 방법
US8913448B2 (en) Apparatuses and methods for capturing data in a memory
US6889336B2 (en) Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
US9508417B2 (en) Methods and apparatuses for controlling timing paths and latency based on a loop delay
JP4416580B2 (ja) 遅延制御装置
KR101733483B1 (ko) 메모리 시스템 내에서 쓰기 레벨링을 위한 시작 값들을 조정하는 방법
US9601170B1 (en) Apparatuses and methods for adjusting a delay of a command signal path
KR100930401B1 (ko) 반도체 메모리 장치
KR100861297B1 (ko) 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프
KR100987359B1 (ko) 데이터 입출력 회로
KR20200038555A (ko) 지연-고정 루프에서 루프 카운트를 검출하기 위한 장치들 및 방법들
US10418125B1 (en) Write and read common leveling for 4-bit wide DRAMs
US9419628B2 (en) Measurement initialization circuitry
US20090039941A1 (en) Method and circuit for generating memory clock signal
JP5005928B2 (ja) インタフェース回路及びそのインタフェース回路を備えた記憶制御装置
US9330034B2 (en) Levelization of memory interface for communicating with multiple memory devices
US9570135B2 (en) Apparatuses and methods to delay memory commands and clock signals
US20200098405A1 (en) Apparatus for adjusting delay of command signal path

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant