KR20090026939A - 데이터 스트로브 신호 제어 장치 및 그 제어 방법 - Google Patents

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KR20090026939A
KR20090026939A KR1020070092043A KR20070092043A KR20090026939A KR 20090026939 A KR20090026939 A KR 20090026939A KR 1020070092043 A KR1020070092043 A KR 1020070092043A KR 20070092043 A KR20070092043 A KR 20070092043A KR 20090026939 A KR20090026939 A KR 20090026939A
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Abstract

본 발명은 데이터 스트로브 신호 제어 장치 및 그 제어 방법에 관한 것으로, 외부로부터 입력되는 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 주기 측정부; 주기를 기초로 시스템 클럭 신호 또는 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 제어부; 데이터 스트로브 신호를 각각 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간만큼 지연시킨 신호들을 출력하는 지연 회로부; 외부로부터 입력되는 데이터를 지연 회로부에서 출력된 신호들로 래치하여 각각 출력하는 플립플롭부; 및 플립플롭부의 출력들을 비교하고, 비교 결과를 제어부에 피드백하는 비교부를 포함하도록 함으로써, 메모리에 기록된 데이터를 안정적으로 판독할 수 있도록 하는 효과가 있다.

Description

데이터 스트로브 신호 제어 장치 및 그 제어 방법{Apparatus and method for controlling data strobe signal}
본 발명은 데이터 스트로브 신호 제어 장치 및 그 제어 방법에 관한 것으로, 더욱 상세하게는 메모리 컨트롤러에서　최대한의 읽기 마진을 확보하기 위한 데이터 스트로브 신호 제어 장치 및 그 제어 방법에 관한 것이다.
근래　대부분의　디지털 디바이스들은　데이터의　주저장　장치로　저렴한　SDRAM (Synchronous Dynamic Random Access Memory)을 사용하고　있다. SDRAM은　점차적으로　큰 저장　용량을 가지게 되고 고속 동작을 구현하게 되면서　타이밍은 매우 중요한 문제가 되었다. 또한, 메인 메모리로 SDRAM을 사용하는 메모리 컨트롤러가 내장된 칩은 SDRAM 인터페이스의 속도가 올라갈수록 안정된 읽기 동작을 확보하기 어렵다.
도 1은 외부 데이터를 판독하기 위한 일반적인 데이터 스트로브 신호 제어 장치를 도시한 도면이다.
도 1을 참조하면, 일반적인 데이터 스트로브 신호 제어 장치는 지연 고정 루프(DLL: Delay Locked Loop)(110), 제어부(120), 지연라인(130) 및 플립플롭(140) 을 포함한다.
일반적인 데이터 스트로브 신호 제어 장치는 메모리 컨트롤러에 포함될 수 있다. 외부 데이터(DQ) 및 데이터 스트로브 신호(DQS)는 일반적으로 동일한 위상으로 SDRAM에서 메모리 컨트롤러로 전송된다. 따라서, 메모리 컨트롤러는 전송된 외부 데이터를 데이터 스트로브 신호를 이용해서 래치하게 된다. 데이터 스트로브 신호는 외부 데이터와 동일한 위상을 가지기 때문에, 데이터 스트로브 신호 제어 장치는 데이터 스트로브 신호를 일정 시간 동안 지연시키고 그 지연된 데이터 스트로브 신호로 외부 데이터를 래치하여야 한다. 예를 들어, DDR(Double Data Rate) SDRAM의 읽기 동작에서, 데이터의 셋업 마진(즉, 데이터 상태변화(Data Transition)가 발생하는 시점 및 읽기 동작이 발생하는 시점 간의 시간 간격) 및 홀드 마진(읽기 동작이 발생하는 시점 및 또다른 데이터 상태변화가 발생하는 시점 간의 시간 간격)을 최적화하기 위해서 데이터 스트로브 신호는 90°만큼 시프트되어야 한다.
DLL(110)은 외부로부터 시스템 클럭 또는 데이터 스트로브 신호를 인가받고, 인가된 시스템 클럭 또는 데이터 스트로브 신호의 주기를 측정하여 출력한다. DLL(110)의 출력은 DLL(110) 내부에 포함된 지연 체인의 개수의 단위로써 표시될 수 있다.
제어부(120)는 DLL(110)로부터 시스템 클럭 또는 데이터 스트로브 신호의 주기를 입력받고, 데이터의 셋업 마진 및 홀드 마진을 최적화하기 위한 데이터 스트로브 신호의 지연 길이를 결정한다. 예를 들어, DDR SDRAM인 경우에는, 90°시프트 가 바람직하다. 이 경우, DLL(110)은 데이터 스트로브 신호의 1 사이클에 대한 지연 체인의 개수를 세고, 제어부(120)는 1 사이클에 대한 지연 체인 개수를 1/4 배 함으로써 데이터 스트로브 신호의 90°시프트에 요구되는 지연 체인의 개수를 산출할 수 있다.
지연라인(130)은 제어부(120)에서 결정된 지연 길이에 따라 데이터 스트로브 신호를 지연시킨다.
플립플롭(140)은 지연라인(130)에서 지연되어 출력된 시스템 클럭 또는 데이터 스트로브 신호를 트리거 신호로 하고 외부 데이터를 래치하여 출력한다.
즉, 일반적인 데이터 스트로브 신호 제어 장치는 데이터 스트로브 신호의 읽기 동작을 위한 셋업 마진 또는 홀드 마진을 모니터링할 수 있는 방법이 없다. 또한, 읽기 동작의 조건이 변동될 때 데이터 스트로브 신호를 보정할 수 있는 방법도 없다는 문제점이 있다.
또한, 읽기(reading) 동작은　쓰기 동작에 비하여 입출력(I/O) 전력 노이즈 및　클럭 신호의　지터(jitter) 등으로 인해 마진이 상대적으로 작기 때문에, 읽기 마진을 최적화하기 위한　방법이　요구된다.
또한, SDRAM 컨트롤러를　포함하는　칩에서 칩과　SDRAM 간의 읽기 마진을　확인하기 위한 수단을　제공해야할 필요성이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 데이터 스트로브 신호에 대한 판독 데이터의 셋업 마진 및 홀드 마진을 최적화하기 위한 데이터 스트로브 신호 제어 장치 및 그 제어 방법을 제공하는 것에 있다.
상술한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 장치는 외부로부터 입력되는 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 주기 측정부; 상기 주기를 기초로 상기 시스템 클럭 신호 또는 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 제어부; 상기 데이터 스트로브 신호를 각각 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 출력하는 지연 회로부; 외부로부터 입력되는 데이터를 상기 지연 회로부에서 출력된 신호들로 래치하여 각각 출력하는 플립플롭부; 및 상기 플립플롭부의 출력들을 비교하고, 비교 결과를 상기 제어부에 피드백하는 비교부를 포함하는 것을 특징으로 한다.
상기 주기 측정부는 지연 고정 루프(DLL: Delay Locked Loop)로 이루어진 것이 바람직하다.
상기 지연 회로부는 상기 데이터 스트로브 신호를 상기 판독 지연 시간만큼 지연시킨 신호들을 출력하는 제1 지연 라인; 상기 데이터 스트로브 신호를 상기 셋 업 마진 지연 시간만큼 지연시킨 신호들을 출력하는 제2 지연 라인; 및 상기 데이터 스트로브 신호를 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 출력하는 제3 지연 라인을 포함하는 것이 바람직하다.
상기 플립플롭부는 상기 입력되는 데이터를 상기 제1 지연 라인에서 출력되는 신호로 래치하여 출력하는 제1 플립플롭; 상기 입력되는 데이터를 상기 제2 지연 라인에서 출력되는 신호로 래치하여 출력하는 제2 플립플롭; 및 상기 입력되는 데이터를 상기 제3 지연 라인에서 출력되는 신호로 래치하여 출력하는 제3 플립플롭을 포함하는 것이 바람직하다.
상기 비교부는 상기 제1 플립플롭 및 상기 제2 플립플롭의 출력을 비교하는 제1 비교기; 및 상기 제1 플립플롭 및 상기 제3 플립플롭의 출력을 비교하는 제2 비교기를 포함하는 것이 바람직하다.
상기 제어부는 상기 제1 비교기로부터의 피드백을 기초로 상기 제1 플립플롭 및 상기 제2 플립플롭의 출력이 상이하면 상기 셋업 마진 지연 시간을 소정의 시간만큼 증가시키는 것이 바람직하다.
상기 제어부는 상기 판독 지연 시간을 상기 셋업 마진 지연 시간 및 상기 홀드 마진 지연 시간의 합을 2로 나눈 값으로 업데이트하는 것이 바람직하다.
상기 제어부는 상기 제2 비교부로부터의 피드백을 기초로 상기 제1 플립플롭 및 상기 제3 플립플롭의 출력이 상이하면 상기 셋업 마진 지연 시간을 소정의 시간만큼 감소시키는 것이 바람직하다.
상기 제어부는 최초 동작시 상기 판독 지연 시간, 상기 셋업 마진 지연 시 간, 및 상기 홀드 마진 지연 시간을 사용자에 의해 미리 설정된 값으로 결정하는 것이 바람직하다.
상기 제어부는 사용자에 의해 미리 설정된 기간 동안의 상기 비교부로부터의 피드백을 분석하고, 분석 결과에 따라 선택적으로 상기 판독 지연 시간을 업데이트하는 것이 바람직하다.
또한, 상술한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 방법은 (a) 외부로부터 입력되는 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 단계; (b) 상기 주기를 기초로 상기 시스템 클럭 신호 또는 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 단계; (c) 상기 데이터 스트로브 신호를 각각 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 생성하는 단계; (d) 외부로부터 입력되는 데이터를 상기 (c) 단계에서 생성된 신호들로 래치하여 각각 출력시키는 단계; 및 (e) 상기 (d) 단계에서 출력된 신호들을 비교하고, 비교 결과에 따라 선택적으로 상기 (b) 단계 내지 상기 (e) 단계를 반복하는 단계를 포함하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 방법을 실행하기 위한 프로그램이 저장된 컴퓨터로 판독가능한 기록매체는 (a) 외부로부터 입력되는 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 단계; (b) 상기 주기를 기초로 상기 시스템 클럭 신호 또는 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 단계; (c) 상기 데이터 스트로브 신호를 각각 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 생성하는 단계; (d) 외부로부터 입력되는 데이터를 상기 (c) 단계에서 생성된 신호들로 래치하여 각각 출력시키는 단계; 및 (e) 상기 (d) 단계에서 출력된 신호들을 비교하고, 비교 결과에 따라 선택적으로 상기 (b) 단계 내지 상기 (e) 단계를 반복하는 단계를 포함하는 데이터 스트로브 신호 제어 방법을 실행하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 장치 및 그 제어 방법에 따르면, 메모리 컨트롤러의 데이터 판독 시 판독 데이터 또는 데이터 스트로브 신호의 예측하지 못한 변동이 발생할 경우, 데이터 스트로브 신호에 대한 판독 데이터의 셋업 마진 및 홀드 마진을 최적화함으로써, 메모리에 기록된 데이터를 안정적으로 판독할 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 장치를 도시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 장치(200)는 주기 측정부(210), 제어부(220), 지연 회로부(230), 플립플롭부(240) 및 비교부(250)를 포함한다.
주기 측정부(210)는 외부로부터 시스템 클럭 신호 또는 데이터 스트로브 신호를 입력받고, 입력받은 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하여 출력한다.
제어부(220)는 주기 측정부(210)로부터 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 입력받고, 입력받은 주기를 기초로 하여 판독 데이터의 셋업 마진 및 홀드 마진을 최적화하기 위한 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정한다.
여기서, 판독 지연 시간은 외부로부터 입력된 (판독된 데이터와 동일한 위상을 가지고) 데이터 스트로브 신호가 읽기 동작에 이용하기 위해서 지연되는 시간이다. 다시 말해, 판독 지연 시간(예를 들어, 도 4에서 A+B)은 데이터의 셋업 마진(예를 들어, 도 4에서 A+B) 및 홀드 마진(예를 들어, 도 4에서 C+D)을 최적화하기 위한 데이터 스트로브 신호의 지연 시간이다.
외부로부터 입력된 데이터 스트로브 신호는 판독 지연 시간 동안 지연되고, 외부로부터 입력된 데이터는 플립플롭부(240)에서 판독 지연 시간 동안 지연된 데이터 스트로브 신호에 의해 래치되어 출력된다. 예를 들어, 판독 지연 시간은 후술되는 셋업 마진 지연 시간 및 홀드 마진 지연 시간의 합을 2로 나눈 값으로 결정될 수 있다.
셋업 마진 지연 시간은 판독 데이터의 상태변화가 일어나는 시점 및 읽기 동작이 발생하는 시점 간의 시간 간격인 셋업 마진(예를 들어, 도 4에서 A+B)을 결정 하기 위하여 사용되는 값이다(예를 들어, 도 4에서 A). 셋업 마진 지연 시간은 시스템의 최초 동작시에 사용자에 의해서 임의로 설정될 수 있고, 외부 데이터는 플립플롭부(240)에서 셋업 마진 지연 시간 동안 지연된 데이터 스트로브 신호에 의해 래치되어 출력된다. 판독 지연 시간 동안 지연된 데이터 스트로브 신호에 의해서 래치되어 출력된 데이터와 셋업 마진 지연 시간 동안 지연된 데이터 스트로브 신호에 의해서 래치되어 출력된 데이터가 서로 상이한 경우에는, 셋업 마진 지연 시간은 잘못 설정된 것으로 다른 값으로 변경되어야 한다. 구체적인 내용은 도 3을 참조하여 후술된다.
홀드 마진 지연 시간은 읽기 동작이 발생하는 시점 및 또다른 데이터 상태변화가 발생하는 시점 간의 시간 간격인 홀드 마진(예를 들어, 도 4에서 C+D)을 결정하기 위하여 사용되는 값이다(예를 들어, 도 4에서 A+B+C). 홀드 마진 지연 시간은 최초 동작시에는 사용자에 의해서 임의로 설정될 수 있다. 외부 데이터는 플립플롭부(240)에서 홀드 마진 지연 시간 동안 지연된 데이터 스트로브 신호에 의해 래치되어 출력된다. 판독 지연 시간 동안 지연된 데이터 스트로브 신호에 의해서 래치되어 출력된 데이터와 홀드 마진 지연 시간 동안 지연된 데이터 스트로브 신호에 의해서 래치되어 출력된 데이터가 서로 상이한 경우에는, 홀드 마진 지연 시간은 다른 값으로 변경되어야 한다.
지연 회로부(230)는 제어부(220)로부터 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 입력받고, 및 외부로부터 데이터 스트로브 신호를 입력받는다. 지연 회로부(230)는 외부로부터 입력받은 데이터 스트로브 신호를 판 독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간만큼 지연시킨 신호들(즉, 세 가지 신호)을 출력한다.
플립플롭부(240)는 지연 회로부(230)로부터 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간만큼 지연된 데이터 스트로브 신호들을 입력받고, 및 외부(예를 들어, SDRAM)로부터 데이터(DQ)를 입력받는다. 외부 데이터(DQ)는 판독 지연 시간만큼 지연된 데이터 스트로브 신호에 의해서 래치되어 출력된다. 또한, 데이터(DQ)는 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간만큼 지연된 데이터 스트로브 신호들에 의해서 래치되어 비교부(250)로 전송된다.
비교부(250)는 플립플롭부(240)의 출력들을 비교하고, 비교 결과를 제어부(220)에 피드백한다. 예를 들어, 비교부(250)는 판독 지연 시간 및 셋업 마진 지연 시간만큼 지연된 데이터 스트로브 신호들을 비교하거나, 또는 판독 지연 시간 및 홀드 마진 지연 시간만큼 지연된 데이터 스트로브 신호들을 비교할 수 있다. 이러한 비교 결과는 제어부(220)로 하여금 정확한 셋업 마진 및 홀드 마진을 모니터링할 수 있도록 허용한다. 즉, 제어부(220)는 비교부(250)의 비교 결과에 따라 셋업 마진 지연 시간 또는 홀드 마진 지연 시간을 조정해 가면서 적절한 판독 지연 시간을 결정한다.
요컨대, 클럭 신호가 지터 성분에 의해 변경된 듀티 또는 주파수를 가지는 경우, PCB(Printed Circuit Board) 라우팅, 패키지 라우팅 또는 칩의 I/O 간의 고정 스큐(skew)가 발생한 경우, 예상치 못한 크로스토크(Cross-talk)에 의한 데이터 스트로브 신호와 데이터 간의 또는 데이터 간의 스큐가 발생한 경우 등에서, 외부 데이터의 래치에 대한 셋업 마진 또는 홀드 마진은 변동될 수 있다. 따라서, 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 장치(200)에 의해서 데이터의 셋업 마진 및 홀드 마진은 최적화될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 데이터 스트로브 신호 제어 장치를 도시한 도면이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 데이터 스트로브 신호 제어 장치(300)는 지연 고정 루프(DLL: Delay Locked Loop)(310), 제어부(320), 지연라인(325,330,335), 플립플롭(340,345,350) 및 비교기(355,360)를 포함한다.
지연 고정 루프(DLL: Delay Locked Loop)(310)는 외부로부터 시스템 클럭 또는 데이터 스트로브 신호를 입력받고, 입력된 시스템 클럭 또는 데이터 스트로브 신호의 주기를 측정하여 출력한다. DLL(310)의 출력은 DLL(310) 내부에 포함된 지연 체인의 개수의 단위로써 표시될 수도 있다.
제어부(320)는 DLL(310)로부터 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기를 입력받고, 입력받은 주기를 기초로 하여 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정한다. 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간에 대해서는 상술된 바 있다. 제어부(320)는 사용자에 의해 미리 설정된 기간 동안 비교기(355,360)로부터의 피드백을 분석하고, 분석 결과에 따라 판독 지연 시간을 업데이트할 수 있다.
제어부(320)는 최초 동작시에 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 사용자에 의해 미리 설정된 값으로 결정할 수 있다.
지연라인(325,330,335)은 데이터 스트로브 신호를 판독 지연 시간만큼 지연시킨 신호들을 출력하는 제1 지연 라인(325), 데이터 스트로브 신호를 셋업 마진 지연 시간만큼 지연시킨 신호들을 출력하는 제2 지연 라인(330), 및 데이터 스트로브 신호를 홀드 마진 지연 시간만큼 지연시킨 신호들을 출력하는 제3 지연 라인(335)으로 구성된다. 각각의 지연라인(325,330,335)의 출력은 후술될 플립플롭(340,345,350)으로 입력되어 트리거 신호로 사용된다.
플립플롭(340,345,350)은 외부 데이터를 제1 지연 라인에서 출력되는 신호로 래치하여 출력하는 제1 플립플롭(340), 입력되는 데이터를 제2 지연 라인에서 출력되는 신호로 래치하여 출력하는 제2 플립플롭(345), 및 입력되는 데이터를 제3 지연 라인에서 출력되는 신호로 래치하여 출력하는 제3 플립플롭(350)으로 구성된다. 판독 데이터는 데이터 스트로브 신호 제어 장치(300)로 전송된 외부 데이터가 제1 플립플롭(340)에서 래치되어 출력된 데이터이다.
비교기(355,360)는 제1 플립플롭(340) 및 제2 플립플롭(345)의 출력을 비교하는 제1 비교기(355), 및 제1 플립플롭(340) 및 제3 플립플롭(350)의 출력을 비교하는 제2 비교기(360)로 구성된다. 즉, 비교기(355,360)는 플립플롭(340,345,350)에서 래치된 데이터를 서로 비교함으로써, 제어부(320)로 하여금 마진이 존재하는지 여부를 확인할 수 있도록 허용한다.
제어부(320)는 제1 비교기(355) 및 제2 비교기(360)로부터 피드백 신호를 입력받는다. 제어부(320)는 제1 플립플롭(340) 및 제2 플립플롭(345)에서 출력된 데이터가 동일하면 셋업 마진이 사용자의 의도대로 존재하는 것이고, 출력된 데이터 가 상이하면 셋업 마진이 존재하지 않는 것으로 판단한다. 따라서, 예를 들어, 제어부(320)는 제1 비교기(355)로부터의 피드백을 기초로 제1 플립플롭(340) 및 제2 플립플롭(345)의 출력이 상이하면 셋업 마진 지연 시간을 소정의 시간만큼 증가시킬 수 있다. 변형된 실시예로, 제어부(320)는 제1 플립플롭(340) 및 제2 플립플롭(345)에서 출력된 데이터가 동일하면 셋업 마진 지연 시간을 소정의 시간만큼 감소시킴으로써 실제 셋업 마진에 최대한 가까운 결과를 획득할 수 있도록 하는 것도 가능하다.
마찬가지로, 제어부(320)는 제2 비교부(360)로부터의 피드백을 기초로 제1 플립플롭(340) 및 제3 플립플롭(350)의 출력이 상이하면 홀드 마진 지연 시간을 소정의 시간만큼 감소시킬 수 있다. 또한, 변형된 실시예로, 제어부(320)는 제1 플립플롭(340) 및 제3 플립플롭(350)에서 출력된 데이터가 동일하면 홀드 마진 지연 시간을 소정의 시간만큼 증가시킴으로써 실제의 홀드 마진에 최대한 가까운 결과를 획득할 수 있도록 하는 것도 가능하다. 셋업 마진 지연 시간 및 홀드 마진 지연 시간의 증감의 정도는 사용자에 의해 임의로 설정될 수 있다.
제어부(320)는, 예를 들어 DDR SDRAM으로부터 데이터를 판독하는 경우에, 판독 지연 시간을 셋업 마진 지연 시간 및 홀드 마진 지연 시간의 합을 2로 나눈 값으로 결정하고 업데이트할 수 있다. 즉, 제어부(320)는 보정된 셋업 경계 및 홀드 경계의 중앙에서 외부 데이터의 판독이 일어나도록 제어한다.
또한, 제어부(320)는 판독 지연 시간을 너무 자주 조정하면 외부 데이터 및 데이터 스트로브 신호의 순간적인 변동에 의해 영향받을 수 있기 때문에, 일정 시 간 동안의 변동을 모니터한 후에 판독 지연 시간을 조정하는 구성도 가능하다.
또한, 제어부(320)는 판독 지연 시간을 전원이 켜진 때부터 오프될 때까지 계속적으로 결정하는 것이 아니라, 데이터 판독의 리프레시(Refresh) 구간에서만 결정하는 것이 바람직하다. 왜냐하면, I/O가 동작중에 지연 라인이 업데이트되면 래치 실패가 발생할 가능성이 있기 때문이다.
도 4는 도 2 및 도 3의 실시예에 따른 데이터 스트로브 신호 제어 장치의 예시적인 타이밍도이다. 이에 대해서는 도 2 및 도 3을 참조하여 상술되었으므로 추가적인 설명은 생략된다.
도 5는 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 방법을 도시한 도면이다.
도 5를 참조하면, 단계 510에서는, 외부로부터 입력되는 시스템 클럭 신호 또는 데이터 스트로브 신호의 주기가 측정된다. 주기의 측정은 DLL에 의해서 실행될 수 있다.
단계 520에서는, 단계 510에서 측정된 주기를 기초로 시스템 클럭 신호 또는 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간 및 홀드 마진 지연 시간이 결정된다.
단계 530에서는, 데이터 스트로브 신호를 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간만큼 지연시킨 신호들이 생성된다. 단계 530은 지연 라인에 의해서 실행될 수 있다.
단계 540에서는, 외부로부터 입력되는 데이터가 단계 530에서 생성된 신호들 에 의해 래치되어 출력된다. 단계 540은 플립플롭에 의해서 실행될 수 있다.
단계 550에서는 단계 540에서 출력된 신호들을 비교하고, 단계 560에서는 비교 결과에 따라 선택적으로 단계 520 내지 단계 560을 반복시킨다. 단계 550 및 단계 560은 비교기와 제어기에 의해 실행될 수 있다.
그 밖의 내용은 도 2 및 도 3을 참조하여 상술된 바 있으므로, 추가적인 설명은 생략된다.
도 6은 본 발명의 다른 실시예에 따른 데이터 스트로브 신호 제어 방법을 도시한 도면이다.
도 6을 참조하면, 도 6의 단계 610 이전에는 도 5의 단계 510 내지 단계 540이 실행된다.
단계 610에서는, 판독 지연 시간만큼 지연된 데이터 스트로브 신호에 의해서 플립플롭에서 래치되어 출력된 데이터(즉, F/F1의 출력) 및 셋업 마진 지연 시간만큼 지연된 데이터 스트로브 신호에 의해서 플립플롭에서 래치되어 출력된 데이터(즉, F/F2의 출력)가 비교된다.
단계 620에서는, 비교 결과가 동일하면 단계 640이 진행되고 비교 결과가 상이하면 단계 630이 진행된다.
단계 630에서는, 셋업 마진 지연 시간이 증가된다. 변형된 실시예로, 단계 630에서 셋업 마진 지연 시간이 증가된 후, 프로세스가 다시 단계 520으로 진행될 수도 있다.
단계 640에서는, 판독 지연 시간만큼 지연된 데이터 스트로브 신호에 의해 플립플롭에서 래치되어 출력된 데이터(즉, F/F1의 출력) 및 홀드 마진 지연 시간만큼 지연된 데이터 스트로브 신호에 의해 플립플롭에서 래치되어 출력된 데이터(즉, F/F3의 출력)가 비교된다.
단계 650에서는, 비교 결과가 동일하면 단계 670이 진행되고 비교 결과가 상이하면 단계 660이 진행된다.
단계 660에서는, 홀드 마진 지연 시간이 감소된다. 변형된 실시예로, 단계 660에서 홀드 마진 지연 시간이 감소된 후, 프로세스가 다시 단계 520으로 진행될 수도 있다.
단계 670에서는, 예를 들어 DDR SDRAM의 경우, 90°시프트된 판독 지연 시간은 셋업 마진 지연 시간 및 홀드 마진 지연 시간의 합을 2로 나눈 값으로 결정된다.
또다른 실시예로서, 단계 670에서 판독 지연 시간의 결정은 전원이 켜진 때부터 오프될 때까지 계속적으로 실행되는 것이 아니라, 데이터 판독의 리프레시(Refresh) 구간 내에서만 실행되는 것이 바람직하다. 왜냐하면, I/O가 동작중에 지연 라인이 업데이트되면 래치 실패가 발생할 가능성이 있기 때문이다.
또다른 실시예로서, 단계 620에서 비교 결과가 동일하면, 셋업 마진 지연 시간을 감소시키는 것이 가능하다. 마찬가지로, 단계 650에서 비교 결과가 동일하면, 홀드 마진 지연 시간을 증가시키는 것도 가능하다. 이는 셋업 마진 및 홀드 마진을 최대한 크게 하기 위한 것이다.
또한, 본 발명은 컴퓨터로 판독가능한 기록매체에 컴퓨터가 읽을 수 있는 코 드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터로 판독가능한 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다. 또한 컴퓨터로 판독가능한 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
상술한 내용은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 실시예들을 만들어 내는 것이 가능하다. 그러므로, 상기 실시예들은 본 발명을 한정하는 것으로 해석되어서는 안 되고, 청구범위에 기재되어 있는 발명의 특징들의 범위 내에서 자유로이 변경될 수도 있다.
도 1은 외부 데이터를 판독하기 위한 일반적인 데이터 스트로브 신호 제어 장치를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 장치를 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 데이터 스트로브 신호 제어 장치를 도시한 도면이다.
도 4는 도 2 또는 도 3의 실시예에 따른 데이터 스트로브 신호 제어 장치의 예시적인 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 데이터 스트로브 신호 제어 방법을 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 데이터 스트로브 신호 제어 방법을 도시한 도면이다.

Claims (20)

  1. 입력되는 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 주기 측정부;
    상기 주기를 기초로 상기 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 제어부;
    상기 데이터 스트로브 신호를 각각 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 출력하는 지연 회로부;
    입력되는 데이터를 상기 지연 회로부에서 출력된 신호들로 래치하여 각각 출력하는 플립플롭부; 및
    상기 플립플롭부의 출력들을 비교하고, 비교 결과를 상기 제어부에 피드백하는 비교부를 포함하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  2. 제1항에 있어서,
    상기 주기 측정부는 지연 고정 루프(DLL: Delay Locked Loop)로 이루어진 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  3. 제2항에 있어서, 상기 지연 회로부는
    상기 데이터 스트로브 신호를 상기 판독 지연 시간만큼 지연시킨 신호들을 출력하는 제1 지연 라인;
    상기 데이터 스트로브 신호를 상기 셋업 마진 지연 시간만큼 지연시킨 신호들을 출력하는 제2 지연 라인; 및
    상기 데이터 스트로브 신호를 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 출력하는 제3 지연 라인을 포함하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  4. 제3항에 있어서, 상기 플립플롭부는
    상기 입력되는 데이터를 상기 제1 지연 라인에서 출력되는 신호로 래치하여 출력하는 제1 플립플롭;
    상기 입력되는 데이터를 상기 제2 지연 라인에서 출력되는 신호로 래치하여 출력하는 제2 플립플롭; 및
    상기 입력되는 데이터를 상기 제3 지연 라인에서 출력되는 신호로 래치하여 출력하는 제3 플립플롭을 포함하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  5. 제4항에 있어서, 상기 비교부는
    상기 제1 플립플롭 및 상기 제2 플립플롭의 출력을 비교하는 제1 비교기; 및
    상기 제1 플립플롭 및 상기 제3 플립플롭의 출력을 비교하는 제2 비교기를 포함하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  6. 제5항에 있어서,
    상기 제어부는 상기 제1 비교기로부터의 피드백을 기초로 상기 제1 플립플롭 및 상기 제2 플립플롭의 출력이 상이하면 상기 셋업 마진 지연 시간을 소정의 시간만큼 증가시키는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  7. 제6항에 있어서,
    상기 제어부는 상기 판독 지연 시간을 상기 셋업 마진 지연 시간 및 상기 홀드 마진 지연 시간의 합을 2로 나눈 값으로 업데이트하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  8. 제5항에 있어서,
    상기 제어부는 상기 제2 비교부로부터의 피드백을 기초로 상기 제1 플립플롭 및 상기 제3 플립플롭의 출력이 상이하면 상기 홀드 마진 지연 시간을 소정의 시간만큼 감소시키는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  9. 제8항에 있어서,
    상기 제어부는 상기 판독 지연 시간을 상기 셋업 마진 지연 시간 및 상기 홀드 마진 지연 시간의 합을 2로 나눈 값으로 업데이트하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  10. 제1항에 있어서,
    상기 제어부는 최초 동작시 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간을 사용자에 의해 미리 설정된 값으로 결정하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  11. 제1항에 있어서,
    상기 제어부는 사용자에 의해 미리 설정된 기간 동안의 상기 비교부로부터의 피드백을 분석하고, 분석 결과에 따라 선택적으로 상기 판독 지연 시간을 업데이트하는 것을 특징으로 하는 데이터 스트로브 신호 제어 장치.
  12. (a) 입력되는 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 단계;
    (b) 상기 주기를 기초로 상기 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 단계;
    (c) 상기 데이터 스트로브 신호를 각각 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 생성하는 단계;
    (d) 입력되는 데이터를 상기 (c) 단계에서 생성된 신호들로 래치하여 각각 출력시키는 단계; 및
    (e) 상기 (d) 단계에서 출력된 신호들을 비교하고, 비교 결과에 따라 선택적으로 상기 (b) 단계 내지 상기 (e) 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  13. 제12항에 있어서,
    상기 (a) 단계는 지연 고정 루프(DLL: Delay Locked Loop)에 의해서 실행되는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  14. 제13항에 있어서, 상기 (c) 단계는 적어도 하나 이상의 지연 라인에 의해서 실행되는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  15. 제14항에 있어서, 상기 (d) 단계는 적어도 하나 이상의 플립플롭에 의해서 실행되는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  16. 제15항에 있어서, 상기 (e) 단계는 적어도 하나 이상의 비교기(comparator)에 의해서 실행되는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  17. 제16항에 있어서,
    상기 (b) 단계는 상기 비교기로부터의 피드백을 기초로 선택적으로 상기 셋업 마진 지연 시간을 소정의 시간만큼 증가시키는 것을 특징으로 하는 데이터 스트 로브 신호 제어 방법.
  18. 제16항에 있어서,
    상기 (b) 단계는 상기 비교부로부터의 피드백을 기초로 선택적으로 상기 홀드 마진 지연 시간을 소정의 시간만큼 감소시키는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  19. 제12항에 있어서,
    상기 (b) 단계는 사용자에 의해 미리 설정된 기간 동안의 상기 (e) 단계의 비교 결과를 분석하고, 분석 결과에 따라 선택적으로 상기 판독 지연 시간을 업데이트하는 것을 특징으로 하는 데이터 스트로브 신호 제어 방법.
  20. (a) 입력되는 클럭 신호 또는 데이터 스트로브 신호의 주기를 측정하는 단계;
    (b) 상기 주기를 기초로 상기 데이터 스트로브 신호의 판독 지연 시간, 셋업 마진 지연 시간, 및 홀드 마진 지연 시간을 결정하는 단계;
    (c) 상기 데이터 스트로브 신호를 각각 상기 판독 지연 시간, 상기 셋업 마진 지연 시간, 및 상기 홀드 마진 지연 시간만큼 지연시킨 신호들을 생성하는 단계;
    (d) 입력되는 데이터를 상기 (c) 단계에서 생성된 신호들로 래치하여 각각 출력시키는 단계; 및
    (e) 상기 (d) 단계에서 출력된 신호들을 비교하고, 비교 결과에 따라 선택적으로 상기 (b) 단계 내지 상기 (e) 단계를 반복하는 단계를 포함하는 데이터 스트로브 신호 제어 방법을 실행하기 위한 프로그램을 저장한 컴퓨터로 판독가능한 기록 매체.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196323B2 (en) 2013-08-09 2015-11-24 SK Hynix Inc. Memory device and memory system including the same
KR20180103775A (ko) 2017-03-10 2018-09-19 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20190053706A (ko) 2017-11-10 2019-05-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클
KR20190053766A (ko) 2018-08-24 2019-05-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20190107603A (ko) 2019-04-22 2019-09-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20190107604A (ko) 2019-04-22 2019-09-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20190108346A (ko) * 2018-03-14 2019-09-24 에스케이하이닉스 주식회사 입출력 회로
KR20190137947A (ko) * 2017-05-16 2019-12-11 마이크론 테크놀로지, 인크. 메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들
KR20200030794A (ko) * 2018-09-13 2020-03-23 삼성전자주식회사 저장 장치
KR20200076258A (ko) 2018-12-19 2020-06-29 주식회사 에스앤에스텍 판면에 주름부를 구비한 펠리클 및 그의 제조방법
KR20210031664A (ko) 2018-12-19 2021-03-22 주식회사 에스앤에스텍 판면에 주름부를 구비한 펠리클

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4662536B2 (ja) 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
US9431091B2 (en) * 2008-06-06 2016-08-30 Uniquify, Inc. Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers
JP2011003088A (ja) * 2009-06-19 2011-01-06 Panasonic Corp データラッチ調整装置およびそれを用いたメモリアクセスシステム
EP2330478A1 (de) * 2009-12-01 2011-06-08 VEGA Grieshaber KG Schaltung und Verfahren zum Bestimmen eines Wertes, insbesondere einer Dauer eines Messsignals
US8520455B2 (en) * 2012-01-10 2013-08-27 Apple Inc. Method and apparatus for training a DLL in a memory subsystem
KR101990974B1 (ko) 2012-12-13 2019-06-19 삼성전자 주식회사 시스템-온 칩의 동작 방법 및 이를 포함하는 장치들
KR102235521B1 (ko) 2015-02-13 2021-04-05 삼성전자주식회사 특정 패턴을 갖는 저장 장치 및 그것의 동작 방법
KR102469171B1 (ko) * 2016-02-05 2022-11-22 에스케이하이닉스 주식회사 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템
KR20180028613A (ko) * 2016-09-09 2018-03-19 삼성전자주식회사 메모리 시스템 및 메모리 제어 방법
US10103718B1 (en) * 2017-04-05 2018-10-16 Xilinx, Inc. Recalibration of source synchronous systems
US10347307B2 (en) * 2017-06-29 2019-07-09 SK Hynix Inc. Skew control circuit and interface circuit including the same
US10199937B1 (en) * 2018-04-09 2019-02-05 Texas Instruments Incorporated Methods and apparatus to digitally control pulse frequency modulation pulses in power converters

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4684394B2 (ja) * 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
KR100382736B1 (ko) * 2001-03-09 2003-05-09 삼성전자주식회사 독출동작과 기입동작시 서로 다른 데이터율을 갖는 반도체메모리장치 및 이를 채용하는 시스템

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196323B2 (en) 2013-08-09 2015-11-24 SK Hynix Inc. Memory device and memory system including the same
KR20180103775A (ko) 2017-03-10 2018-09-19 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20190137947A (ko) * 2017-05-16 2019-12-11 마이크론 테크놀로지, 인크. 메모리 디바이스에서 일정한 dqs-dq 지연을 제공하기 위한 장치들 및 방법들
KR20190053706A (ko) 2017-11-10 2019-05-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클
KR20190108346A (ko) * 2018-03-14 2019-09-24 에스케이하이닉스 주식회사 입출력 회로
KR20190053766A (ko) 2018-08-24 2019-05-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20200030794A (ko) * 2018-09-13 2020-03-23 삼성전자주식회사 저장 장치
KR20200076258A (ko) 2018-12-19 2020-06-29 주식회사 에스앤에스텍 판면에 주름부를 구비한 펠리클 및 그의 제조방법
KR20210031664A (ko) 2018-12-19 2021-03-22 주식회사 에스앤에스텍 판면에 주름부를 구비한 펠리클
KR20190107603A (ko) 2019-04-22 2019-09-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법
KR20190107604A (ko) 2019-04-22 2019-09-20 주식회사 에스앤에스텍 극자외선 리소그래피용 펠리클 및 그의 제조방법

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