KR100903386B1 - 반도체 메모리 장치 및 그의 동작방법 - Google Patents

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Abstract

본 발명은 높은 주파수를 가지는 시스템 클록을 사용하는 반도체 메모리 장치에서 기설정된 데이터의 출력 시점에 따라 데이터를 출력할 수 있는 데이터 출력 제어회로를 제공한다. 본 발명에 따른 반도체 메모리 장치는 액티브 신호가 인가되어 리셋 상태에서 탈출하면 지연고정회로가 활성화된 경우 시스템 클록이 클록 경로에서 지연되는 지연량을 보상하지만 상기 지연고정회로가 비활성화된 경우 지연량을 보상하지 않고 시스템 클록과 지연고정회로에서 출력된 지연고정클록를 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정한다. 이로 인해, 본 발명은 데이터 출력 제어회로를 간단히 설계변경하여 원하는 동작 시점을 얻을 수 있고 지연고정회로가 비활성화된 경우에도 데이터를 출력할 수 있도록 하는 반도체 메모리 장치에 존재하던 동작 주파수의 한계를 극복하여 고주파 동작에 대한 제한 요소를 제거할 수 있다.
반도체, 메모리, 지연고정회로, 모드 레지스터 세트, 카운터

Description

반도체 메모리 장치 및 그의 동작방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치로 인가된 외부 명령에 대응하는 데이터가 시스템 클록에 동기되어 출력될 수 있도록 데이터 출력 시점을 제어하기 위한 데이터 출력 제어회로에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템 클록의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 특히, 고속으로 데이터를 입출력시키기 위해 입력받은 시스템 클록에 동기하여 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 하지만 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클록의 라이징 에지와 하강에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클록의 라이징 에지와 하강 에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클록의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 하강 에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클록의 라이징 에지 또는 하강 에지에 정확하게 동기되어야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클록의 라이징 에지와 하강 에지에 대응하여 데이터를 출력시킨다.
반도체 메모리 장치는 외부로부터 읽기 명령이 인가된 후 시스템 클록의 몇 주기가 지나면 읽기 명령에 대응하는 데이터를 출력해야 하고 이때 데이터들이 출력되기 시작하는 시점을 정한 것이 카스 지연시간(CAS Latency, CL)이다. 일반적으로 반도체 메모리 장치는 복수의 카스 지연시간을 지원하고, 반도체 메모리 장치의 동작 환경에 따라 조절할 수도 있다. 일반적으로 카스 지연시간(CL)은 반도체 메모리 장치 내 모드 레지스터 세트(Mode Register Set, MRS)에 설정되어 있으며, 외부에서 읽기 명령이 인가되면 반도체 메모리 장치는 모드 레지스터 세트(MRS)에 설정된 카스 지연시간(CL)에 따라 대응하는 데이터의 출력 시점을 결정한다.
또한, 메모리 장치에 입력된 시스템 클록은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시 간을 가지고 데이터 출력회로에 도달하게 된다. 데이터를 출력하는 데 있어 지연된 시스템 클록에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클록의 라이징 에지와 하강 에지에 동기되지 않은 데이터를 전달받게 된다. 이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클록이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다.
외부로부터 인가된 명령에 대응하는 데이터를 카스 지연시간에 정확히 출력하기 위해서, 반도체 메모리 장치는 지연고정회로에서 출력된 지연고정클록과 모드 레지스터 세트에 설정된 카스 지연시간을 이용하여 데이터의 출력시점을 결정하는 데이터 출력 제어회로를 포함한다. 지연고정회로는 위상 고정된 지연고정클록을 출력한 후 반도체 메모리 장치의 동작 모드나 환경에 변화로 인해 위상이 변경되지 않으면 전력 소모를 줄이기 위해 지연고정 동작을 중단한다. 그러나, 데이터 출력 제어회로는 이미 위상이 고정된 지연고정클록을 사용하여 데이터를 계속 출력할 수 있다.
도 1은 일반적인 반도체 메모리 장치 내 데이터 출력 제어회로를 설명하기 위한 블록도이다. 데이터 출력 제어회로는 크게 지연고정회로로부터 출력된 지연고정클록에 동기하여 데이터를 출력시키거나 지연고정회로가 지연고정 동작을 하지 않을 경우 외부에서 인가된 시스템 클록에 동기하여 데이터를 출력시키기는 역활을 한다.
도시된 바와 같이, 데이터 출력 제어회로는 지연고정회로에서 출력된 지연고정클록을 카운팅하기 위한 제 1 시점 계산부(120), 외부에서 인가되는 시스템 클록을 카운팅하기 위한 제 2 시점 계산부(140), 및 외부 명령이 인가될 때의 제 2 시점 계산부(140)의 출력값을 기준으로 제 1 시점 계산부(120)의 출력이 같아지는 때를 검출하여 데이터 출력 시점을 결정하기 위한 데이터 출력시점 계산부(160)를 포함한다.
구체적으로, 제 1 시점 계산부(120)는 DLL(지연고정루프) 리셋 동기화부(122), 초기값 결정부(126), 및 제 1 클록 카운터(124)를 포함하고, 제 2 시점 계산부(140)는 외부 클록 동기화부(142), 래치부(144), 다중화부(146), 및 제 2 클록 카운터(148)를 포함한다. 제 1 시점 계산부(120)와 제 2 시점 계산부(140)의 출력을 입력받는 데이터 출력시점 계산부(160)는 비교부(162), 신호 발생부(164), 및 출력 인에이블 신호 출력부(166)를 포함한다.
제 1 시점 계산부(120) 내 DLL 리셋 동기화부(122)는 지연고정회로에서 출력된 지연고정클록(RCLKDLL)에 동기하여 출력 리셋 신호(OERST)가 논리 로우 레벨로 비활성화된 시점(즉, 반도체 메모리 장치가 리셋(reset) 상태를 탈출하는 시점)을 가리키기 위한 지연고정 리셋 신호(DLLRST)를 출력한다. 여기서, 출력 리셋 신호(OERST)는 반도체 메모리 장치의 동작 모드에 따라 활성화되는 것으로 반도체 메모리 장치가 파워다운 모드에 진입하면 논리 하이 레벨(H)로 활성화되어 출력가능 신호(OE, Output Enable)를 리셋시키고 외부에서 인가되는 액티브 신호에 의해 논리 로우 레벨(L)로 비활성화되어 반도체 메모리 장치의 리셋 상태를 탈출시킨다. 지연고정 리셋 신호(DLLRST)는 제 1 클록 카운터(124)로 인가되어 지연고정회로에서 출력되고 있는 지연고정클록을 카운팅한다. 제 1 클록 카운터(124)의 초기값은 초기값 결정부(126)에 의해 결정되며, 결정되는 초기값은 설계 방식에 따라 차이가 있으나 카스 지연시간(CAS Latency, CL)에 의해 종속된다.
DLL 리셋 동기화부(122)에서 출력된 지연고정 리셋 신호(DLLRST)는 복제 지연부(130)를 거쳐 제 2 시점 계산부(140)로 입력된다. 복제 지연부(130)는 외부에서 인가되는 시스템 클록과 지연고정클록간의 위상 차이에 대한 것으로, 통상적으로 지연고정회로 내 포함된 복제 지연회로와 유사하며 시스템 클록이 반도체 메모리 장치 내부에서 지연되는 값을 모델링한 회로이다.
복제 지연부(130)에서 출력된 지연된 지연고정 리셋 신호(DLLRST_rep)를 인가받은 제 2 시점 계산부(140)는 시스템 클록의 라이징 에지를 카운팅한 결과를 출력한다. 외부 클록 동기화부(142)는 시스템 클록의 폴링 에지에 대응하여 지연된 지연고정 리셋 신호(DLLRST_rep)를 전달하고, 래치부(144)는 시스템 클록의 폴링 에지에 대응하여 지연된 지연고정 리셋 신호(DLLRST_rep)를 래치한다. 다중화부(146)는 외부 클록 동기화부(142) 및 래치부(144)의 출력을 지연고정 비활성화 신호(DISDLL)에 대응하여 선택적으로 외부 리셋 신호(EXTRST)로서 출력한다. 외부 리셋 신호(EXTRST)를 입력받는 제 2 클록 카운터(148)는 외부 리셋 신호(EXTRST)가 논리 로우 레벨일 때 시스템 클록의 라이징 에지를 카운팅한다. 제 2 클록 카운터(148)의 초기값은 '0'으로 설정되어 있으며 최고 '7'까지 카운팅하여 그 결과(EXTCNT<0:2>)를 출력한다.
제 1 및 제 2 클록 카운터(124, 148)로부터 출력된 결과(DLLCNT<0:2>, EXTCNT<0:2>)는 데이터 출력시점 계산부(160) 내 비교부(162)로 입력된다. 비교부(162)는 외부에서 명령이 인가되는 시점에 제 2 클록 카운터(148)에서 출력된 결과(EXTCNT<0:2>)를 홀딩(holding)하고 있다가 제 1 클록 카운터(124)에서 출력된 결과(DLLCNT<0:2>)와 동일해지는 구간 동안 지연 소스 신호(LATb)를 생성한 뒤 시스템 클록의 폴링 에지에 동기하여 지연 신호(LATENCYb)로서 출력한다. 신호 발생부(164)는 지연 신호(LATENCYb)를 기준으로 시스템 클록의 라이징 및 폴링 에지에 대응하는 펄스를 생성한다. 출력 인에이블 신호 출력부(166)는 신호 발생부(164)에서 출력된 펄스 중 하나에 대응하여 펄스의 활성화 구간 동안 지연고정클록(RCLKDLL)에 대응하는 라이징 데이터 신호(RCLK_D0)를 출력한다. 여기서, 라이징 데이터 신호(RCLK_D0)는 출력되는 데이터(Q0~Q7)와 함께 출력되는 데이터 스트로브 신호(DQS)의 근거가 된다.
도 2는 저주파 환경에서 도 1에 도시된 데이터 출력 제어회로의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 데이터 출력 제어회로는 반도체 메모리 장치의 동작 모드에 따라 리셋 상태이던 출력 리셋 신호(OERST)가 비활성화되면서 읽기 명령에 대응하는 데이터를 출력하기 위한 라이징 데이터 신호(RCLK_D0)를 생성하고 있다.
먼저 액티브 신호에 의해 출력 리셋 신호(OERST)가 리셋 상태를 탈출하여 논리 로우 레벨(L)이 된다. 출력 리셋 신호(OERST)가 논리 로우 레벨이 된 후, 지연고정클록(RCLKDLL)의 폴링 에지에 동기하여 지연고정 리셋 신호(DLLRST)는 논리 로 우 레벨(L)이 된다. 지연고정 리셋 신호(DLLRST)가 논리 로우 레벨(L)이 되면, 제 1 클록 카운터(124)는 지연고정클록(RCLKDLL)의 라이징 클록을 카운팅하여 그 결과(DLLCNT<0:2>)를 출력한다. 여기서, 3비트 카운터를 사용하는 제 1 클록 카운터(124)의 초기값은 8-(CL-3)이다. 예를 들어, 도시된 바와 같이 카스 지연시간(CL)이 6인 경우, 제 1 클록 카운터(124)의 초기값은 5이다.
지연고정 리셋 신호(DLLRST)는 복제 지연부(130)에 의해 지연된 후 제 2 제 2 시점 계산부(140)로 입력된다. 복제 지연부(130)에서 출력되는 지연된 지연고정 리셋 신호(DLLRST_rep)를 입력받아 외부 클록 동기화부(142)는 시스템 클록(CLK)의 폴링 에지에 대응하여 전달하고 다중화부(146)는 이를 선택하여 외부 리셋 신호(EXTRST)를 출력한다. 만약, 반도체 메모리 장치 내 지연고정회로가 활성화되어 있는 경우에는 다중화부(146)가 래치부(144)의 출력을 외부 리셋 신호(EXTRST)로서 출력한다. 외부 리셋 신호(EXTRST)가 논리 로우 레벨(L)이 된 후 제 2 클록 카운터(148)는 시스템 클록(CLK)의 라이징 에지를 카운팅하여 그 결과(EXTCNT<0:2>)를 출력한다. 여기서, 제 2 클록 카운터(148)는 초기값이 '0'이고 최고 '7'까지 순환식 카운팅을 한다.
읽기 명령(RD)이 외부에서 인가되면, 반도체 메모리 장치는 읽기 명령(RD)에 대응하는 읽기 펄스(CASp10RD)를 생성한다. 읽기 펄스(CASp10RD)가 활성화되면, 비교부(162)는 제 2 클록 카운터(148)에서 출력된 결과(EXTCNT<0:2>='2')를 홀딩하고, 이후 제 1 클록 카운터(124)의 출력 결과(DLLCNT<0:2>)가 '2'이면 지연 신호(LATENCYb)를 출력한다. 지연 신호(LATENCYb)가 논리 로우 레벨(L)로 입력되면, 신호 발생부(164)는 시스템 클록(CLK)의 폴링 에지일 때부터 출력 소스 신호를 출력한다. 이때 출력 소스 신호(ROUTEN, ROUTEN1, ROUTEN15, ROUNT2, ROUNT25)는 시스템 클록(CLK)의 폴링 에지 및 라이징 에지에 동기하여 출력된다. 마지막으로, 출력 인에이블 신호 출력부(166)는 출력 소스 신호 중 하나(ROUTEN15)가 활성화되어 있는 동안의 지연고정클록(RCLKDLL)을 바탕으로 라이징 데이터 신호(RCLK_D0)를 생성한다.
반도체 메모리 장치 내 지연고정회로가 활성화된 상태에서 읽기 명령(RD)에 대응하는 데이터의 출력 시점은 'AL+CL'이고, 지연고정회로가 비활성화된 상태에서 읽기 명령(RD)에 대응하는 데이터의 출력 시점은 'AL+(CL-1)+tAC'이다. 여기서, AL은 부가 지연시간(Additive Latency, AL)을 의미하고, tAC는 액세스 시간(Access Time)을 의미한다.
전술한 바와 같이, 제 1 클록 카운터(124)의 초기값은 8-(CL-3)이다. 여기서, 8은 3비트 카운터를 사용하여 0부터 7까지 8개를 카운팅하기 때문이고 (CL-3)은 비교부(162)에서 지연 신호(LATENCYb)가 출력되는 시점을 의미한다. 도 2에서와 같이 AL 및 tAC가 0 tCK라고 가정한다면, 신호 발생부(164)에서 출력되는 출력 소스 신호 중 1.5tCK만큼 지연 신호(LATENCYb)를 지연한 것(ROUTEN15)을 사용하여 라이징 데이터 신호(RCLK_D0)를 (CL-1) 시점(여기서는 CL=6을 가정하였으므로, 읽기 명령이 입력된 시점부터 5tCK후)에 출력할 수 있다.
도 3은 고주파 환경에서 도 1에 도시된 데이터 출력 제어회로의 동작의 문제점을 설명하기 위한 파형도이다. 도시된 바와 같이, 시스템 클록이 높은 주파수일 때 도 2와 동일한 조건에서 데이터 출력 제어회로는 데이터의 출력 시점이 'AL+(CL-1)+tAC'이 아닌 'AL+(CL-2)+tAC'를 보여지고 있다.
전술한 바와 같이, 제 1 시점 계산부(120)에서 제 2 시점 계산부(140)로 전달되는 지연고정 리셋 신호(DLLRST)는 복제 지연부(130)에 의해 지연된다. 복제 지연부(130)는 지연고정회로(Delay Locked Loop, DLL)가 활성화 혹은 비활성화되어 있는지와 시스템 클록(CLK)의 주파수에 상관없이 시스템 클록(CLK)이 반도체 메모리 장치 내부에서 지연되는 값을 모델링한 만큼 지연고정 리셋 신호(DLLRST)를 지연한다.
그러나, 이러한 복제 지연부(130)의 지연량은 시스템 클록(CLK)의 주파수가 매우 높을 경우, 도 3에 도시된 바와 같이 제 2 시점 계산부(140) 내 제 2 클록 카운터(148)의 출력에 영향을 미친다. 즉, 복제 지연부(130)의 지연량으로 인해 지연된 지연고정 리셋 신호(DLLRST_rep)가 제 2 시점 계산부(140) 내 외부 클록 동기화부(142)에서 시스템 클록의 다음번 폴링 에지에 동기되지 못할 경우가 발생한다. 이 경우, 제 2 클록 카운터(148)에서 출력되는 결과는 예상보다 1만큼 작아지고 데이터는 예상된 시점보다 시스템 클록(CLK)의 한 주기만큼 빨리 출력된다. 결과적으로, 시스템 클록의 높은 주파수에 대응하여 지연고정클록의 주파수도 높아지는 반면, 시스템 클록이 반도체 메모리 장치 내부에서 지연되는 지연량을 보상하기 위한 복제 지연부의 지연값은 변화가 없으므로 시스템 클록과 지연고정클록의 라이징 에지를 카운팅하여 데이터의 출력시점을 결정하는 종래의 반도체 메모리 장치는 고주파 동작에 적합하지 않다.
본 발명은 고속으로 동작하는 반도체 메모리 장치 내 데이터 출력 제어회로가 가진 문제점을 해결하기 위해 제안된 것으로, 높은 주파수를 가지는 시스템 클록을 사용하는 반도체 메모리 장치에서 지연고정회로가 비활성화된 경우에도 기설정된 데이터의 출력 시점에 따라 데이터를 출력할 수 있는 데이터 출력 제어회로를 제공함을 목적으로 한다.
본 발명은 액티브 신호가 인가되어 리셋 상태에서 탈출하면 지연고정회로가 활성화된 경우 시스템 클록이 클록 경로에서 지연되는 지연량을 보상하지만 상기 지연고정회로가 비활성화된 경우 지연량을 보상하지 않고 시스템 클록과 지연고정회로에서 출력된 지연고정클록를 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정하기 위한 반도체 메모리 장치를 제공한다.
또한, 본 발명은 동작 모드에 따라 활성화되며 시스템 클록이 내부 클록 경로에서 지연되는 지연량을 보상하여 내부 동작의 기준이 되는 지연고정클록을 생성하기 위한 지연고정회로 및 액티브 신호가 인가되어 리셋 상태에서 탈출하면 지연고정회로가 활성화된 경우 상기 지연량을 보상하지만 지연고정회로가 비활성화된 경우 지연량을 보상하지 않고 시스템 클록과 지연고정클록를 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정하기 위한 데이터 출력 제어회로를 구비하 는 반도체 메모리 장치를 제공한다.
나아가, 본 발명은 동작 모드에 따라 활성화되며 시스템 클록이 내부 클록 경로에서 지연되는 지연량을 보상하여 내부 동작의 기준이 되는 지연고정클록을 생성하기 위한 단계 및 액티브 신호가 인가되어 리셋 상태에서 탈출하면 동작 모드에 따라 지연량을 보상여부를 결정하여 시스템 클록과 지연고정클록를 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정하기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명은 외부에서 인가된 읽기 명령에 대응하는 데이터의 출력 시점을 제어하기 위한 데이터 출력 제어회로가 반도체 메모리 장치 내에서 시스템 클록이 전달되는 과정에서의 지연을 보상함으로 인해 사용가능한 시스템 클록의 주파수 제한을 극복하여 지연고정회로가 비활성화된 경우에도 기설정된 데이터의 출력 시점에 따라 데이터를 출력할 수 있도록 한다. 이를 위해, 데이터 출력 제어회로는 지연고정회로가 비활성화된 경우에는 시스템 클록의 지연을 보상하지 않고 데이터의 출력 시점을 계산하고 지연고정회로가 활성화된 경우에는 시스템 클록의 지연을 보상하여 데이터의 출력 시점을 계산한다. 이에 따라, 본 발명은 고주파 환경이라고 할지라도 반도체 메모리 장치 내 지연고정회로의 활성화 유무에 따라 기설정된 데이터의 출력 시점을 만족시킬 수 있다.
본 발명에 따른 반도체 메모리 장치는 높은 주파수의 시스템 클록을 사용하는 환경에서 지연고정회로의 활성화 유무에 상관없이 기설정된 데이터 출력시점(예를 들어, DDR3(Double Date Rate, version 3) 반도체 메모리 장치에서 지연고정회로가 비활성화인 경우 'AL+(CL-1)+tAC', 지연고정회로가 활성화인 경우 'AL+CL')을 만족할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치 내 데이터 출력 제어회로를 간단히 설계변경하여 원하는 동작 시점을 얻을 수 있고 지연고정회로가 비활성화된 경우에도 데이터를 출력할 수 있도록 하는 반도체 메모리 장치에 존재하던 동작 주파수의 한계를 극복하여 고주파 동작에 대한 제한 요소를 제거할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 데이터 출력 제어회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 데이터 출력 제어회로는 상기 데이터 출력 제어회로는 액티브 신호에 의해 리셋 상태에서 탈출한 후 지연고정클록(RCLKDLL)을 카운팅하기 위한 제 1 시점 계산부(420), 리셋 상태에서 탈출했음을 시스템 클록이 클록 경로에서 지연되는 지연량만큼 지연하여 전달하기 위한 복제 지연부(430), 지연고정회 로가 활성화된 경우 리셋 상태를 탈출하면 시스템 클록(CLK)을 카운팅하고 상기 지연고정회로가 비활성화되어 있는 경우 복제 지연부(430)의 출력에 대응하여 시스템 클록(CLK)을 카운팅하기 위한 제 2 시점 계산부(440), 및 읽기 명령(RD_CMD)이 인가되는 시점에 제 2 시점 계산부(440)의 출력을 홀딩하고 제 1 시점 계산부(420)의 출력과 동일해지는 시점을 기준하여 데이터의 출력 시점을 결정하는 데이터 출력시점 계산부(460)를 포함한다.
구체적으로, 제 1 시점 계산부(420)는 DLL(지연고정루프) 리셋 동기화부(422), 초기값 결정부(426), 및 제 1 클록 카운터(424)를 포함하고, 제 2 시점 계산부(440)는 외부 클록 동기화부(442), 래치부(444), 다중화부(446), 및 제 2 클록 카운터(448)를 포함한다. 제 1 시점 계산부(420)와 제 2 시점 계산부(440)의 출력을 입력받는 데이터 출력시점 계산부(460)는 비교부(462), 신호 발생부(464), 및 출력 인에이블 신호 출력부(466)를 포함한다. 또한, 복제 지연부(430)는 외부에서 인가되는 시스템 클록(CLK)과 지연고정클록간(RCLKDLL)의 위상 차이를 보상하기 위한 것으로, 통상적으로 지연고정회로 내 포함된 피드백을 위한 복제 지연회로와 유사하며 시스템 클록이 반도체 메모리 장치 내부에서 지연되는 값을 모델링한 회로이다.
도시되지 않았지만, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 동작 모드에 따라 활성화되며 시스템 클록이 내부 클록 경로에서 지연되는 지연량을 보상하여 내부 동작의 기준이 되는 지연고정클록을 생성하기 위한 지연고정회로를 포함하고 있다. 여기서, 지연고정회로는 반도체 메모리 장치의 읽기 및 쓰기 등을 포 함한 정상적인 동작의 경우 지연고정동작을 수행하기 위해 활성화되어 있으나, 반도체 메모리 장치가 파워다운 모드에 진입할 경우 전력 소비를 줄이기 위해 비활성화되어 지연고정동작을 수행하지 않고 위상 고정된 지연고정클록을 계속 출력한다.
종래와 달리, 본 발명은 액티브 신호가 인가되어 리셋 상태에서 탈출하면 지연고정회로가 활성화된 경우 시스템 클록이 클록 경로에서 지연되는 지연량을 보상하지만 상기 지연고정회로가 비활성화된 경우 상기 지연량을 보상하지 않고 상기 시스템 클록과 상기 지연고정회로에서 출력된 지연고정클록를 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정한다.
제 1 시점 계산부(420) 내 DLL 리셋 동기화부(422)는 지연고정회로에서 출력된 지연고정클록(RCLKDLL)에 동기하여 액티브 신호에 대응하여 출력 리셋 신호(OERST)가 논리 로우 레벨로 비활성화된 시점(즉, 반도체 메모리 장치가 리셋(reset) 상태를 탈출하는 시점)을 가리키기 위한 지연고정 리셋 신호(DLLRST)를 출력한다. 지연고정 리셋 신호(DLLRST)는 제 1 클록 카운터(424)로 인가되어 지연고정회로에서 출력되고 있는 지연고정클록을 카운팅한다. 제 1 클록 카운터(424)의 초기값은 초기값 결정부(426)에 의해 결정되며, 결정되는 초기값은 설계 방식에 따라 차이가 있으나 카스 지연시간(CAS Latency, CL)에 의해 종속된다.
DLL 리셋 동기화부(422)에서 출력된 지연고정 리셋 신호(DLLRST)는 복제 지연부(430)를 거쳐 제 2 시점 계산부(440) 내 래치부(444)로 입력되거나, 복제 지연부(430)를 거치지 않고 제 2 시점 계산부(440) 내 외부 클록 동기화부(142)로 입력된다. 지연고정회로가 활성화된 경우(즉, 지연고정동작을 수행하는 경우) 복제 지 연부(430)에서 출력된 지연된 지연고정 리셋 신호(DLLRST_rep)를 인가받은 제 2 시점 계산부(440)는 시스템 클록의 라이징 에지를 카운팅한 결과를 출력한다. 반면, 지연고정회로가 비활성화된 경우 제 2 시점 계산부(440)는 지연고정 리셋 신호(DLLRST)에 대응하여 시스템 클록의 라이징 에지를 카운팅한 결과를 출력한다.
외부 클록 동기화부(442)는 시스템 클록의 폴링 에지에 대응하여 지연고정 리셋 신호(DLLRST)를 전달하고, 래치부(444)는 시스템 클록의 폴링 에지에 대응하여 지연된 지연고정 리셋 신호(DLLRST_rep)를 래치한다. 다중화부(146)는 외부 클록 동기화부(442) 및 래치부(444)의 출력중 하나를 지연고정회로의 활성화 상태를 알려주는 지연고정 비활성화 신호(DISDLL)에 대응하여 선택적으로 외부 리셋 신호(EXTRST)로서 출력한다. 외부 리셋 신호(EXTRST)를 입력받는 제 2 클록 카운터(448)는 외부 리셋 신호(EXTRST)가 논리 로우 레벨일 때 시스템 클록의 라이징 에지를 카운팅한다.
제 1 및 제 2 클록 카운터(424, 448)로부터 출력된 결과(DLLCNT<0:2>, EXTCNT<0:2>)는 데이터 출력시점 계산부(460) 내 비교부(462)로 입력된다. 비교부(162)는 외부에서 명령이 인가되는 시점에 제 2 클록 카운터(448)에서 출력된 결과(EXTCNT<0:2>)를 홀딩(holding)하고 있다가 제 1 클록 카운터(424)에서 출력된 결과(DLLCNT<0:2>)와 동일해지는 때 지연 소스 신호를 생성한 뒤 시스템 클록의 폴링 에지에 동기하여 지연 신호(LATENCYb)로서 출력한다. 신호 발생부(464)는 지연 신호(LATENCYb)를 기준으로 시스템 클록의 라이징 및 폴링 에지에 대응하는 펄스를 생성한다. 출력 인에이블 신호 출력부(466)는 신호 발생부(464)에서 출력된 펄스 중 하나에 대응하여 펄스의 활성화 구간 동안 지연고정클록(RCLKDLL)에 대응하는 라이징 데이터 신호(RCLK_D0)를 출력한다. 여기서, 라이징 데이터 신호(RCLK_D0)는 출력되는 데이터(Q0~Q7)와 함께 출력되는 데이터 스트로브 신호(DQS)의 근거가 된다.
도 5는 저주파 환경에서 도 1의 데이터 출력 제어회로의 동작의 일부를 설명하기 위한 파형도이고, 도 6은 고주파 환경에서 도 1의 데이터 출력 제어회로의 동작에 문제점을 설명하기 위한 파형도이다.
전술한 바와 같이, 지연고정회로가 비활성화된 상태에서 읽기 명령(RD)에 대응하는 데이터의 출력 시점은 'AL+(CL-1)+tAC'이다. 데이터의 출력 시점 중 부가 지연시간(AL)을 제외하고 '(CL-1)+tAC'을 만족시키기 위해, 도 5에 도시된 바와 같이, 반도체 메모리 장치가 리셋 상태를 탈출하면 지연고정클록(DLLCLK)의 라이징 에지를 카운팅하기 시작하고 지연고정클록(DLLCLK)의 라이징 에지 이후 시스템 클록(CLK)의 최초 라이징 에지부터 카운트할 수 있도록 해야한다.
도 5의 저주파 환경과 달리, 도 6의 고주파 환경에서는 도 1에 도시된 종래의 데터 출력 제어회로 내 복제 지연부(130)에 의해 지연된 지연고정 리셋 신호(DLLRST_rep)의 논리 레벨 천이가 시스템 클록(CLK)의 폴링 에지보다 늦게 일어날 수 있다. 이 경우, 외부 리셋 신호(EXTRST)는 바람직한 시스템 클록(CLK)의 한 주기만큼 더 길어진 시간에 레벨 천이를 일으키게 되어 시스템 클록(CLK)의 라이징 에지를 카운팅하는 제 2 클록 카운터(148)의 출력이 바람직한 경우보다 하나 작아질 수 있다.
도 7은 도 1에 도시된 데이터 출력 제어회로의 동작에 문제점을 분석하기 위한 파형도이다. 도 6에서 살펴본 바와 같이, 클록의 주파수와 관계없는 복제 지연부(130)의 지연량에 의해 종래 기술의 데이터 출력 제어회로는 고주파 동작시 문제를 일으킬 수 있다. 여기서는, 동작 마진을 정량적으로 분석한다.
지연고정회로가 비활성화된 경우 종래의 반도체 메모리 장치에서 사용가능한 시스템 클록의 주기(tCK)는 (tREP + tDLLOFF_dly - tCLK_dly)보다 커야 한다. 도 7에 도시된 바와 같이, tREP는 복제 지연부(130)에서 지연되는 지연량을 의미하고, tCLK_dly는 시스템 클록(CLK)이 내부 데이터 출력 제어회로에 전달되는 과정에서의 지연량을 의미하며, 마지막으로 tDLLOFF_dly는 시스템 클록(CLK)에 대응하는 지연고정클록(DLLCLK)의 위상 지연량을 의미한다. 이 중에서, tREP는 시스템 클록(CLK) 혹은 지연고정클록(RCLKDLL)의 주파수와 무관한 일정한 지연량을 가지는 값이다. 따라서, 도 5에 도시된 바와 같이 저주파 환경에서 동작에 문제가 없을지라도 도 6에 도시된 바와 같이 고주파 환경에서 동작에 문제가 발생할 수 있다.
이러한 문제를 극복하기 위해 본 발명에서는 지연고정회로가 활성화 혹은 비활성화되었는지의 상태에 따라 복제 지연부(430)에서 tREP만큼 지연고정 리셋 신호(DLLRST)를 지연할 것인지를 판단한다. 도 4에 도시된 바와 같이, 지연고정회로가 활성화된 경우는 다중화부(446)에서 래치부(444)의 출력을 선택하도록 하여 복제 지연부(430)의 지연량이 반영된 외부 리셋 신호(EXTRST)를 출력하나, 지연고정회로가 비활성화된 경우에는 다중화부(446)에서 외부 클록 동기화부(442)의 출력을 선택하도록 하여 복제 지연부(430)의 지연량이 반영되지 않은 외부 리셋 신 호(EXTRST)를 출력한다. 따라서, 본 발명에 따른 반도체 메모리 장치 내 데이터 출력 제어회로는 도 6에 도시된 고주파 동작에서의 오류를 미연에 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치 내 데이터 출력 제어회로를 설명하기 위한 블록도이다.
도 2는 저주파 환경에서 도 1에 도시된 데이터 출력 제어회로의 동작을 설명하기 위한 파형도이다.
도 3은 고주파 환경에서 도 1에 도시된 데이터 출력 제어회로의 동작의 문제점을 설명하기 위한 파형도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 데이터 출력 제어회로를 설명하기 위한 블록도이다.
도 5는 저주파 환경에서 도 1의 데이터 출력 제어회로의 동작의 일부를 설명하기 위한 파형도이다.
도 6은 고주파 환경에서 도 1의 데이터 출력 제어회로의 동작에 문제점을 설명하기 위한 파형도이다.
도 7은 도 1에 도시된 데이터 출력 제어회로의 동작에 문제점을 분석하기 위한 파형도이다.

Claims (17)

  1. 액티브 신호가 인가되어 리셋 상태에서 탈출하면 지연고정회로가 활성화된 경우 시스템 클록이 클록 경로에서 지연되는 지연량을 보상하지만 상기 지연고정회로가 비활성화된 경우 상기 지연량을 보상하지 않고 상기 시스템 클록과 상기 지연고정회로에서 출력된 지연고정클록을 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정하기 위한 데이터 출력 제어회로를 구비하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 데이터 출력 제어회로는
    상기 리셋 상태에서 탈출한 후 상기 지연고정클록을 카운팅하기 위한 제 1 시점 계산부;
    상기 리셋 상태에서 탈출했음을 상기 지연량만큼 지연하여 전달하기 위한 복제 지연부;
    상기 지연고정회로가 비활성화되어 있는 경우 상기 복제 지연부의 출력에 대응하여 상기 시스템 클록을 카운팅하기 위한 제 2 시점 계산부; 및
    상기 읽기 명령이 인가되는 시점에 상기 제 2 시점 계산부의 출력을 홀딩하고 제 1 시점 계산부의 출력과 동일해지는 시점을 기준하여 상기 출력 시점을 결정하는 데이터 출력시점 계산부를 구비하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 2 시점 계산부는 상기 지연고정회로가 활성화된 경우 상기 리셋 상태를 탈출하면 상기 시스템 클록을 카운팅하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제 1 시점 계산부는
    상기 액티브 신호에 대응하여 비활성화되는 출력 리셋 신호를 상기 지연고정클록의 폴링 에지에 동기화하여 출력하기 위한 DLL 리셋 동기화부;
    상기 DLL 리셋 동기화부의 출력에 대응하여 상기 지연고정클록의 라이징 에지를 카운팅하기 위한 제 1 클록 카운터; 및
    카스 지연시간에 대응하여 상기 제 1 클록 카운터의 초기값을 결정하는 초기값 결정부를 구비하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 복제 지연부는 상기 DLL 리셋 동기화부의 출력을 상기 지연량만큼 지연하여 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 제 2 시점 계산부는
    상기 DLL 리셋 동기화부의 출력을 입력받아 상기 시스템 클록의 폴링 에지에 대응하여 전달하는 외부 클록 동기화부;
    상기 복제 지연부의 출력을 입력받아 상기 시스템 클록에 대응하여 임시 저장하기 위한 래치부;
    상기 지연고정회로가 비활성화상태인 경우 상기 외부 클록 동기화부의 출력을 상기 지연고정회로가 활성화상태인 경우 상기 래치부의 출력을 전달하기 위한 다중화부; 및
    상기 다중화부의 출력에 대응하여 상기 시스템 클록의 라이징 에지를 카운팅하기 위한 제 2 클록 카운터를 구비하는 반도체 메모리 장치.
  7. 동작 모드에 따라 활성화되며 시스템 클록이 내부 클록 경로에서 지연되는 지연량을 보상하여 내부 동작의 기준이 되는 지연고정클록을 생성하기 위한 지연고정회로; 및
    액티브 신호가 인가되어 리셋 상태에서 탈출하면 상기 지연고정회로가 활성화된 경우 상기 지연량을 보상하지만 상기 지연고정회로가 비활성화된 경우 상기 지연량을 보상하지 않고 상기 시스템 클록과 상기 지연고정클록을 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정하기 위한 데이터 출력 제어회로를 구비하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 데이터 출력 제어회로는
    상기 리셋 상태에서 탈출한 후 상기 지연고정클록을 카운팅하기 위한 제 1 시점 계산부;
    상기 리셋 상태에서 탈출했음을 상기 지연량만큼 지연하여 전달하기 위한 복제 지연부;
    상기 지연고정회로가 활성화된 경우 상기 리셋 상태를 탈출하면 상기 시스템 클록을 카운팅하고 상기 지연고정회로가 비활성화되어 있는 경우 상기 복제 지연부의 출력에 대응하여 상기 시스템 클록을 카운팅하기 위한 제 2 시점 계산부; 및
    상기 읽기 명령이 인가되는 시점에 상기 제 2 시점 계산부의 출력을 홀딩하고 제 1 시점 계산부의 출력과 동일해지는 시점을 기준하여 상기 출력 시점을 결정하는 데이터 출력시점 계산부를 구비하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 1 시점 계산부는
    상기 액티브 신호에 대응하여 비활성화되는 출력 리셋 신호를 상기 지연고정클록의 폴링 에지에 동기화하여 출력하기 위한 DLL 리셋 동기화부;
    상기 DLL 리셋 동기화부의 출력에 대응하여 상기 지연고정클록의 라이징 에지를 카운팅하기 위한 제 1 클록 카운터; 및
    카스 지연시간에 대응하여 상기 제 1 클록 카운터의 초기값을 결정하는 초기값 결정부를 구비하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 복제 지연부는 상기 DLL 리셋 동기화부의 출력을 상기 지연량만큼 지연하여 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제 2 시점 계산부는
    상기 DLL 리셋 동기화부의 출력을 입력받아 상기 시스템 클록의 폴링 에지에 대응하여 전달하는 외부 클록 동기화부;
    상기 복제 지연부의 출력을 입력받아 상기 시스템 클록에 대응하여 임시 저장하기 위한 래치부;
    상기 지연고정회로가 비활성화상태인 경우 상기 외부 클록 동기화부의 출력 을 상기 지연고정회로가 활성화상태인 경우 상기 래치부의 출력을 전달하기 위한 다중화부; 및
    상기 다중화부의 출력에 대응하여 상기 시스템 클록의 라이징 에지를 카운팅하기 위한 제 2 클록 카운터를 구비하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 데이터 출력시점 계산부는
    상기 읽기 명령이 인가되는 시점에 상기 제 2 클록 카운터의 값을 임시 저장하고 상기 제 1 클록 카운터의 값이 임시 저장된 값과 동일한 시점에 지연 신호를 출력하기 위한 비교부;
    상기 비교부의 출력 시점을 기준으로 상기 시스템 클록의 라이징 및 폴링 에지에 대응하는 다수개의 출력 소스 펄스를 출력하기 위한 신호 발생부; 및
    상기 다수개의 출력 소스 펄스 중 하나가 활성화된 구간 동안 상기 지연고정클록을 전달하여 상기 출력 시점을 결정하기 위한 출력 인에이블 신호 출력부를 구비하는 반도체 메모리 장치.
  13. 동작 모드에 따라 활성화되며 시스템 클록이 내부 클록 경로에서 지연되는 지연량을 보상하여 내부 동작의 기준이 되는 지연고정클록을 생성하는 단계; 및
    액티브 신호가 인가되어 리셋 상태에서 탈출하면 상기 동작 모드에 따라 상기 지연량의 보상여부를 결정하여 상기 시스템 클록과 상기 지연고정클록을 카운팅하여 읽기 명령에 대응하는 데이터의 출력 시점을 결정하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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