KR100903365B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하는 반도체 메모리 장치에 있어 기준 클록을 분주하여 주파수 및 위상을 동일하게 함으로써 반도체 메모리 장치의 내부 동작이 기 설정된 레이턴시를 보장하여 실행될 수 있는 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 제 1 기준 클록과 제 2 분주 기준 클록의 위상을 비교하여 그 결과를 출력하기 위한 위상 감지부 및 위상 감지부의 출력에 대응하여 제 2 기준 클록을 일정 비율로 분주하고 위상을 조절하여 제 1 기준 클록과 위상이 동일한 제 2 분주 기준 클록을 생성하기 위한 위상 조절 분주부를 포함한다. 이로 인해, 본 발명은 외부에서 입력되는 명령에 대해 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하여 내부 동작들이 실행되어도 기 설정된 레이턴시를 보장하여 안정적인 동작을 유지하고 신뢰성을 높일 수 있다.
반도체, 메모리, 위상 분주부, 위상 감지기, 클록

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 동작에 소요되는 시간을 조절하여 균일하게 하여 동작의 신뢰성을 높일 수 있는 회로 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입/출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 하강에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 하강에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 하강에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 하강에지에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 하강에지에 동기시켜 데이터를 출력시킨다.
최근에 대용량의 데이터를 더 빠르게 처리할 수 있는 반도체 메모리 장치에서는 데이터뿐만 아니라 어드레스까지 입출력 속도를 높이기 위한 적용 범위가 넓어지고 있다. 종래의 일반적인 반도체 메모리 장치에서 어드레스 입력은 외부 동작 명령 신호와 함께 클록의 라이징 에지에 동기화되어 입력되었다. 즉, 반도체 메모리 장치는 외부 클록의 한 주기에 한 번씩(즉, 라이징 에지에 대응하여) 외부에서 입력되는 어드레스 및 동작 명령 신호를 받아 내부 동작을 실행하였다. 하지만, 반도체 메모리 장치의 동작 속도가 빨라지면서 한 주기에 한 번이 아닌 두 번의 어드레스 입력을 받을 수 있는 구조가 제안되고 있다.
그래픽 작업용 GDDR5 반도체 메모리 장치(Graphics Double Data Rate version 5, GDDR5)는 외부 클록의 라이징 에지는 물론 폴링 에지에도 어드레스를 입력받을 수 있도록 설계되고 있다. 한 주기에 두 번 어드레스를 입력 받을 수 있으므로 종래의 반도체 메모리 장치보다 어드레스 핀 수가 줄어들고 여분의 핀들은 전원 전압 혹은 접지 전압과 연결함으로써 반도체 메모리 장치의 동작 속도를 증가시킬 수 있다. 외부에서 입력되는 동작 명령 신호는 여전히 외부 클록의 라이징 에지에 대응하여 입력되므로 어드레스 신호의 입력 속도는 동작 명령 신호의 입력 속도에 비해 2배나 빨라지게 된다.
도 1은 최근 제안되고 있는 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 구체적으로, 최근 제안되고 있는 그래픽용 반도체 메모리 장치인 GDDR5 반도체 메모리 장치의 쓰기 및 읽기 동작을 예로 들어 설명한다.
도시된 바와 같이, GDDR5 반도체 메모리 장치는 쓰기 및 읽기 동작 중 시스템 클록(HCLK)의 한 주기에 두 개의 어드레스를 입력받고 있으며, 어드레스에 대응되는 데이터를 시스템 클록(HCLK)의 한 주기에 네 개씩 입출력한다. 쓰기 동작을 위해, T1 시간에서 쓰기 명령(WR)과 함께 어드레스(A1, A2)가 입력된다. 쓰기 명령(WR)은 시스템 클록(HCLK)의 라이징 에지에 동기화되어 입력되고 어드레스(A1, A2)는 시스템 클록(HCLK)의 라이징 에지 및 폴링 에지에 동기화되어 입력된다. 결국, GDDR5 반도체 메모리 장치는 시스템 클록(HCLK)의 한 주기에 두 번 어드레스를 입력받을 수 있으므로 종래의 반도체 메모리 장치보다 어드레스 핀 수가 줄어들고 여분의 핀들은 전원 전압 혹은 접지 전압과 연결함으로써 반도체 메모리 장치의 동 작 속도를 증가시킬 수 있다.
시스템 클록(HCLK)의 라이징 에지 혹은 라이징 및 폴링 에지에 동기화되어 입력된 쓰기 명령(WR)과 어드레스(A1, A2)에 대응하여 출력되는 데이터(Q0~Q7)는 시스템 클록(HCLK)보다 두 배로 빠른 주파수를 가지는 출력 기준 클록(REF CLK)에 대응하여 쓰기 명령(WR)의 입력 후 쓰기 레이턴시(WL)가 지나면 데이터 패드(DQ[0:31])를 통해 입력된다. 앞서 설명한 바와 같이, 데이터(Q0~Q7)를 시스템 클록(HCLK)의 한 주기당 네 개의 신호를 입력하기 위해 시스템 클록(HCLK)이 아닌 별도의 클록, 즉 출력 기준 클록(REF CLK)을 데이터 입력의 기준으로 사용한다.
읽기 동작의 경우, T11 시간에 읽기 명령(RD)과 함께 어드레스(A1', A2')가 입력되는 것을 시작으로 GDDR5 반도체 메모리 장치는 내부 동작을 실행하며 읽기 명령(RD) 후 읽기 레이턴시(RL)가 지나면 어드레스(A1', A2')에 대응되는 데이터(Q0~Q7)를 데이터 패드(DQ[0:31])를 통해 출력한다. 읽기 동작의 경우도 쓰기 동작과 같이 시스템 클록(HCLK)의 한 주기에 두 개의 어드레스를 입력받고 있으며, 어드레스에 대응되는 데이터를 시스템 클록(HCLK)의 한 주기에 네 개씩 출력한다.
쓰기와 읽기 동작에서 알 수 있듯이, GDDR5 반도체 메모리 장치는 명령어 및 어드레스 입출력을 위한 클록과 데이터 입출력을 위한 클록, 즉 두 개의 클록을 사용하며, 그 두 개의 클록은 서로 다른 주파수를 자지고 있다. 구체적으로는 명령어 및 어드레스 입출력을 위한 클록이 데이터 입출력을 위한 클록에 비해 1/2배의 주파수를 가진다. 이로 인해 읽기 및 쓰기 동작중 명령어의 입력과 데이터의 입출력 간 시간의 차이, 즉 읽기 및 쓰기 레이턴시를 항상 정상적으로 지키기 위해서는 데 이터 입출력을 위한 클록을 분주하여 명령어 및 어드레스 입출력을 위한 클록과 같은 위상이 되도록 맞춰 주어야 한다.
도 2는 도 1에 도시된 반도체 메모리 장치의 읽기 동작 시 내부 동작을 구체적으로 설명하기 위한 파형도이다.
도시된 바와 같이, 읽기 명령(RD)이 어드레스(A1, A2)와 함께 시스템 클록(HCLK)에 동기화되어 T1 시간에 반도체 메모리 장치로 입력된다. 반도체 메모리 장치는 또한 시스템 클록(HCLK)보다 두 배 높은 주파수를 가지는 데이터 출력 클록(WCLK)을 사용하여 데이터를 출력하며, 데이터 출력 클록(WCLK)을 1/2 분주하여 분주된 출력 클록(WCLK_DV0, WCLK_DV1)을 생성한다.
반도체 메모리 장치는 읽기 명령(RD)을 디코딩하여 읽기 내부 명령(ICMD)을 생성한다. 여기서, 데이터를 출력하기 위한 읽기 내부 명령(ICMD)은 시스템 클록(HCLK)이 아닌 데이터 출력 클록(WCLK)을 기준으로 반도체 메모리 장치 내부 회로로 인식된다. 도 2를 참조하면, 읽기 내부 명령(ICMD)을 인식하기 위한 읽기 명령 스트로브 신호(read command strobe)는 시스템 클록(HCLK)이 아닌 분주된 출력 클록(WCLK_DV0, WCLK_DV1)에 동기화되어 있다. 분주된 출력 클록(WCLK_DV0, WCLK_DV1)은 시스템 클록(HCLK)보다 두 배 높은 주파수를 가지는 데이터 출력 클록(WCLK)을 1/2로 분주하였으므로 시스템 클록(HCLK)과 동일한 주기를 가진다. 그러나, 도시된 바와 같이 분주된 출력 클록은 시스템 클록(HCLK)과 위상이 같을 수도 있고(WCLK_DV0), 시스템 클록(HCLK)과 위상이 다를 수도 있다(WCLK_DV1).
분주된 출력 클록(WCLK_DV0, WCLK_DV1)의 라이징 에지에 동기화되어 발생한 읽기 명령 스트로브 신호(read command strobe)로 인하여, 분주된 출력 클록(WCLK_DV0, WCLK_DV1)이 시스템 클록(HCLK)과 위상이 같거나 다른 경우에 따라 반도체 메모리 장치의 읽기 레이턴시(RL1, RL2)가 달라질 수 있다. 즉, 읽기 명령(RD)가 입력된 후 읽기 명령(RD)에 대응하는 데이터가 출력될 때까지의 시간이 분주된 출력 클록(WCLK_DV0, WCLK_DV1)과 시스템 클록(HCLK)의 위상에 따라 달라질 수 있다. 도시된 읽기 레이턴시의 차이(RL2 - RL1)는 결국 데이터 출력 클록(WCLK)을 1/2로 분주할 때 발생할 수 있는 것이고, 이는 반도체 메모리 장치의 안정적 동작을 보장하는 신뢰성을 해칠 수 있게 된다.
반도체 메모리 장치의 성능을 규정하는 스펙에 정의된 읽기 및 쓰기 레이턴시는 상황에 따라 변동될 경우, 반도체 메모리 장치를 포함한 시스템의 동작에 오류가 발생할 수 있다. 따라서, 안정적인 동작을 보장하기 위해서는 반도체 메모리 장치가 읽기 및 쓰기 명령 후 데이터를 출력하는 데 소요되는 시간인 읽기 및 쓰기 레이턴시는 항상 지켜져야 한다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하는 반도체 메모리 장치에 있어 기준 클록을 분주하여 주파수 및 위상을 동일하게 함으로써 반도체 메모리 장치의 내부 동작이 기 설정된 레이턴시를 보장하여 실행될 수 있도록 하는 것을 목적으로 한다.
본 발명은 제 1 기준 클록과 제 2 분주 기준 클록의 위상을 비교하여 그 결과를 출력하기 위한 위상 감지부 및 위상 감지부의 출력에 대응하여 제 2 기준 클록을 일정 비율로 분주하고 위상을 조절하여 제 1 기준 클록과 위상이 동일한 제 2 분주 기준 클록을 생성하기 위한 위상 조절 분주부를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 서로 다른 주파수를 가지는 복수의 기준 클록을 입력받는 반도체 메모리 장치에 있어서, 상기 복수의 기준 클록의 주파수를 동일하게 한 뒤 위상을 비교하여 차이가 있을 경우 위상의 보정을 통해 같은 위상을 가지도록 조정하여 동작의 레이턴시를 항상 일정하게 하기 위한 클록 조절 회로를 구비하는 반도체 메모리 장치를 제공한다.
더 나아가, 본 발명은 제 1 기준 클록에 대응하여 외부 명령 및 어드레스를 입력하고, 상기 제 1 기준 클록과 주파수가 다른 제2 기준 클록에 대응하여 데이터를 입출력하는 단계; 및 상기 제 1 및 제 2 기준 클록의 주파수를 동일하게 한 뒤 위상을 비교하여 차이가 있을 경우 위상의 보정을 통해 같은 위상을 가지도록 조정하여 동작의 레이턴시를 항상 일정하게 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명은 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하는 반도체 메모리 장치에 있어 복수의 기준 클록의 위상 차이에 의한 내부 동작의 레이턴시가 변화되는 것을 막기 위해, 기준 클록들을 분주하여 위상을 감지한 후 차이가 있을 경우 보상할 수 있도록 한다. 이를 통해, 본 발명은 서로 다른 주파수를 가지는 복수의 기준 클록을 기준으로 실행되는 여러 내부 동작을 포함한 읽기 및 쓰기 동작을 실행하더라도 복수의 기준 클록을 동일한 주파수를 가질 수 있도록 분주하고 비교하여 위상을 같게 함으로써 각각의 내부 동작이 서로 다른 기준 클록을 사용하지만 외부에서 봤을 때 항상 일정한 레이턴시를 가질 수 있도록 한다. 이는 반도체 메모리 장치의 동작 신뢰성을 높여준다. 아울러, 반도체 메모리 장치의 외부에서는 항상 동일한 레이턴시를 가진 읽기 및 쓰기 동작을 기대할 수 있다.
본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 명령에 대해 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하여 내부 동작들이 실행되어도 기 설정된 레이턴시를 보장하여 안정적인 동작을 유지하고 신뢰성을 높일 수 있는 장점이 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 외부 명령에 대응하여 내부에서 실행되어지는 다수개의 내부 동작에 대해서 각각의 기준 클록을 사용하는 경우에도 각각의 기준 클록의 주파수를 동일하게 하기 위해 분주한 뒤 비교하여 위상의 차이가 있을 경우 보상함으로써 외부 명령에 대한 일정한 레이턴시를 가질 수 있어 내부 구조 및 입출력 데이터 및 신호의 요구 조건이 변하여도 그에 따른 설계 변경을 통해 안정적인 동작을 보장할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 클록 조절 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치 내 클록 조절 회로는 위상 감지 제어부(100), 위상 감지부(200), 및 위상 조절 분주부(300)를 포함하고 있다. 위상 감지부(200)는 제 1 기준 클록(HCLK)과 제 2 분주 기준 클록(WCLK_DV)의 위상을 비교하여 그 결과를 출력한다. 구체적으로, 위상 감지부(200)는 위상 조절 분주부(300)가 제 2 기준 클록(WCLK)을 분주할 때 위상을 반전시킬지의 여부를 알려주기 위한 반전 제어 신호(REVERSE)를 출력한다. 위상 감지부(200)에서 출력된 반전 제어 신호(REVERSE)에 따라 위상 조절 분주부(300)는 제 2 기준 클록(WCLK)을 일정 비율로 분주하고 위상을 조절하여 출력되는 제 2 분주 기준 클록(WCLK_DV)이 제 1 기준 클록(HCLK)과 위상이 동일하도록 한다. 이러한 위상 감지부(200) 및 위상 조절 분주부(300)는 외부 명령에 대응하여 제어신호를 출력하는 위상 감지 제어부(100)에 의해 제어된다.
여기서, 제 1 기준 클록(HCLK)은 외부로부터 전달되는 명령 및 어드레스를 입력받기 위해 사용되는 기준 클록이고, 제 2 기준 클록(WCLK)은 외부 명령 및 어드레스에 대응하는 데이터를 입출력하기 위해 사용되는 기준 클록이다. 일례로, GDDR5 반도체 메모리 장치의 경우, 시스템 클록의 라이징 클록 및 폴링 클록에 대응하여 어드레스를 입력받아 시스템 클록의 한 주기당 2개의 어드레스를 입력받지만, 대응하는 데이터는 시스템 클록의 한 주기당 4개씩 입출력된다. 본 발명에서도 제 1 기준 클록(HCLK)이 시스템 클록이고 제 2 기준 클록(WCLK)이 데이터 입출력을 위한 클록으로 가정하면, 제 1 기준 클록(HCLK)의 주파수는 제 2 기준 클록의 주파수(WCLK)의 1/2이 될 수 있다. 이 경우, 위상 조절 분주부(300)는 제 2 기준 클록(WCLK)을 1/2 분주하여 제 1 기준 클록(HCLK)과 주파수가 같은 제 2 분주 기준 클록(WCLK_DV)을 생성한다.
도 3에서는 위상 감지부(200)와 위상 조절 분주부(300)를 제어하기 위한 위상 감지 제어부(100)는 도시된 바와 같이 별도로 반도체 메모리 장치 내에 포함된 것으로 설명하였으나, 본 발명의 다른 실시예에서는 위상 감지 제어부(100) 대신 반도체 메모리 장치 내 동작 모드를 결정하는 모드 레지스터 세트(MRS)를 통해 제어할 수도 있다. 또한, 정상 동작이 아닌 테스트 동작시에도 테스트 신호를 입력받 아 디코딩하여 위상 감지부(200)와 위상 조절 분주부(300)를 활성화할 수 있도록 설계할 수 있다.
도 4는 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 반도체 메모리 장치는 위상 감지부(200)에서 제 2 분주 기준 클록(WCLK_DV)과 제 1 기준 클록(HCLK)을 비교하여 동일한 위상을 가지는 경우 반전 제어 신호(REVERSE)를 활성화하지 않았으나, 만약 제 2 분주 기준 클록(WCLK_DV)과 제 1 기준 클록(HCLK)의 위상에 차이가 나게 되면, 반전 제어 신호(REVERSE)를 활성화하여 위상을 변화를 줄 수 있도록 하였다.
도 4에 도시된 두 개의 파형도 중 하나는 제 2 분주 기준 클록(WCLK_DV)과 제 1 기준 클록(HCLK)의 위상이 동일한 경우이고, 다른 하나는 제 2 분주 기준 클록(WCLK_DV)과 제 1 기준 클록(HCLK)의 위상이 동일하지 않은 경우이다. 동일한 경우 위상 감지부(200) 내의 비교 결과(PDOUT)는 논리 하이 레벨('H')이 되고, 그 반대로 동일하지 않을 경우 비교 결과(PDOUT)는 논리 로우 레벨('L')이 된다.
도 5는 도 3에 도시된 위상 감지부(200)를 설명하기 위한 회로도이다.
도시된 바와 같이, 위상 감지부(200)는 제 2 분주 기준 클록(WCLK_DV)을 지연하기 위한 지연부(220), 제 2 분주 기준 클록(WCLK_DV)과 제 1 기준 클록(HCLK)의 위상을 비교하여 비교값을 출력하는 제 1 플립플랍(240), 및 제 1 플립플랍(240)의 출력을 반전하기 위한 제 1 인버터(260)를 포함한다. 본 발명의 실시예에서는 제 2 분주 기준 클록(WCLK_DV)과 제 1 기준 클록(HCLK)의 위상이 동기화되 었는지를 판단하기 위해 제 1 플립플랍(240)으로 입력되는 신호를 일정 시간만큼 지연시키기 위해 제 2 분주 기준 클록(WCLK_DV)을 지연하기 위한 지연부(220)를 구비하였으나, 다른 실시예에서는 동기화 여부를 확인하기 위해 제 1 기준 클록(HCLK)을 지연할 수도 있다.
만약 위상 조절 분주부(300)에서 출력된 제 2 분주 기준 클록(WCLK_DV)의 위상이 제 1 기준 클록(HCLK)과 동기화되어 있다면, 제 1 플립플랍(240)은 논리 하이 레벨('H')의 비교 결과(PDOUT)를 출력한다. 그러나, 제 2 분주 기준 클록(WCLK_DV)의 위상이 제 1 기준 클록(HCLK)과 동기화되어 있지 않다면, 제 1 플립플랍(240)은 논리 로우 레벨('L')의 비교 결과(PDOUT)를 출력한다. 비교 결과(PDOUT)는 제 1 인버터(260)에 의해 반전되어 반전 제어 신호(REVERSE)로서 출력된다.
도 6a는 도 3에 도시된 위상 조절 분주부(300)를 설명하기 위한 회로도이다.
도시된 바와 같이, 위상 조절 분주부(300)는 위상 감지 제어부(100)의 출력에 대응하여 활성화되며 위상 감지부(200)의 출력(REVERSE)을 입력받아 제 2 기준 클록(WCLK)에 동기화시켜 출력하기 위한 제 2 플립플랍(320), 제 2 플립플랍(320)의 출력과 제 2 분주 기준 클록(WCLK_DV)을 배타적 부정 논리합(XNOR)하기 위한 제 1 논리 게이트(360), 및 제 1 논리 게이트(360)의 출력을 제 2 기준 클록(WCLK)에 동기화시켜 출력하여 제 2 분주 기준 클록(WCLK_DV)을 출력하기 위한 제 3 플립플랍(340)을 포함한다.
위상 감지부(200)로부터 입력된 반전 제어 신호(REVERSE)를 입력받고 출력된 제 2 분주 기준 클록(WCLK_DV)을 피드백하여 배타적 부정 논리합 연산(XNOR)을 함 으로써, 반전 제어 신호(REVERSE)에 의해 제 2 분주 기준 클록(WCLK_DV)의 위상을 반전할 수 있다. 만약 반전 제어 신호(REVERSE)가 논리 로우 레벨('L')인 경우 제 1 논리 게이트(360)가 인버터와 같이 동작한다. 반대로 반전 제어 신호(REVERSE)가 논리 하이 레벨('H')인 경우 제 1 논리 게이트(360)가 상태를 유지시켜주는 버퍼와 같이 동작하기 때문에, 피드백된 제 2 분주 기준 클록(WCLK_DV)는 제 3 플립플랍(340)에 의해 위상이 반전상태로 출력된다.
도 6b는 도 6a에 도시된 위상 조절 분주부(300)의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 제 2 분주 기준 클록(WCLK_DV)을 피드백하여 반전 제어 신호(REVERSE)를 제 1 논리 게이트(360)에서 배타적 부정 논리합(XNOR) 연산을 실행하면 A 노드에서와 같이 위상이 변하는 것을 알 수 있다.
즉, 분주 되어 출력되는 클록의 위상을 반전하고자 할 경우, 한 주기 만큼의 폭을 가지는 논리 하이 레벨('H')의 펄스를 위상 조절 분주부(300)로 입력하면 배타적 부정 논리합(XNOR)을 실행하는 제 1 논리 게이트(360)를 통해 위상을 반전할 수 있다. 결국, 위상 감지부(200)로부터 제 2 분주 기준 신호(WCLK_DV)와 제 1 기준 신호(HCLK)가 비 동기화되어 있다라고 판단 결과가 나오게 되면, 위상 조절 분주부(300)의 출력을 변경시킬 수 있다.
도 7은 도 3에 도시된 위상 감지 제어부(100)를 설명하기 위한 회로도이다.
도시된 바와 같이, 위상 감지 제어부(100)는 명령신호(CMD)를 반전하기 위한 제 2 인버터(160), 제 1 기준 클록(HCLK)을 N번 주기 동안 카운트한 뒤 출력하기 위한 카운터(120), 및 제 2 인버터(160) 및 카운터(120)의 출력에 대응하여 위상 감지부(200) 및 위상 조절 분주부(300)를 제어하기 위한 인에이블 신호(EN)를 출력하는 낸드 래치(140)를 포함한다.
전술한 바와 같이, 위상 감지 제어부(100)의 동작은 모드 레지스터 세트(MRS)와 유사하여 명령 신호(CMD)를 디코딩하여 인에이블 신호(EN)를 생성할 수 있는 모드 레지스터 세트(MRS)로 대체가 가능하다. 또한, 테스트 모드에서 활성화할 경우도 위상 감지부(200) 및 위상 조절 분주부(300)를 활성화하여 기준 클록의 위상을 조절한 뒤 비활성화시켜 안정적인 레이턴시를 가질 수 있도록 반도체 메모리 장치의 동작을 유지할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치 내 클록 조절 회로를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 위상 감지부(200A), 필터링부(400), 및 위상 조절 분주부(300A)을 포함한다. 여기서, 위상 감지부(200A)와 위상 조절 분주부(300A)는 도 3에 도시된 위상 감지부(200) 및 위상 조절 분주부(300)와 동일하게 구성될 수 있는 대응 요소로서 자세한 설명은 생략하기로 한다.
필터링부(400)는 제 1 기준 클록(HCLK)의 N주기 동안의 위상 감지부(200A)에서 출력된 비교 결과를 필터링하여 출력한다(N은 자연수). 구체적으로, 위상 감지부(200)에서 비교 결과 제 2 분주 기준 신호(WCLK_DV)와 제 1 기준 신호(HCLK)의 위상이 일정 기간 동안 계속 차이 다른 경우 출력되는 반전 제어 신호(REVERSE)가 논리 하이 레벨(H)로 동일한 값을 유지하면 그 값을 위상 조절 분주부(300A)로 출력한다.
도 9는 도 8에 도시된 필터링부(400)를 설명하기 위한 회로도이다.
도시된 바와 같이, 필터링부(400)는 위상 감지부(200A) 및 위상 조절 분주부(300A)를 위상 감지부(200A)의 출력을 입력받아 제 1 기준 클록(HCLK)에 동기하여 출력하기 위한 제 4 플립플랍(420), 인에이블 신호(EN)에 대응하여 활성화되며 제 4 플립플랍(420)의 출력을 입력받아 제 1 기준 클록(HCLK)에 동기하여 출력하기 위한 제 5 플립플랍(440), 위상 감지부(200A) 및 제 4 ~ 5 플립플랍(420, 440)의 출력을 부정 논리곱하기 위한 제 2 논리 게이트(460), 및 제 2 논리 게이트(460)의 출력을 반전하기 위한 제 1 인버터(480)를 포함한다.
필터링부(400)는 위상 감지부(200A)의 출력을 전달받아 일정 기간 동안 계속 제 2 분주 기준 클록(WCLK_DV)의 위상이 제 1 기준 클록(HCLK)과 다른 경우, 즉 반전 제어 신호(REVERSE)가 일정 기간 동안 동일한 값이 입력되면 반전 필터링 신호(LPF_OUT)를 활성화한다. 도 6b를 참조하면, 디지털 필터의 특성을 가진 필터링부(400)가 3번의 비교 결과(즉, 반전 제어 신호(REVERSE))를 누적하여 반전 필터링 신호(LPF_OUT)의 활성화 여부를 결정하는 예를 보여주고 있다. 필터링부(400)로 인해 반도체 메모리 장치는 무시할 수 있을 만큼의 오차에도 민감하게 반응하여 동작의 신뢰성을 깰 우려를 막고 기준 클록의 위상을 변화로 인한 동작의 신뢰성을 높일 수 있다.
결국, 제 1 기준 클록(HCLK)의 임의의 주기 동안 이러한 비교 결과(PDOUT)를 계속 출력하고 계속해서 위상이 동일하지 않아 비교 결과(PDOUT)가 논리 로우 레벨('L')을 유지하면, 논리 하이 레벨('H')의 반전 제어 신호(REVERSE)가 위상 감지부(200A)에서 출력된 후 필터링을 거쳐 논리 하이 레벨('H')의 반전 필터링 신호(LPF_OUT)가 위상 조절 분주부(300A)로 전달한다. 본 발명의 실시예에서는 필터링부(400)가 3주기 동안 비교 결과를 필터링하였으나 다른 실시예에서는 상황에 따라 달라질 수 있다.
도 10은 도 8에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 반도체 메모리 장치는 제 1 기준 클록(HCLK)의 두 배의 주파수를 가지는 제 2 기준 클록(WCLK, WCLK#)을 가지고 있으며, 리셋 신호(RESET)가 논리 로우 레벨('L')로 비활성화되면, 위상 조절 분주부가 제 2 기준 클록(WCLK, WCLK#)을 1/2분주하여 제 1 기준 클록(HCLK) 동일한 주파수를 가지는 제 2 분주 기준 클록(WCLK_DV, WCLK_DV#)을 출력한다.
외부로부터 명령이 입력되면 명령을 디코딩한 신호(APCD_CMD)가 활성화되고, 위상 감지 제어부(100)에 의해 일정 구간 동안 인에이블 신호(EN)가 활성화된다. 위상 감지부(200)에서 제 1 기준 클록(HCLK)과 제 2 분주 기준 클록(WCLK)을 비교하여 비교결과를 반전 제어 신호(REVERSE)와 같이 출력한다. 필터링부(400)는 일정한 주기 동안 동일 값의 반전 제어 신호(REVERSE)가 계속 입력되면, 위상 반전을 위한 반전 필터링 신호(LPF_OUT)을 출력한다. 위상 조절 분주부(300)에서는 반전 필터링 신호(LPF_OUT)에 대응하여 출력되는 제 2 분주 기준 클록(WCLK_DV)의 위상 을 반전시킨다.
전술한 바와 같이, 서로 다른 주파수를 가지는 복수의 기준 클록을 사용하는 반도체 메모리 장치에서도 복수의 기준 클록을 분주하고 위상을 동일하게 하여 읽기 및 쓰기 등의 동작들이 항상 일정한 레이턴시를 가지고 실행할 수 있다. 따라서, 반도체 메모리 장치의 외부에서는 항상 일정한 동작을 기대할 수 있어 시스템의 동작 신뢰도가 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 최근 제안되고 있는 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 읽기 동작 시 내부 동작을 구체적으로 설명하기 위한 파형도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 클록 조절 회로를 설명하기 위한 블록도이다.
도 4는 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 5는 도 3에 도시된 위상 감지부를 설명하기 위한 회로도이다.
도 6a은 도 3에 도시된 위상 조절 분주부를 설명하기 위한 회로도이다.
도 6b는 도 6a에 도시된 위상 조절 분주부의 동작을 설명하기 위한 파형도이다.
도 7은 도 3에 도시된 위상 감지 제어부를 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치 내 클록 조절 회로를 설명하기 위한 블록도이다.
도 9는 도 8에 도시된 필터링부를 설명하기 위한 회로도이다.
도 10은 도 8에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

Claims (25)

  1. 제 1 기준 클록과 제 2 분주 기준 클록의 위상을 비교하여 그 결과를 출력하기 위한 위상 감지부; 및
    상기 위상 감지부의 출력에 대응하여 제 2 기준 클록을 일정 비율로 분주하고 위상을 조절하여 상기 제 1 기준 클록과 위상이 동일한 상기 제 2 분주 기준 클록을 생성하기 위한 위상 조절 분주부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 기준 클록은 외부로부터 전달되는 명령 및 어드레스를 입력받기 위한 기준 클록이고, 상기 제 2 기준 클록은 상기 명령 및 어드레스에 대응하는 데이터를 입출력하기 위한 기준 클록인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 기준 클록의 주파수는 상기 제 2 기준 클록의 주파수의 1/2이며, 상기 위상 조절 분주부는 상기 제 2 기준 클록을 1/2 분주하여 상기 제 1 기준 클록과 주파수가 같은 상기 제 2 분주 기준 클록을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 위상 감지부는
    상기 제 2 분주 기준 클록을 지연하기 위한 지연부; 및
    상기 지연부의 출력신호를 이용하여 상기 제 2 분주 기준 클록과 상기 제 1 기준 클록의 위상을 비교하여 비교값을 출력하는 제 1 플립플랍을 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 위상 감지부의 출력을 N 번의 주기 동안 필터링하기 위한 필터링부를 더 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    외부 명령에 대응하여 상기 위상 감지부를 제어하기 위한 위상 감지 제어부를 더 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 위상 조절 분주부는
    상기 위상 감지 제어부의 출력에 대응하여 활성화되며 상기 위상 감지부의 출력을 입력받아 제 2 기준 클록에 동기화시켜 출력하기 위한 제 2 플립플랍;
    상기 제 2 플립플랍의 출력과 상기 제 2 분주 기준 클록을 배타적 부정 논리합하기 위한 제 1 논리 게이트; 및
    상기 제 1 논리 게이트의 출력을 상기 제 2 기준 클록에 동기화시켜 출력하여 상기 제 2 분주 기준 클록을 출력하기 위한 제 3 플립플랍을 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 필터링부는
    상기 위상 감지 제어부의 출력에 대응하여 활성화되며 상기 제 1 플립플랍의 출력을 입력받아 상기 제 1 기준 클록에 동기하여 출력하기 위한 제 4 플립플랍;
    상기 위상 감지 제어부에 출력에 대응하여 활성화되며 상기 제 4 플립플랍의 출력을 입력받아 상기 제 1 기준 클록에 동기하여 출력하기 위한 제 5 플립플랍;
    상기 제 1 내지 제 3 플립플랍의 출력을 부정 논리곱하기 위한 제 2 논리 게이트; 및
    상기 제 2 논리 게이트의 출력을 반전하기 위한 제 1 인버터를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 위상 감지 제어부는
    상기 외부 명령을 반전하기 위한 제 2 인버터;
    상기 제 1 기준 클록을 일정 주기 동안 카운트한 뒤 출력하기 위한 카운터; 및
    상기 제 2 인버터 및 상기 카운터의 출력에 대응하여 상기 위상 감지부 및 상기 위상 조절 분주부를 제어하기 위한 신호를 출력하는 낸드 래치를 포함하는 반도체 메모리 장치.
  10. 제 1항에 있어서,
    테스트 명령에 대응하여 상기 위상 감지부를 활성화하기 위한 제어부를 더 포함하는 반도체 메모리 장치.
  11. 제 1항에 있어서,
    외부 명령을 디코딩하여 상기 위상 감지부를 제어하기 위한 모드 레지스터 세트를 더 포함하는 반도체 메모리 장치.
  12. 서로 다른 주파수를 가지는 복수의 기준 클록을 입력받는 반도체 메모리 장치에 있어서,
    상기 복수의 기준 클록의 주파수를 동일하게 한 뒤 위상을 비교하여 차이가 있을 경우 위상의 보정을 통해 같은 위상을 가지도록 조정하여 동작의 레이턴시를 항상 일정하게 하기 위한 클록 조절 회로를 구비하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 복수의 기준 클록은 외부로부터 전달되는 외부 명령 및 어드레스를 입력받기 위한 제 1 기준 클록 및 상기 명령 및 어드레스에 대응하는 데이터를 입출력하기 위한 제 2 기준 클록을 포함하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 제 1 기준 클록의 주파수는 상기 제 2 기준 클록의 주파수의 1/2이며, 상기 클록 조절 회로는 상기 제 2 기준 클록을 1/2 분주하여 상기 제 1 기준 클록과 주파수가 같은 상기 제 2 분주 기준 클록을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
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  23. 제 1 기준 클록에 대응하여 외부 명령 및 어드레스를 입력하고, 상기 제 1 기준 클록과 주파수가 다른 제2 기준 클록에 대응하여 데이터를 입출력하는 단계; 및
    상기 제 1 및 제 2 기준 클록의 주파수를 동일하게 한 뒤 위상을 비교하여 차이가 있을 경우 위상의 보정을 통해 같은 위상을 가지도록 조정하여 동작의 레이턴시를 항상 일정하게 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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