KR100545704B1 - 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로 - Google Patents

반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로에 관한 것이다. 본 발명은 테스트 모드 신호선의 증가 없이 컬럼선택신호의 펄스폭을 플렉서블하게 제어할 수 있는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 제공하는데 그 목적이 있다. 본 발명은 테스트 모드에서 원하는 컬럼선택신호의 펄스폭에 대응하는 펄스폭을 가진 제어신호를 인가하여 제어신호의 펄스폭이 컬럼선택신호의 펄스폭을 결정하도록 함으로써 테스트 모드 신호선의 증가 없이도 플렉서블한 컬럼선택신호의 펄스폭 제어가 가능하도록 한다. 예컨대, DDR SDRAM에서는 리드/라이트시 사용되지 않는 어드레스 핀(A12)을 통해 소정 펄스폭을 가지는 펄스를 제어신호로서 외부에서 인가하거나, 지연고정루프(DLL)에 채용되는 듀티보정회로(DCC)의 출력 클럭과 내부 클럭의 폴링 에지의 위상차를 이용하여 제어신호를 생성할 수 있다.
컬럼선택신호, 펄스폭, 테스트 모드, 신호선, 어드레스 핀

Description

반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로{CIRCUIT FOR CONTROLLING PULSE WIDTH OF COLUMN SELECTION SIGNAL IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 나타낸 도면.
도 3은 상기 도 2의 회로의 타이밍 다이어그램.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 나타낸 도면.
도 5는 상기 도 4와 관련된 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
20 : SR 플립플롭
22 : 딜레이
24 : 펄스폭 제어부
26 : 논리 조합부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로에 관한 것이다.
반도체 메모리 소자에서 내부 신호의 펄스폭은 소자의 동작 특성에 지대한 영향을 미치게 된다.
예컨대, 액티브 커맨드의 인가에 의해 원하는 워드라인을 활성화시키고 나서, 리드 또는 라이트 동작을 수행할 때, 컬럼선택신호(YS 펄스, 비트라인 감지증폭기와 입/출력 버스 사이의 스위치 제어신호)의 펄스폭에 의해 영향 받는 AC 파라메터로서 tAA, tRCD, tCK, tRWL 등이 있다.
일반적으로, 컬럼선택신호의 펄스폭은 상기 파라메터에 대해 서로 다른 영향을 미치게 되는데, 예컨대 컬럼선택신호의 펄스폭을 너무 좁게 가져가면 메인 데이터 증폭기에 입력되는 신호량이 줄어들어 tRCD 특성이 나빠질 수 있으며, 컬럼선택신호의 펄스폭을 너무 넓게 가져가면 tCK 특성이 나빠지고 tAA가 늘어나게 된다.
이러한 이유로 일반적으로 컬럼선택신호의 펄스폭은 웨이퍼 펩 아웃(wafer fab out) 이후 여러가지 AC 파라메터에 대한 최적의 동작 조건을 찾기 위해 컬럼선택신호의 펄스폭을 변화시키면서 그 특성을 확인하고, 마스크 수정시 테스트 결과를 반영하는 절차를 거치고 있다.
도 1은 종래기술에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로는, 내부 리드 커맨드 펄스(RDP)와, 내부 라이트 커맨드 펄스(WTP)와, 내부 카스 펄스(ICASP, 리드/라이트 커맨드 입력 이후의 클럭을 받아 BL-1회 만큼 발생하는 펄스)를 입력으로 하는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력 신호를 셋 입력(/S)으로 하며 IYCLKD 클럭을 리셋 입력(/R)으로 하는 SR 플립플롭(10)과, 테스트 모드 신호(TYS_CTRL)에 응답하여 SR 플립플롭(10)의 부출력(/Q)을 가변 지연하여 지연 클럭(IYCLKD)을 생성하기 위한 딜레이(12)와, SR 플립플롭(10)의 정출력(Q)을 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력을 입력으로 하여 YCLK 클럭을 출력하기 위한 인버터(INV2)를 구비한다.
종래기술에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로의 동작을 살펴보면, 우선 리드 또는 라이트 커맨드가 인가되어 내부 리드 커맨드 펄스(RDP) 또는 내부 라이트 커맨드 펄스(WTP)가 활성화되거나, 버스트 길이(BL)가 2 이상이어서 리드 또는 라이트 커맨드 인가 이후에 내부 카스 펄스(ICASP)가 발생하면, SR 플립플롭(10)이 셋 된다. 이어서, 외부로부터 인가된 테스트 모드 신호(TYS_CTRL)의 조합에 의해 딜레이(12)의 지연시간이 결정되어 지연 클럭(IYCLKD)이 활성화되면 SR 플립플롭(10)은 리셋 된다. 컬럼선택신호(YS)는 YCLK 클럭을 지연시킨 신호이므로, 결국 딜레이(12)의 지연량이 컬럼선택신호(YS)의 펄스폭을 결정하게 된다.
즉, 종래에는 테스트 모드를 사용하여 최초 설계치 대비 컬럼선택신호의 펄스폭을 늘리거나 줄이기 위해 일정한 양의 지연 회로를 준비하여 테스트 모드 조합에 따라 원하는 컬럼선택신호의 펄스폭을 갖도록 구현되어 있다.
그러나, 변화되는 컬럼선택신호의 펄스폭을 세밀하게 하려면 필요한 테스트 모드 조합의 수가 늘어나게 되고, 추가적으로 리드시와 라이트시 제어를 다르게 하고자 할 경우 필요한 테스트 모드 신호선이 더 늘어나 레이아웃 오버헤드가 따르는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 모드 신호선의 증가 없이 컬럼선택신호의 펄스폭을 플렉서블하게 제어할 수 있는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 내부 컬럼 커맨드 신호를 논리조합하기 위한 논리조합 수단; 상기 논리조합 수단의 출력 신호를 셋 입력으로 하며 지연 클럭을 리셋 입력으로 하는 SR 플립플롭; 상기 SR 플립플롭의 출력을 일정시간 동안 지연시켜 상기 지연 클럭을 생성하기 위한 지연수단; 및 테스트 모드 신호, 최상위 어드레스 핀에 인가된 제어펄스, 버스트신호와, 상기 SR 플립플롭의 출력을 입력으로 하여 노말 모드에서는 상기 지연수단의 지연량에 대응하는 펄스폭을 가지는 펄스를 출력하고, 테스트 모드에서는 상기 제어펄스의 펄스폭과 동일한 펄스폭을 가지는 펄스를 출력하기 위한 펄스폭 제어수단을 구비하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 다수의 내부 컬럼 커맨드 신호를 논리조합하기 위한 논리조합 수단; 상기 논리조합 수단의 출력 신호를 셋 입력으로 하는 SR 플립플롭; 상기 SR 플립플롭의 출력을 일정시간 동안 지연시켜 지연 클럭을 생성하기 위한 지연수단; 지연고정루프로부터 출력된 듀티보정클럭의 폴링에지를 검출하기 위한 폴링에지 검출수단; 및 테스트 모드 신호에 응답하여 상기 폴링에지 검출수단의 출력신호 또는 상기 지연 클럭을 상기 SR 플립플롭의 리셋 입력으로 제공하기 위한 다중화 수단을 구비하며, 테스트 모드에서 외부 클럭의 주파수를 변경시켜 상기 듀티보정클럭의 폴링에지를 조절하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로가 제공된다.
본 발명은 테스트 모드에서 원하는 컬럼선택신호의 펄스폭에 대응하는 펄스폭을 가진 제어신호를 인가하여 제어신호의 펄스폭이 컬럼선택신호의 펄스폭을 결정하도록 함으로써 테스트 모드 신호선의 증가 없이도 플렉서블한 컬럼선택신호의 펄스폭 제어가 가능하도록 한다. 예컨대, DDR SDRAM에서는 리드/라이트시 사용되지 않는 어드레스 핀(A12)을 통해 소정 펄스폭을 가지는 펄스를 제어신호로서 외부에서 인가하거나, 지연고정루프(DLL)에 채용되는 듀티보정회로(DCC)의 출력 클럭과 내부 클럭의 폴링 에지의 위상차를 이용하여 제어신호를 생성할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로는, 내부 리드 커맨드 펄스(RDP)와 내부 카스 펄스(ICASP, 리드/라이트 커맨드 입력 이후의 클럭을 받아 BL-1회 만큼 발생하는 펄스)를 입력으로 하는 논리조합부(26)와, 논리조합부(26)의 출력 신호를 셋 입력(/S)으로 하며 지연 클럭(IYCLKD)을 리셋 입력(/R)으로 하는 SR 플립플롭(20)과, SR 플립플롭(20)의 부출력(/Q)을 일정시간 동안 지연하여 지연 클럭(IYCLKD)을 생성하기 위한 딜레이(22)와, 테스트 모드 신호(TYS_CTRL), 어드레스 핀 A12에 인가된 펄스(A12), 버스트신호(YBST, 리드/라이트 버스트 구간에서 하이 액티브되는 신호)와, SR 플립플롭(20)의 정출력(Q)을 입력으로 하여 노말 모드에서는 딜레이(22)의 지연량에 대응하는 펄스폭을 가지는 YCLK 클럭을 출력하고, 테스트 모드에서는 A12 펄스의 펄스폭과 동일한 펄스폭을 가지는 YCLK 클럭을 출력하기 위한 펄스폭 제어부(24)를 구비한다.
여기서, 논리 조합부(26)는 내부 리드 커맨드 펄스(RDP)와 내부 카스 펄스(ICASP)를 입력으로 하는 노아 게이트(NOR2)로 구현할 수 있다.
또한, 펄스폭 제어부(24)는 테스트 모드 신호(TYS_CTRL), 어드레스 핀 A12에 인가된 펄스(A12), 버스트신호(YBST)를 입력으로 하는 낸드 게이트(NAND1)와, 테스트 모드 신호(TYS_CTRL)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력과 SR 플립플롭(20)의 정출력(Q)을 입력으로 하는 낸드 게이트(NAND2)와, 두 낸드 게이트(NAND1, NAND2)의 출력을 입력으로 하여 YCLK 클럭을 출력하기 위한 낸드 게이트(NAND3)를 구비한다.
도 3은 상기 도 2의 회로의 타이밍 다이어그램으로서, 이하 이를 참조하여 상기 도 2의 회로의 동작을 살펴본다.
노말 동작시에는 리드 커맨드 인가시 발생하는 내부 리드 커맨드 펄스(RDP)와 내부 카스 펄스(ICASP, BL=2 이상인 경우)에 의해 SR 플립플롭(20)의 셋 노드(/S)를 로우로 인에이블 시켜 SR 플립플롭(20)의 정출력(Q)은 논리레벨 하이가 되고, 딜레이(22)에 의한 지연시간 이후에 논리레벨 로우로 활성화되는 IYCLKD 신호에 의해 SR 플립플롭(20)의 리셋 노드(/R)를 로우로 인에이블 시켜 SR 플립플롭(20)의 정출력(Q)은 논리레벨 로우가 된다. 이때, 테스트 모드 신호(TYS_CTRL)는 논리레벨 로우 상태이므로 낸드게이트(NAND1)의 출력은 논리레벨 하이가 되고, 낸드게이트 NAND2, NAND3는 인버터로 동작하여 SR 플립플롭(20)의 정출력(Q)이 YCLK 신호로서 출력된다. 이때, 딜레이(22)의 지연 시간으로 YCLK 신호의 펄스폭이 정해지므로, 결국 딜레이(22)의 지연 시간이 컬럼선택신호(YS)의 펄스폭을 결정하게 된다.
한편, 테스트 모드시에는 벤더 TRS(vendor test mode register set) 커맨드 입력에 의해 테스트 모드 신호(TYS_CTRL)를 논리레벨 하이로 활성화시켜 칩 외부로부터 내부로 신호를 전달하는 핀을 이용하여 원하는 컬럼선택신호(YS)의 펄스폭과 동일한 펄스폭을 가지는 제어신호를 인가한다. 이때, 사용되는 제어신호 입력 핀은 로우 커맨드인 액티브 커맨드 인가시에는 유효하게 입력이 되어야 하나, 컬럼 커맨드인 리드 또는 라이트 커맨드 인가시에는 사용되지 않는 상위 어드레스 핀(A12)을 사용하는 것이 바람직하다.
벤더 TRS 커맨드 입력에 의해 테스트 모드 신호(TYS_CTRL)가 논리레벨 하이로 활성화되면 내부 리드 커맨드 펄스(RDP) 또는 내부 카스 펄스(ICASP)에 의해 SR 플립플롭(20)의 정출력(Q)이 발생해도 테스트 모드 신호(TYS_CTRL)의 인버터 출력이 논리레벨 로우가 되어 인버터(INV1)를 통해 낸드 게이트(NAND2)에 논리레벨 로우가 입력되면 내부 리드 커맨드 펄스(RDP) 또는 내부 카스 펄스(ICASP) 신호에 의한 YCLK 클럭의 발생을 막는다.
그리고, 낸드게이트(NAND1)를 통해 A12 어드레스 핀에 인가된 신호(A12)를 입력 받아 낸드게이트(NAND3)를 통해 A12 신호의 펄스폭과 동일한 펄스폭을 가지는 컬럼선택신호(YS)를 발생시키게 된다. 테스트 모드에서 A12 어드레스 핀은 액티브시 유효한 어드레스 정보를 인가 받고 나서 리턴-투-제로(return-to-zero)가 되며, 리드 또는 라이트시 컬럼선택신호(YS)가 인가되는 시점에서 원하는 펄스폭 만큼 하이 상태가 된다.
상기와 같이 본 발명에서는 테스트 모드에서 컬럼 커맨드 경로를 차단하고 외부 핀을 통해 인가된 신호의 펄스폭으로 컬럼선택신호의 펄스폭을 구현하므로, 테스트 모드 신호선의 증가 없이 컬럼선택신호의 펄스폭을 플렉서블하게 제어할 수 있다.
이하, 본 발명의 다른 실시예를 설명하기로 한다.
본 발명의 다른 실시예는 전술한 본 발명의 일 실시예와 같이 여분의 핀이 없는 경우에 해당한다.
즉, 여분의 핀이 없는 경우, 듀티 보정 회로(DCC) 스킴을 채택하는 지연고정루프(DLL)에 의해 발생하는 듀티보정회로(DCC) 클럭의 폴링 에지를 이용하여 컬럼선택신호의 펄스폭을 조정하는 것이다. 따라서, 이 경우에는 상기 도 2의 회로에서 A12 펄스를 사용하지 않는다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로를 나타낸 도면이다.
도 4를 참조하면, 본 실시예에 따른 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로는, 내부 리드 커맨드 펄스(RDP)와 내부 카스 펄스(ICASP, 리드/라이트 커맨드 입력 이후의 클럭을 받아 BL-1회 만큼 발생하는 펄스)를 논리조합하기 위한 논리조합부(44)와, 논리조합부(44)의 출력신호를 셋 입력(/S)으로 하는 SR 플립플롭(40)과, SR 플립플롭(40)의 부출력(/Q)을 일정시간 동안 지연하여 지연 클럭(IYCLKD)을 생성하기 위한 딜레이(42)와, 지연고정루프(DLL)로부터 출력된 듀티보정클럭(DCC_CLK)의 폴링에지를 검출하기 위한 폴링에지 검출부(46)와, 테스트 모드 신호(TYS_CTRL)에 응답하여 폴링에지 검출부(46)의 출력신호(F) 또는 지연 클럭(IYCLKD)을 SR 플립플롭(40)의 리셋 입력(/R)으로 제공하기 위한 다중화부(48)를 구비한다.
여기서, 논리조합부(44)는 2-입력 노아 게이트(NOR3)로 구현할 수 있으며, SR 플립플롭(40)의 정출력단(Q)에는 2개의 인버터(INV4, INV5)를 배치하여 YCLK 신호를 구동할 수 있도록 하는 것이 바람직하다.
도 5는 상기 도 4와 관련된 타이밍 다이어그램으로서, 이하 이를 참조하여 상기 도 4의 회로의 동작을 살펴본다.
지연고정루프(DLL)는 내부 클럭이 내부 회로에서 거치는 스큐(skew)를 보상하여 외부 클럭에 동기되도록 그 위상을 조절하기 위한 클럭위상 보상회로로서, DDR SDRAM을 비롯한 고속 메모리 소자에 널리 사용되고 있으며, 이러한 고속 메모리 소자의 고주파 동작에 따른 셋업/홀드 시간의 마진을 확보하기 위해서는 클럭의 듀티비가 중요한 변수로 대두되었으며, 이에 클럭의 듀티비를 확보하기 위해서 DLL 회로 내에 듀티보정회로(DCC)를 두고 있는 추세이다.
도 5에 도시된 바와 같이 DCC 클럭(DCC_CLK)은 듀티 보정에 의해 항상 50%의 듀티비를 유지하므로, DCC 클럭(DCC_CLK)은 내부 클럭(INT_CLK)과 라이징 에지가 동일한 위상을 가지고 그 폴링 에지는 내부 클럭(INT_CLK)에 비해 느린 위상을 가진다.
우선, 노말 동작시에는 리드 커맨드 인가시 발생하는 내부 리드 커맨드 펄스(RDP)와 내부 카스 펄스(ICASP, BL=2 이상인 경우)에 의해 SR 플립플롭(40)의 셋 노드(/S)를 로우로 인에이블 시켜 SR 플립플롭(40)의 정출력(Q)은 논리레벨 하이가 된다. 이후, 딜레이(42)에 의한 지연시간 이후에 IYCLKD 신호가 논리레벨 로 우로 활성화되며, 테스트 모드 신호(TYS_CTRL)가 논리레벨 로우 상태이므로 다중화부(48)는 IYCLKD 신호를 출력하여 SR 플립플롭(40)의 리셋 노드(/R)를 로우로 인에이블 시키고, SR 플립플롭(40)의 정출력(Q)은 논리레벨 로우가 된다. 이때, 딜레이(42)의 지연 시간으로 YCLK 신호의 펄스폭이 정해지므로, 결국 노말 동작시에는 딜레이(42)의 지연 시간이 컬럼선택신호(YS)의 펄스폭을 결정하게 된다.
한편, 테스트 모드시에는 벤더 TRS(vendor test mode register set) 커맨드 입력에 의해 테스트 모드 신호(TYS_CTRL)가 논리레벨 하이로 활성화된다. 우선, 내부 클럭(INT_CLK)에 동기되어 내부 리드 커맨드 펄스(RDP)와 내부 카스 펄스(ICASP, BL=2 이상인 경우)가 활성화되면 SR 플립플롭(40)의 셋 노드(/S)를 로우로 인에이블 시켜 SR 플립플롭(40)의 정출력(Q)은 논리레벨 하이가 된다. 한편, 폴링에지 검출부(46)에서는 버스트신호(YBST)가 논리레벨 하이로 활성화된 구간 동안 DCC 클럭(DCC_CLK)의 폴링에지를 검출하여 폴링에지 검출신호(F_DET)를 논리레벨 로우로 활성화시키고, 다중화부(48)는 IYCLKD 신호를 차단하고 폴링에지 검출부(46)로부터 출력된 폴링에지 검출신호(F_DET)를 SR 플립플롭(40)의 리셋 입력(/R)으로 제공한다. 따라서, 테스트 모드에서는 DCC 클럭(DCC_CLK)에 의해 컬럼선택신호(YS)의 펄스폭이 결정되므로, 테스트 모드에서 외부 클럭의 주기를 변경하면 잉여의 외부 입력 핀이 없어도 컬럼선택신호(YS)의 펄스폭을 플렉서블하게 제어할 수 있다.
한편, DCC 클럭(DCC_CLK)을 대신하여 외부 클럭을 사용하는 방법도 고려할 수 있는데, 외부 클럭은 50%의 듀티비를 보장할 수 없기 때문에 정확한 펄스폭 제 어가 어렵다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 리드시와 라이트시를 분리하여 컬럼선택신호의 펄스폭을 제어하는 케이스에서 리드 파트만을 나타낸 것으로, 리드시와 라이트시 컬럼선택신호의 펄스폭을 동일하게 사용하는 경우라면, 도 1과 같이 내부 라이트 커맨드 신호까지 인가하면 된다.
전술한 본 발명은 플렉서블한 컬럼선택신호의 펄스폭 제어를 가능하게 하는 효과가 있으며, 테스트 모드 신호선의 추가에 의한 레이아웃 오버헤드를 근본적으로 배제하면서 반도체 메모리 소자의 동작 특성의 최적화가 가능하다.

Claims (7)

  1. 다수의 내부 컬럼 커맨드 신호를 논리조합하기 위한 논리조합 수단;
    상기 논리조합 수단의 출력 신호를 셋 입력으로 하며 지연 클럭을 리셋 입력으로 하는 SR 플립플롭;
    상기 SR 플립플롭의 출력을 일정시간 동안 지연시켜 상기 지연 클럭을 생성하기 위한 지연수단; 및
    테스트 모드 신호, 최상위 어드레스 핀에 인가된 제어펄스, 버스트신호와, 상기 SR 플립플롭의 출력을 입력으로 하여 노말 모드에서는 상기 지연수단의 지연량에 대응하는 펄스폭을 가지는 펄스를 출력하고, 테스트 모드에서는 상기 제어펄스의 펄스폭과 동일한 펄스폭을 가지는 펄스를 출력하기 위한 펄스폭 제어수단
    을 구비하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
  2. 제1항에 있어서,
    상기 논리 조합수단은 상기 다수의 내부 컬럼 커맨드 신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
  3. 제2항에 있어서,
    상기 노아 게이트는 내부 리드 커맨드 펄스, 내부 라이트 커맨드 펄스, 내부 카스 펄스 중 선택된 둘 이상의 내부 컬럼 커맨드 신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
  4. 제1항에 있어서,
    상기 펄스폭 제어수단은 상기 테스트 모드 신호, 상기 제어펄스, 상기 버스트신호를 입력으로 하는 제1 낸드 게이트;
    상기 테스트 모드 신호를 입력으로 하는 인버터;
    상기 인버터의 출력과 상기 SR 플립플롭의 출력을 입력으로 하는 제2 낸드 게이트; 및
    상기 제1 및 제2 낸드 게이트의 출력을 입력으로 하여 상기 펄스를 출력하기 위한 제3 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
  5. 다수의 내부 컬럼 커맨드 신호를 논리조합하기 위한 논리조합 수단;
    상기 논리조합 수단의 출력 신호를 셋 입력으로 하는 SR 플립플롭;
    상기 SR 플립플롭의 출력을 일정시간 동안 지연시켜 지연 클럭을 생성하기 위한 지연수단;
    지연고정루프로부터 출력된 듀티보정클럭의 폴링에지를 검출하기 위한 폴링에지 검출수단; 및
    테스트 모드 신호에 응답하여 상기 폴링에지 검출수단의 출력신호 또는 상기 지연 클럭을 상기 SR 플립플롭의 리셋 입력으로 제공하기 위한 다중화 수단을 구비하며,
    테스트 모드에서 외부 클럭의 주파수를 변경시켜 상기 듀티보정클럭의 폴링에지를 조절하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
  6. 제5항에 있어서,
    상기 논리 조합수단은 상기 다수의 내부 컬럼 커맨드 신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
  7. 제6항에 있어서,
    상기 노아 게이트는 내부 리드 커맨드 펄스, 내부 라이트 커맨드 펄스, 내부 카스 펄스 중 선택된 둘 이상의 내부 컬럼 커맨드 신호를 입력으로 하는 것을 특징 으로 하는 반도체 메모리 소자의 컬럼선택신호 펄스폭 조절 회로.
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