KR20090071892A - 지연 고정 루프 회로 및 그 제어 방법 - Google Patents
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- 기준 클럭 신호를 순차적으로 지연시켜 출력하는 복수개의 지연 라인;상기 기준 클럭 신호 및 상기 복수개의 지연 라인의 최종 출력 신호의 위상차를 검출하여 위상 검출 신호 및 제 1 지연 모드 판단 신호를 출력하는 위상 검출부;상기 위상 검출 신호 및 제 2 지연 모드 판단 신호에 따라 상기 복수개의 지연 라인을 제어하기 위한 지연 제어 신호를 출력하는 제어부; 및상기 지연 제어 신호 및 상기 복수개의 지연 라인의 최종 출력 신호에 따라 상기 제 1 지연 모드 판단 신호의 오류를 검출하여 상기 제 2 지연 모드 판단신호를 출력하는 오류 판단부를 구비하는 지연 고정 루프 회로.
- 제 1 항에 있어서,상기 복수개의 지연 라인은 상기 기준 클럭 신호를 입력 받고 상기 지연 제어 신호에 따라 정해진 지연 시간만큼 지연시켜 출력하는 제 1 지연 라인, 및상기 제 1 지연 라인에 비해 적은 기본 지연시간을 갖도록 구성되며, 상기 제 1 지연 라인의 출력 신호를 상기 지연 제어 신호에 따라 정해진 지연 시간만큼 지연시켜 출력하는 제 2 지연 라인을 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
- 제 2 항에 있어서,상기 제어부는상기 제 2 지연 모드 판단 신호가 비활성화되면 상기 제 1 지연 라인을 제어하기 위한 지연 제어 신호를 출력하고, 상기 제 2 지연 모드 판단 신호가 활성화되면 상기 제 2 지연 라인을 제어하기 위한 지연 제어 신호를 출력하도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
- 제 3 항에 있어서,상기 제어부는상기 제 1 지연 라인을 제어하기 위한 지연 제어 신호 및 상기 제 2 지연 라인을 제어하기 위한 지연 제어 신호를 펄스 형태로 발생시키도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
- 제 4 항에 있어서,상기 오류 판단부는상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 지연 제어 신호 펄스가 정해진 횟수 미만으로 발생되면 상기 제 1 지연 모드 판단 신호를 상기 제 2 지연 모드 판단 신호로서 출력하도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
- 제 4 항에 있어서,상기 오류 판단부는상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 지연 제어 신호 펄스가 정해진 횟수 이상 발생되면 상기 제 1 지연 모드 판단 신호에 상관없이 상기 제 2 지연 모드 판단 신호를 비 활성화시키도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
- 제 4 항에 있어서,상기 오류 판단부는상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 지연 제어 신호 펄스가 정해진 횟수 이상 발생되는지에 따라 필터링 신호를 활성화시켜 출력하는 필터 회로, 및상기 필터링 신호에 따라 상기 제 1 지연 모드 판단 신호를 통과시키거나, 상기 제 1 지연 모드 판단 신호의 출력을 차단하거나 출력단을 정해진 레벨로 천이시키는 신호 출력 제어 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
- 제 7 항에 있어서,상기 필터 회로는상기 분주 신호를 입력 받고 상기 지연 제어 신호에 따라 동작하는 패스 게이트 어레이,상기 패스 게이트 어레이의 각 패스 게이트 사이에 연결된 복수개의 래치, 및상기 분주 신호 및 상기 복수개의 래치 중 일부 래치에 저장된 신호값을 조합하여 상기 필터링 신호를 출력하는 제 1 논리 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
- 제 7 항에 있어서,상기 신호 출력 제어 회로는상기 필터링 신호와 상기 제 1 지연 모드 판단 신호를 논리합하여 상기 제 2 지연 모드 판단 신호를 출력하는 제 2 논리 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
- 제 5 항에 있어서,상기 복수개의 지연 라인의 최종 출력 신호를 분주하여 상기 분주 신호를 생성하기 위한 분주부를 더 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
- 기본 지연 시간이 다르게 설정된 복수개의 지연 라인을 구비한 지연 고정 루프 회로의 제어 방법으로서,상기 복수개의 지연 라인 중 어느 하나를 제어하여 제 1 지연 고정 동작을 수행하는 단계;상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계; 및상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되지 못하면 상기 복수개의 지연 라인 중 다른 하나를 제어하여 제 2 지연 고정 동작을 수행하는 단계를 구비하는 지연 고정 루프 회로의 제어 방법.
- 제 11 항에 있어서,상기 복수개의 지연 라인 중 어느 하나의 기본 지연 시간이 상기 복수개의 지연 라인 중 다른 하나의 기본 지연 시간에 비해 적게 설정된 것을 특징으로 하는 지연 고정 루프 회로의 제어 방법.
- 제 11 항에 있어서,상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계는상기 복수개의 지연 라인의 최종 출력 신호의 활성화 구간 동안 상기 제 1 지연 고정 동작을 제어하기 위한 신호의 발생 횟수가 정해진 횟수 이상인지 판단하는 단계인 것을 특징으로 하는 지연 고정 루프 회로의 제어 방법.
- 제 11 항에 있어서,상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계는상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동 안 상기 제 1 지연 고정 동작을 제어하기 위한 신호의 발생 횟수가 정해진 횟수를 초과하는지 판단하는 단계인 것을 특징으로 하는 지연 고정 루프 회로의 제어 방법.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8344771B2 (en) | 2010-04-28 | 2013-01-01 | Hynix Semiconductor Inc. | Delay locked loop of semiconductor integrated circuit and method for driving the same |
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Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100516693B1 (ko) * | 2003-04-02 | 2005-09-22 | 주식회사 하이닉스반도체 | 불휘발성 프로그래머블 로직 회로 |
KR20100056156A (ko) * | 2008-11-19 | 2010-05-27 | 삼성전자주식회사 | 위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치 |
KR101022674B1 (ko) * | 2008-12-05 | 2011-03-22 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그 동작방법 |
KR101123073B1 (ko) * | 2009-05-21 | 2012-03-05 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 이를 이용한 반도체 메모리 장치 |
CN102088286B (zh) * | 2009-12-02 | 2013-07-31 | 晨星软件研发(深圳)有限公司 | 延迟锁定回路及相关方法 |
KR101145316B1 (ko) * | 2009-12-28 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 동작 방법 |
KR101046274B1 (ko) * | 2010-03-29 | 2011-07-04 | 주식회사 하이닉스반도체 | 클럭지연회로 |
KR20120005290A (ko) * | 2010-07-08 | 2012-01-16 | 주식회사 하이닉스반도체 | 지연 동기 회로 |
US8368444B2 (en) * | 2010-10-11 | 2013-02-05 | Apple Inc. | Delay locked loop including a mechanism for reducing lock time |
CN102651685B (zh) * | 2011-02-24 | 2016-07-27 | 爱立信(中国)通信有限公司 | 信号延迟装置和方法 |
US9043217B2 (en) | 2011-03-31 | 2015-05-26 | HealthSpot Inc. | Medical kiosk and method of use |
KR20140012312A (ko) * | 2012-07-19 | 2014-02-03 | 에스케이하이닉스 주식회사 | 지연 고정 루프 회로 및 그의 구동 방법 |
CA2881000C (en) | 2012-08-15 | 2020-09-22 | HealthSpot Inc. | Veterinary kiosk with integrated veterinary medical devices |
KR20140112663A (ko) | 2013-03-14 | 2014-09-24 | 삼성전자주식회사 | 지연고정루프회로 및 그 제어방법 |
KR102107068B1 (ko) * | 2013-11-29 | 2020-05-08 | 에스케이하이닉스 주식회사 | 위상 검출 회로 및 이를 이용하는 지연 고정 루프 회로 |
US9584105B1 (en) * | 2016-03-10 | 2017-02-28 | Analog Devices, Inc. | Timing generator for generating high resolution pulses having arbitrary widths |
US10666416B2 (en) | 2016-04-14 | 2020-05-26 | Ibiquity Digital Corporation | Time-alignment measurement for hybrid HD radio technology |
US9832007B2 (en) * | 2016-04-14 | 2017-11-28 | Ibiquity Digital Corporation | Time-alignment measurement for hybrid HD radio™ technology |
US10771296B1 (en) * | 2019-06-25 | 2020-09-08 | Realtek Semiconductor Corp. | 2.4GHz ISM band zero-IF transceiver and method thereof |
US11777506B2 (en) * | 2020-02-27 | 2023-10-03 | SK Hynix Inc. | Clock generation circuit and semiconductor apparatus using the clock generation circuit |
US11885646B2 (en) | 2021-08-12 | 2024-01-30 | Allegro Microsystems, Llc | Programmable active pixel test injection |
US11722141B1 (en) * | 2022-04-22 | 2023-08-08 | Allegro Microsystems, Llc | Delay-locked-loop timing error mitigation |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000059183A (ja) * | 1998-08-05 | 2000-02-25 | Mitsubishi Electric Corp | 同期逓倍クロック信号生成回路 |
JP3380206B2 (ja) * | 1999-03-31 | 2003-02-24 | 沖電気工業株式会社 | 内部クロック発生回路 |
KR100527397B1 (ko) * | 2000-06-30 | 2005-11-15 | 주식회사 하이닉스반도체 | 반도체메모리 장치에서 작은 지터를 갖는 지연고정루프 |
KR100422585B1 (ko) * | 2001-08-08 | 2004-03-12 | 주식회사 하이닉스반도체 | 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 |
DE10330796B4 (de) * | 2002-10-30 | 2023-09-14 | Hynix Semiconductor Inc. | Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus |
KR100510063B1 (ko) * | 2002-12-24 | 2005-08-26 | 주식회사 하이닉스반도체 | 레지스터 제어 지연고정루프 |
KR100543925B1 (ko) * | 2003-06-27 | 2006-01-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법 |
KR100528788B1 (ko) | 2003-06-27 | 2005-11-15 | 주식회사 하이닉스반도체 | 지연 고정 루프 및 그 구동 방법 |
KR100543460B1 (ko) * | 2003-07-07 | 2006-01-20 | 삼성전자주식회사 | 지연동기루프회로 |
US20050052252A1 (en) * | 2003-07-15 | 2005-03-10 | Galibois Joseph F. | Synchronizing unit for redundant system clocks |
US7795934B2 (en) * | 2003-12-11 | 2010-09-14 | Micron Technology, Inc. | Switched capacitor for a tunable delay circuit |
US20050132087A1 (en) * | 2003-12-12 | 2005-06-16 | Lech Glinski | Method and apparatus for video signal skew compensation |
KR100639616B1 (ko) * | 2004-10-29 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법 |
KR100713082B1 (ko) * | 2005-03-02 | 2007-05-02 | 주식회사 하이닉스반도체 | 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프 |
KR100722775B1 (ko) * | 2006-01-02 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법 |
KR100779381B1 (ko) * | 2006-05-15 | 2007-11-23 | 주식회사 하이닉스반도체 | 감소된 면적을 가지는 dll과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 |
KR100800150B1 (ko) * | 2006-06-30 | 2008-02-01 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
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- 2010-05-06 US US12/775,096 patent/US7924075B2/en active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8344771B2 (en) | 2010-04-28 | 2013-01-01 | Hynix Semiconductor Inc. | Delay locked loop of semiconductor integrated circuit and method for driving the same |
KR101222064B1 (ko) * | 2010-04-28 | 2013-01-15 | 에스케이하이닉스 주식회사 | 반도체 집적회로의 지연고정루프 및 그의 구동방법 |
US8633747B2 (en) | 2011-01-31 | 2014-01-21 | SK Hynix Inc. | Synchronization circuit |
Also Published As
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