KR100933807B1 - 데이터 출력 인에이블 신호 생성 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 출력 타이밍을 제어하기 위한 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로에 관하여 개시한다. 개시된 본 발명의 데이터 출력 인에이블 신호 생성 회로는 지연 고정 루프 회로에서 출력되는 라이징 지연 고정 루프 클럭에 의해 출력 인에이블 발생 신호를 이중으로 래치하여 출력 인에이블 래치 신호로 출력하는 래치 회로 및 카스 레이턴시 신호에 의해 제어되는 상기 지연 고정 루프 회로에서 출력되는 상기 라이징 고정 루프 클럭과 폴링 고정 루프 클럭에 의해 상기 출력 인에이블 래치 신호를 출력 인에이블 신호로 출력하는 출력 회로를 포함하여, 고주파수에서 카스 레이턴시에 대응되는 정확한 시점에 데이터 출력 이에이블 신호를 출력하는 효과가 있다.

Description

데이터 출력 인에이블 신호 생성 회로{circuit for generating data output enable signal}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 출력 타이밍을 제어하기 위한 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로에 관한 것이다.
일반적으로 동기식 반도체 메모리 장치는 리드(Read) 동작시 카스 레이턴시(CAS Latency)에 동기시켜 데이터(Data)를 출력시킨다.
카스 레이턴시란 리드 명령이 입력될 때, 반도체 메모리 장치 내부의 로직(Logic) 구성에 의해 생기는 지연 시간에 대한 규정을 말한다. 예를 들어, CL=3은 리드 명령이 입력되고 난 후 3번의 클럭 주기 후에 데이터가 외부로 출력되는 것을 말한다.
반도체 메모리 장치는 초기 동작시 모드 레지스트 셋(Mode Register Set)을 통하여 셋팅되는 카스 레이턴시 정보를 감지하여 데이터를 출력하는 타이밍을 정하게 된다. 즉, 반도체 메모리 장치는 리드 명령에 응답하여 생성되는 신호를 카스 레이턴시 만큼 동작 클럭의 주기를 지연시켜 데이터 출력 인에이블 신호를 생성한다.
이때 사용되는 동작 클럭은 지연 고정 루프 회로(Delay Looked Loop)에서 출력되는 지연 고정 루프 클럭이다. 지연 고정 루프 회로는 반도체 메모리 장치의 내부 처리 과정에서 필연적으로 발생하는 지연 시간을 보상하여 외부 클럭의 라이징 에지(Rising edge)와 폴링 에지(Falling edge)에 동기되는 지연 고정 루프 클럭을 출력한다. 따라서, 반도체 메모리 장치는 지연 고정 루프 클럭에 데이터를 동기시켜 외부로 출력함으로써 외부 클럭에 동기시킬 수 있게 된다.
한편, 반도체 메모리 장치의 내부 로직 구성에 의해 생기는 지연 시간은 클럭의 주파수가 변하더러도 변화하지 않는다. 따라서, 클럭 주파수가 변화하면 모드 레지스트 셋(MRS)을 통하여 카스 레이턴시를 변화시켜 반도체 메모리 장치의 내부 로직이 정상적인 동작을 수행할 수 있도록 한다.
그러나, 최근 반도체 메모리 장치가 고속으로 동작하면서 클럭 주기가 매우 작아지고 리드 접근 시간(Read Access Time : tAA)의 제한으로 인해 카스 레이턴시는 굉장히 높아지면서 셋팅된 카스 레이턴시 만큼 동작 클럭의 주기를 지연시켜 데이터 출력 인에이블 신호를 생성하는 방식으로는 데이터 출력 타이밍을 정확하게 맞추기가 어렵게 되었다.
이를 보완하기 위해 도 1과 같이 지연 고정 루프 클럭과 외부 클럭을 비교하여 카스 레이턴시 카운트시 용이하게 동작하는 데이터 출력 인에이블 신호 생성 회로가 제안되었다.
도 1을 참조하면, 종래의 데이터 출력 인에이블 신호 생성 회로는 레플리카 지연부(10), 펄스 발생부(20, 50), 래치부(30), 카스 레이턴시 카운터(40) 및 출력 인에이블 신호 출력부(60)를 포함한다.
레플리카 지연부(10)는 라이징 지연 고정 루프 클럭 DLL_RCLK을 외부 클럭 ECLK에 동기되도록 지연시켜 클럭 DLL_SCK를 출력한다.
펄스 생성부(20)는 클럭 DLL_SCK에 의해 주기적으로 인에이블되는 복수의 펄스 SCK<0:7>를 출력한다. 여기서, 펄스 SCK는 외부 클럭 ECLK에 동기되는 펄스이다. 그리고, 펄스 SCK의 수는 반도체 메모리 장치가 제공하는 카스 레이턴시 CL의 범위에 상응한다. 예를 들어, 반도체 메모리 장치가 카스 레이턴시 CL=2 ~ CL=9까지 지원하는 경우, 펄스 SCK의 수는 8이 된다. 또한, 펄스 SCK가 인에이블되는 주기는 8개의 펄스 SCK가 순차적으로 인에이블되는 8이 된다.
래치부(30)는 각 펄스 SCK<0:7>에 의해 출력 인에이블 발생 신호 OE0를 래치하여 출력 인에이블 래치 신호 OE_LAT<0:7>를 출력한다. 여기서, 출력 인에이블 발생 신호 OE0는 리드 명령에 응답하여 생성되는 신호로, 리드 명령이 입력되는 외부 클럭 ECLK의 라이징 에지를 기준으로 소정 시간 지연되어 생성된다.
카스 레이턴시 카운터(40)는 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK를 셋팅된 카스 레이턴시에 상응하여 지연시켜 클럭 DLL_DCK을 출력한다. 여기서, 카스 레이턴시 카운터(40)는 셋팅된 카스 레이턴시 보다 작은 수를 카운팅한다. 예를 들어, 카스 레이턴스 CL=3 이면 "CL-2" 정도를 카운팅하고, 그후부터 클럭 DLL_DCK가 출력된다. 이는 카스 레이턴시 카운터(40)부터 출력된 클럭 DLL_DCK에 의해 출력 인에이블 신호 OUTEN이 출력되기까지 필요한 지연 시간에 상응하도록 조절된다. .
펄스 발생부(50)는 클럭 DLL_DCK에 의해 주기적으로 인에이블되는 복수의 펄스 DCK<0:7>를 출력한다. 즉, 펄스 DCK<0:7>는 지연 고정 루프 클럭에 동기되는 펄스이다. 그리고, 펄스 DCK는 펄스 SCK에 일대 일로 대응되므로 펄스 DCK의 수와 펄스 DCK의 수는 동일하다.
출력 인에이블 신호 출력부(60)는 펄스 DCK<0:7>에 의해 래치부(30)에서 출력되는 출력 인에이블 래치 신호 OE_LAT<0:7>를 데이터 출력 인에이블 신호 OUTEN로 출력한다.
도 2a 내지 도 2b에 도시된 데이터 출력 인에이블 신호 생성 회로의 일부 동작 파형도를 살펴보면, 데이터 출력 인에이블 신호 생성 회로는 카스 레이턴시에 상응하여 펄스 DCK<0:7>의 출력 시점이 달라짐을 알 수 있다.
데이터 출력 인에이블 신호 생성 회로는 레플리카 지연부(10)가 지연 고정 루프 회로(도시되지 않음)에서 출력되는 라이징 지연 고정 루프 클럭 DLL_RCLK를 입력받아 레플리카 지연시켜 외부 클럭 ECLK에 동기되는 클럭 DLL_SCK를 출력하고, 펄스 발생부(20)가 클럭 DLL_SCK를 입력받아 주기적으로 인에이블되는 펄스 SCK<0:7>를 출력한다.
그리고, 도 2a에 도시된 바와 같이 카스 레이턴시 CL=3인 경우, 카스 레이턴시 카운터(40)는 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK를 입력받아 "CL-2=1"를 카운트한 이후부터 출력되는 클럭 DLL_DCK를 출력하고, 펄스 발생 부(50)는 클럭 DLL_DLK를 입력받아 주기적으로 인에이블되는 펄스 DCK<0:7>를 출력한다.
또한, 도 2b에 도시된 바와 같이 카스 레이턴시 CL=5인 경우, 카스 레이턴시 카운터(40)는 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK를 입력받아 "CL-2=3"를 카운트한 이후부터 출력되는 클럭 DLL_DCK를 출력하고, 펄스 발생부(50)는 클럭 DLL_DLK를 입력받아 주기적으로 인에이블되는 펄스 DCK<0:7>를 출력한다.
도 3에 도시된 동작 파형도를 참조하여 데이터 출력 인에이블 신호 생성 회로의 동작을 살펴본다.
데이터 출력 인에이블 신호 생성 회로는 카스 레이턴시 CL= 5이고, 외부 클럭 ECLK<1>에 동기되어 리드 명령 RD가 입력되면, 리드 명령 RD에 의해 외부 클럭 ECLK<1>에 동기되는 출력 인에이블 발생 신호 OE0를 입력받는다. 출력 인에이블 발생 신호 OE0는 외부 클럭 ECLK에 동기되는 펄스 SCK<0:7> 중 어느 하나에 의해 래치된다.
도 3에서는 출력 인에이블 발생 신호 OE0가 인에이블될 때 펄스 SCK<0>가 인에이블되어 펄스 SCK<0>에 의해 출력 인에이블 발생 신호 OE0가 래치되는 것을 도시하였으나, 리드 명령 RD가 입력되는 시점에 따라 출력 인에이블 발생 신호 OE0가 인에이블되는 시점은 달라질 수 있다. 따라서, 출력 인에이블 발생 신호 0E0는 출력 인에이블 발생 신호 OE0가 인에이블되는 시점에 인에이블되는 펄스 SCK에 의해 래치된다.
그리고, 펄스 SCK<0>에 의해 래치되어 출력되는 출력 인에이블 래치 신호 OE_LAT<0>는 지연 고정 루프 클럭에 동기되며 카스 레이턴시 정보를 갖는 펄스 DCK<0>에 의해 데이터 출력 인에이블 발생 신호 OUTEN으로 출력된다.
한편, 도 1과 같은 구성을 갖는 종래의 데이터 출력 인에이블 신호 생성 회로는 지연 고정 루프 클럭 또는 외부 클럭 등에서 지터(Jitter)가 발생하는 경우 펄스 SCK에 의해 출력 인에이블 발생 신호 OE0를 래치하는 과정에서 문제가 발생할 수 있다.
도 4a 내지 도 4b를 참조하여 지터에 의해 데이터 출력 인에이블 신호 생성 회로에서 발생하는 문제점을 살펴본다.
지연 고정 루프 회로에서 출력되는 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK는 외부 클럭 ECLK에 데이터 출력 타이밍을 동기시키기 위해 계속적으로 갱신되는데 그 과정에서 지터가 발생할 수 있다.
도 4a는 지연 고정 루프 클럭에 지터가 발생하는 경우 데이터 출력 인에이블 신호 생성 회로의 동작 파형도를 도시한 것이다. 리드 명령이 인가되는 시점에 출력되는 라이징 지연 고정 루프 클럭 DLL_RCLK가 지터에 의해 흔들리면, 라이징 지연 고정 루프 클럭 DLL_RCLK를 레플리카 지연시켜 출력되는 클럭 DLL_SCK와, 클럭 DLL_SCK에 의해 발생하는 펄스 SCK에 모두 지터가 발생할 수 있다.
펄스 SCK<0>의 인에이블 구간이 지터에 의해 출력 인에이블 발생 신호 OE0가 인에이블되는 구간을 벗어나게 되면 펄스 SCK<0>가 출력 인에이블 신호 OE0를 래치하지 못하고, 펄스 SCK<0>에 후속되어 인에이블되는 펄스 SCK<1>에 의해 출력 인에 이블 발생 신호 OE0가 래치될 수 있다. 펄스 SCK<1>에 의해 래치된 출력 인에이블 래치 신호 OE_LAT<1>는 펄스 DCK<1>에 의해 데이터 출력 인에이블 신호 OUTEN으로 출력된다. 그 결과, 정상적인 카스 레이턴시에 대응되는 시점에서 데이터가 출력되지 못하게 되어 불량이 발생하게 된다.
또한, 반도체 메모리 장치 외부에서 인가되는 외부 클럭 ECLK는 노이즈 등에 의해 지터가 발생할 수 있다.
도 4b는 외부 클럭 ECLK에 지터가 발생한 경우 데이터 출력 인에이블 신호 생성 회로의 동작 파형도를 도시한 것이다. 리드 명령이 인가되는 시점에 외부 클럭 ECLK가 지터에 의해 흔들리면, 외부 클럭 ECLK에 동기되는 출력 인에이블 발생 신호 OE0에 지터가 발생할 수 있다.
출력 인에이블 발생 신호 OE0가 지터에 의해 펄스 SCK<0>의 인에이블 구간을 벗어나게 되면 도 4a와 마찬가지로 펄스 SCK<0>가 출력 인에이블 신호 OE0를 래치하지 못하고, 펄스 SCK<0>에 후속되어 인에이블되는 펄스 SCK<1>에 의해 출력 인에이블 발생 신호 OE0가 래치되어 펄스 DCK<1>에 의해 데이터 출력 인에이블 신호 OUTEN으로 출력되므로, 카스 레이턴시에 대응되는 시점에서 데이터가 출력되지 못하게 되어 불량이 발생하게 된다.
본 발명은 고주파수에서 카스 레이턴시에 대응되는 정확한 시점에 데이터 출력 인에이블 신호 신호를 출력하는 데이터 출력 인에이블 신호 생성 회로를 제공하 는 데 있다.
또한, 본 발명은 지터로 인한 데이터 출력 인에이블 신호의 출력 오류를 방지하는 데이터 출력 인에이블 신호 생성 회로를 제공하는 데 있다.
또한, 본 발명은 상기 데이터 출력 인에이블 신호 생성 회로에서 출력되는 데이터 출력 인에이블 신호에 의해 데이터를 출력함으로써 데이터 출력 불량을 개선하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 데이터 출력 인에이블 신호 생성 회로는 지연 고정 루프 회로에서 출력되는 라이징 지연 고정 루프 클럭에 의해 출력 인에이블 발생 신호를 이중으로 래치하여 적어도 어느 하나를 출력 인에이블 래치 신호로 출력하는 래치 회로; 및 카스 레이턴시 신호에 의해 제어되는 상기 지연 고정 루프 회로에서 출력되는 상기 라이징 고정 루프 클럭과 폴링 고정 루프 클럭에 의해 상기 출력 인에이블 래치 신호를 출력 인에이블 신호로 출력하는 출력 회로;를 포함한다.
상기 래치 회로는, 상기 라이징 지연 고정 루프 클럭에 의해 주기적으로 인에이블되는 복수의 주 펄스 및 보조 펄스를 발생하는 펄스 발생부; 상기 각각의 주 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 주 래치 신호를 출력하며, 상기 각각의 보조 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 보조 래치 신호를 출력하는 래치부; 및 상기 래치부에서 출력되는 주 래치 신호와 보조 래치 신호 중 하나 이상이 인에이블되면 상기 출력 인에이블 래치 신호를 인에이블시켜 출력하는 래치 신호 출력부;를 포함한다.
상기 펄스 발생부는, 상기 라이징 지연 고정 루프 클럭을 외부 클럭에 동기되도록 지연시키는 레플리카 지연부; 상기 레플리카 지연부의 출력에 의해 주기적으로 인에이블되는 상기 복수의 주 펄스를 발생하는 주 펄스 발생부; 및 상기 주 펄스 각각을 지연시켜 상기 복수의 보조 펄스를 발생하는 보조 펄스 발생부;를 포함한다.
바람직하게는, 상기 보조 펄스 발생부는 상기 주 펄스 인에이블 구간 이내에 인에이블되는 상기 보조 펄스를 출력한다.
상기 래치부는, 상기 각각의 주 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 상기 주 래치 신호를 출력하는 복수의 주 래치부; 및 상기 각각의 보조 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 상기 보조 래치 신호를 출력하는 복수의 보조 래치부;를 포함한다.
상기 출력 회로는, 상기 카스 레이턴시 신호에 의해 상기 라이징 고정 루프 클럭과 상기 폴링 고정 루프 클럭을 카운팅하여 카스 레이턴시 정보를 갖는 지연 클럭을 출력하는 카스 레이턴시 카운터; 상기 카스 레이턴시 정보를 갖는 지연 클럭에 의해 주기적으로 인에이블되는 복수의 제어 펄스를 발생하는 제어 펄스 발생부; 및 상기 각각의 제어 펄스에 의해 상기 출력 인에이블 래치 신호를 래치하여 상기 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부;를 포함한다.
여기서, 상기 출력 인에이블 발생 신호는 리드 명령에 의해 생성되며 외부 클럭에 동기되는 신호임이 바람직하다.
본 발명의 다른 데이터 출력 인에이블 신호 생성 회로는 지연 고정 루프 클 럭 및 카스 레이턴시 신호에 의해 외부 클럭에 동기되는 래치 클럭과 카스 레이턴시 정보를 갖는 출력 클럭을 발생하는 클럭 발생부; 상기 래치 클럭에 의해 주기적으로 인에이블되는 복수의 주 래치 펄스 및 보조 래치 펄스와, 상기 출력 클럭에 의해 주기적으로 인에이블되는 복수의 제어 펄스를 발생하는 펄스 발생부; 상기 각각의 주 래치 펄스 및 보조 래치 펄스에 의해 출력 인에이블 발생 신호를 이중으로 래치하여 출력 인에이블 래치 신호를 출력하는 래치부; 및 상기 래치부의 출력을 상기 각각의 제어 펄스에 의해 래치하여 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;를 포함한다.
상기 클럭 발생부는, 상기 지연 고정 루프 클럭을 외부 클럭에 동기되도록 지연시켜 상기 래치 클럭을 출력하는 레플리카 지연부; 및 상기 카스 레이턴시 신호에 의해 상기 지연 고정 루프 클럭을 카운팅하여 카스 레이턴시 정보를 갖는 상기 제어 클럭을 출력하는 카스 레이턴시 카운터;를 포함한다.
상기 펄스 발생부는, 상기 래치 클럭에 의해 주기적으로 인에이블되는 상기 복수의 주 래치 펄스를 발생하는 주 펄스 발생부; 상기 각각의 주 래치 펄스를 지연시켜 상기 보조 래치 펄스를 발생하는 보조 펄스 발생부; 및 상기 제어 클럭에 의해 주기적으로 인에이블되며 상기 복수의 주 래치 펄스에 일대일로 대응되는 상기 복수의 제어 펄스를 발생하는 제어 펄스 발생부;를 포함한다.
바람직하게는, 상기 보조 펄스 발생부는 상기 주 래치 펄스 인에이블 구간 이내에 인에이블되는 상기 보조 래치 펄스를 출력한다.
상기 래치부는, 상기 각각의 주 래치 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 출력하는 주 래치부; 상기 각각의 보조 래치 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 출력하는 보조 래치부; 및 상기 주 래치부 및 상기 보조 래치부에서 출력되는 신호들 중 하나 이상이 인에이블되면 상기 출력 인에이블 래치 신호를 인에이블시켜 출력하는 래치 신호 출력부; 를 포함한다.
여기서, 상기 출력 인에이블 발생 신호는 리드 명령에 의해 생성되며 외부 클럭에 동기되는 신호임이 바람직하다.
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본 발명은 출력 인에이블 발생 신호를 이중으로 래치하여 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로를 제공함으로써 고주파수에서 카스 레이턴시에 대응되는 정확한 시점에 데이터 출력 이에이블 신호를 출력하는 효과가 있다.
또한, 본 발명은 상기 데이터 출력 인에이블 신호 생성 회로로 인가되는 신호들의 지터에 의한 데이터 출력 인에이블 신호의 출력 오류를 방지하는 효과가 있 다.
더불어, 본 발명은 상기 데이터 출력 인에이블 신호 생성 회로를 포함하여, 상기 데이터 출력 인에이블 신호 생성 회로에서 출력되는 데이터 출력 인에이블 신호에 동기시켜 데이터를 출력하는 반도체 메모리 장치를 제공함으로써 데이터 출력 불량을 개선하는 효과가 있다.
본 발명은 고주파수 또는 지터에 의해 발생하는 데이터 출력 인에이블 신호의 출력 오류를 개선하여 데이터 출력 불량을 방지하는 데이터 출력 인에이블 신호 생성 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 바람직한 실시예를 도 5와 같이 제시한다.
도 5를 참조하면, 본 발명의 실시 예에 따른 데이터 출력 인에이블 신호 생성 회로는 래치 회로(100) 및 출력 회로(200)를 포함한다.
래치 회로(100)는 지연 고정 루프 회로(도시되지 않음)에서 출력되는 라이징 지연 고정 루프 클럭 DLL_RCLK에 의해 출력 인에이블 발생 신호 OE0를 이중으로 래치하여 출력 인에이블 래치 신호 OE_LAT로 출력한다.
출력 회로(200)는 카스 레이턴시 신호 CL에 의해 상기 지연 고정 루프 회로에서 출력되는 라이징 및 폴링 고정 루프 클럭 DLL_RCLK, DLL_FCLK을 제어하여 출력 인에이블 래치 신호 OE_LAT를 데이터 출력 인에이블 신호 OUTEN으로 출력한다.
래치 회로(100)를 구체적으로 살펴보면, 래치 회로(100)는 래치 펄스 발생부(110)와 래치부(112) 및 래치 신호 출력부(114)를 포함한다.
래치 펄스 발생부(110)는 라이징 지연 고정 루프 클럭 DLL_RCLK을 외부 클럭 ECLK에 동기되도록 지연시켜 클럭 DLL_SCK를 출력하는 레플리카 지연부(120)와, 레플리카 지연부(120)에서 출력되는 클럭 DLL_SCK에 의해 주기적으로 인에이블 되는 복수의 주 펄스 SCK<0:7>를 발생하는 주 펄스 발생부(122) 및 주 펄스 SCK<0:7> 각각을 지연시켜 대응되는 보조 펄스 SCK_D<0:7>를 발생하는 보조 펄스 발생부(124)를 포함한다.
여기서, 레플리카 지연부(120)는 라이징 지연 고정 루프 클럭 DLL_RCLK가 지연 고정 루프 회로에서 출력되어 데이터 출력 드라이버로 전달되면서 발생하는 지연 시간을 보상하기 위해 통상적으로 지연 고정 루프 회로에 구비되는 레플리카 지연부와 동일하게 구성됨이 바람직하다.
그리고, 주 펄스 발생부(122)는 라이징 지연 고정 루프 클럭 DLL_RCLK가 레플리카 지연부(120)을 통해 지연됨으로써 외부 클럭 ECLK에 동기되는 클럭 DLL_SCK에 의해 주기적으로 인에이블되는 주 펄스 SCK<0:7>를 발생시킨다. 따라서, 주 펄스 발생부(122)에서 출력되는 주 펄스 SCK<0:7>는 외부 클럭 ECLKDP 동기된다. 그리고, 주 펄스 SCK의 수는 반도체 메모리 장치가 제공하는 카스 레이턴시의 범위에 상응하며 이는 주 펄스 SCK의 주기에 상응한다. 예를 들어, 반도체 메모리 장치가 카스 레이턴시 CL=2 ~ CL=9까지 지원하는 경우, 주 펄스 SCK의 수는 8이며, 주 펄스 SCK의 주기는 8이 된다.
또한, 보조 펄스 발생부(124)는 도 6에 도시된 바와 같이 주 펄스 SCK를 지연시키는 지연부(D1)와 지연부의 출력과 주 펄스 SCK를 낸드 결합하는 낸드게이 트(ND1) 및 낸드게이트(ND1)의 출력을 반전시켜 보조 펄스 SCK_D를 출력하는 인버터(IV1)로 구성될 수 있다. 이와 같이 구성된 보조 펄스 발생부(124)는 주 펄스 SCK를 지연한 신호와 주 펄스 SCK가 모두 인에이블되는 구간 동안 인에이블되는 보조 펄스 SCK_D를 출력한다. 즉, 보조 펄스 SCK_D는 주 펄스 SCK의 인에이블 구간 이내에 인에이블되는 신호이다.
래치부(112)는 각각의 주 펄스 SCK<0:7>에 의해 출력 인에이블 발생 신호 OE0를 래치하여 주 래치 신호 LAT<0:7>로 출력하는 주 래치부(126) 및 각각의 보조 펄스 SCK_D<0:7>에 의해 출력 인에이블 발생 신호 OE0를 래치하여 보조 래치 신호 LAT_D<0:7>로 출력하는 보조 래치부(128)를 포함한다.
여기서, 출력 인에이블 발생 신호 OE0는 리드 명령에 의해 로직 하이로 인에이블되는 신호이며, 리드 명령이 입력되는 외부 클럭 ECLK의 라이징 에지를 기준으로 소정 시간 지연되어 생성된다.
그리고, 주 래치부(126) 및 보조 래치부(128)는 출력 인에이블 발생 신호 OE의 인에이블 구간 내에 발생되는 주 펄스 SCK<0:7> 및 보조 펄스 SCK_D<0:7>에 의해 출력 인에이블 발생 신호 OE0를 이중으로 래치한다.
래치 신호 출력부(114)는 도 7에 도시된 바와 같이 래치부(112)에서 출력되는 주 래치 신호 LAT<0:7> 및 보조 래치 신호 LAT_D<0:7>를 각각 노아 결합하고 이를 반전하여 출력 인에이블 래치 신호 OE_LAT<0:7>로 출력하는 구성을 갖는다.
출력 회로(200)를 구체적으로 살펴보면, 출력 회로(200)는 카스 레이턴시 카운터(210)와 제어 펄스 발생부(212) 및 출력 인에이블 신호 출력부(214)를 포함한 다.
여기서, 카스 레이턴시 카운터(210)는 모스 레지스트 셋(MRS)에 의해 셋팅된 카스 레이턴시 CL에 상응하여 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK을 카운팅하여 지연시킨 이후의 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK에 동기되는 클럭 DLL_DCK를 출력한다.
이때, 카스 레이턴스 카운터(210)는 카스 레이턴스 CL=3이면 "CL - 2 = 1" 만큼, 즉 셋팅된 카스 레이턴시 보다 작게 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK을 카운팅하는 것이 바람직하다. 이는 카스 레이턴시 카운터(210)부터 출력되는 클럭 DLL_DCK에 의해 출력 인에이블 신호 OUTEN이 출력되기까지 필요한 지연 시간을 보상하기 위한 것이다.
제어 펄스 발생부(212)는 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK가 카스 레이턴시 카운터(210)를 통해 카스 레이턴시에 상응하여 지연된 클럭 DLL_DCK에 의해 주기적으로 인에이블되는 제어 펄스 DCK<0:7>를 발생시킨다. 즉, 제어 펄스 발생부(212)는 지연 고정 루프 클럭에 동기되며 카스 레이턴시 정보를 갖는 제어 펄스 DCK를 발생한다. 이때의 제어 펄스 DCK는 주 펄스 SCK에 일대 일로 대응된다.
출력 인에이블 신호 출력부(214)는 각각의 제어 펄스 DCK<0:7>에 의해 래치 회로(100)에서 출력되는 출력 인에이블 래치 신호 OE_LAT<0:7>의 출력을 제어하여 데이터 출력 인에이블 신호 OUTEN으로 출력한다.
도 5와 같이 구성된 본 발명의 데이터 출력 인에이블 신호 생성 회로의 동작 을 살펴보면, 일부 동작은 도 1과 같이 구성된 종래의 데이터 출력 인에이블 신호 생성 회로의 동작과 동일하다.
구체적으로, 라이징 지연 고정 루프 클럭 DLL_RCLK를 레플리카 지연시킨 클럭 DLL_SCK에 의해 주 펄스 SCK<0:7>를 발생하고, 라이징 및 폴링 지연 고정 루프 클럭 DLL_FCLK를 카스 레이턴시에 상응하여 지연시킨 클럭 DLL_DCK에 의해 제어 펄스 DCK<0:7>를 발생하는 동작은 동일하다.
반면, 본 발명의 데이터 출력 인에이블 신호 생성 회로는 도 8a 내지 도 8b와 같이 지연 고정 루프 클럭 DLL_RCLK 또는 외부 클럭 ECLK이 지터에 의해 흔들리더라도 카스 레이턴시에 상응하여 정확한 시점에서 데이터 출력 인에이블 신호 OUTEN을 출력한다.
도 8a에 도시된 바와 같이, 라이징 지연 고정 루프 클럭 DLL_RCLK에 지터가 발생하는 경우, 라이징 지연 고정 루프 클럭 DLL_RCLK에 동기되는 클럭 DLL_SCK와, 클럭 DLL_SCK에 의해 생성되는 주 펄스 SCK 및 주 펄스 SCK에 의해 생성되는 보조 펄스 SCK_D가 지터에 의해 흔들리게 된다.
그러나, 도 8a와 같이 주 펄스 SCK<0>의 인에이블 구간이 지터에 의해 출력 인에이블 발생 신호 OE0의 인에이블 구간을 벗어나게 되어 주 펄스 SCK<0>에 의해 출력 인에이블 발생 신호 OE0가 래치되지 못하더라도, 주 펄스 SCK<0>를 지연시켜 발생되는 보조 펄스 SCK_D에 의해 래치된다.
그리고, 주 펄스 SCK<0>와 이에 대응되는 보조 펄스 SCK_D<0> 중 하나 이상이 출력 인에이블 발생 신호 OE0를 래치하면 정상적으로 출력 인에이블 래치 신호 OE_LAT<0>를 출력하여 카스 레이턴시에 상응하는 정확한 시점 즉 제어 펄스 DCK<0>에 의해 데이터 출력 인에이블 신호 OUTEN이 출력한다.
이때, 주 펄스 SCK<0>에 후속하여 인에블되는 주 펄스 SCK<1>가 추가적으로 출력 인에이블 발생 신호 OE0를 래치하더라도 데이터 출력 인에이블 신호 OUTEN의 출력 시점이 제어 펄스 DCK<0>에 동기되므로 불량이 발생하지 않는다.
또한, 도 8b와 같이 외부 클럭 ECLK에 지터가 발생하는 경우, 출력 인에이블 발생 신호 OE0가 지터에 의해 흔들리게 된다. 그러나, 도 8b와 같이 출력 인에이블 발생 신호 OE0의 인에이블 구간이 주 펄스 SCK<0>의 인에이블 구간을 벗어나더라도 보조 펄스 SCK_D<0>의 인에이블 구간을 포함하게 되므로, 출력 인에이블 발생 신호 OE0는 보조 펄스 SCK_D<0>에 의해 래치된다. 따라서, 도 8a와 마찬가지로 정상적으로 출력 이에이블 래치 신호 OE_LAT<0>가 출력되며, 제어 펄스 DCK<0>에 의해 데이터 출력 인에이블 신호 OUTEN이 출력된다.
이와 같이, 본 발명의 데이터 출력 인에이블 신호 생성 회로는 출력 인에이블 발생 신호 OE0를 이중으로 래치함으로써 출력 인에이블 발생 신호 OE0와 이를 래치하는 펄스 SCK_D 간의 마진을 충분히 확보하여 고주파수 또는 지터에 의한 데이터 출력 인에이블 신호의 출력 불량을 개선할 수 있다.
도 9를 참조하면 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 인에이블 생성 회로는 클럭 발생부(300), 펄스 발생부(302), 래치부(304) 및 출력 인에이블 신호 출력부(306)를 포함한다.
클럭 발생부(300)는 라이징 지연 고정 루프 클러 DLL_RCLK을 지연시켜 외부 클럭 ECLK에 동기되는 래치 클럭 DLL_SCK를 출력하는 레플리카 지연부(312) 및 카스 레이턴시 CL에 의해 라이징 및 폴링 지연 고정 루프 클럭 DLL_RCLK, DLL_FCLK를 지연시켜 카스 레이턴시 정로를 갖고 지연 고정 루프 클럭에 동기되는 제어 클럭 DLL_DCK를 출력하는 카스 레이턴시 카운터(314)를 포함한다.
펄스 발생부(302)는 래치 클럭 DLL_SCK에 의해 주기적으로 인에이블되는 복수의 주 펄스 SCK<0:7>를 발생하는 주 펄스 발생부(316)와 각각의 주 펄스 SCK<0:7>를 지연시켜 보조 펄스 SCK_D<0:7>를 발생하는 보조 펄스 발생부(318) 및 제어 클럭 DLL_DCK에 의해 주기적으로 인에이블되며 주 펄스 SCK<0:7>에 일대 일로 대응되는 제어 펄스 DCK<0:7>를 발생하는 제어 펄스 발생부(320)을 포함한다. 여기서, 보조 펄스 발생부(318)는 주 펄스 SCK의 인에이블 구간 이내에 인에이블되는 보조 펄스 SCK_D를 출력한다.
래치부(304)는 각각의 주 펄스 SCK<0:7>에 의해 출력 인에이블 발생 신호 OE0를 래치하여 주 래치 신호 LAT<0:7>를 출력하는 주 래치부(322)와 각각의 보조 펄스 SCK<0:7>에 의해 출력 인에이블 발생 신호 OE0를 래치하여 보조 래치 신호 LAT<0:7>를 출력하는 보조 래치부(324) 및 주 래치부(322)와 보조 래치부(324)에서 출력되는 각각의 주 래치 신호 LAT<0:7>와 대응되는 각각의 보조 래치 신호 LAT_D<0:7> 중 하나 이상이 인에이블되면(즉, 래치된 상태이면) 출력 인에이블 래치 신호 OE_LAT<0:7>를 인에이블시켜 출력하는 래치 신호 출력부(326)를 포함한다.
출력 인에이블 신호 출력부(306)는 래치부(304)에서 출력되는 출력 인에이블 래치 신호 OE_LAT<0:7>를 각각의 제어 펄스 DCK<0:7>에 의해 제어하여 출력 인 에이블 신호 OUTEN으로 출력한다.
도 9와 같이 구성된 본 발명의 다른 데이터 출력 인에이블 신호 생성 회로는 도 5에 도시된 데이터 출력 인에이블 생성 회로와 동일하게 동작하며, 출력 인에이블 발생 신호 OE0와 출력 인에이블 발생 신호 OE0를 래치하는 펄스 SCK_D 간의 마진을 확보함으로써 고주파수 또는 지터에 의한 데이터 출력 인에이블 신호 OUTEN의 출력 불량을 방지하고 카스 레이턴시에 대응되는 정확한 시점에 데이터 출력 인에이블 신호 OUTEN를 출력함으로써 데이터 출력의 정확도를 개선할 수 있다.
도 10을 참조하면 본 발명의 또 다른 실시 예에 따른 데이터 출력 인에이블 신호 생성 회로는 펄스 발생부(400), 래치부(402), 래치 보정부(404) 및 출력 제어부(406)를 포함한다.
펄스 발생부(400)는 지연 고정 루프 회로에서 출력되는 라이징 지연 고정 루프 클럭 DLL_RCLK을 지연시켜 외부 클럭 ECLK에 동기되는 래치 클럭 DLL_SCK를 출력하는 레플리카 지연부(414)와, 래치 클럭 DLL_SCK에 의해 주기적으로 인에이블 되는 복수의 주 펄스 SCK<0:7>를 발생하는 주 펄스 발생부(414)를 포함한다. 즉, 펄스 발생부(400)는 외부 클럭 ECLK에 동기되는 복수의 주 펄스 SCK<0:7>를 출력한다.
래치부(402)는 주 펄스 SCK<0:7> 각각에 대응하여 출력 인에이블 발생 신호 OE0를 래치한다. 여기서, 출력 인에이블 발생 신호 OE0는 리드 명령에 의해 로직 하이 레벨로 인에이블되며, 외부 클럭 ECLK에 동기되는 신호이다.
래치 보정부(404)는 각각의 주 펄스 SCK<0:7>을 지연시켜 대응되는 주 펄스 SCK<0:7>의 인에이블 구간 이내에 인에이블되는 보조 펄스 SCK_D를 발생하는 보조 펄스 발생부(416)와 보조 펄스 발생부(416)에서 출력되는 보조 펄스 SCK_D 각각에 대응하여 출력 이에이블 발생 신호 OE0를 래치하는 보조 래치부(418) 및 래치부(402)에서 출력되는 신호와 보조 래치부(418)에서 출력되는 신호 중 어느 하나라도 인에이블되면 출력 인에이블 래치 신호 OE_LAT<0:7>를 인에이블시켜 출력하는 래치 신호 출력부(420)를 포함한다. 즉 래치 보정부(404)는 고주파수 또는 지터에 의해 래치부(402)에서 출력 인에이블 발생 신호 OE0를 래치하지 못하는 경우를 보정하여 출력 인에이블 래치 신호 OE_LAT<0:7>가 출력되게 한다.
출력 제어부(406)는 카스 레이턴시에 의해 라이징 및 폴링 지연 고정 클럭 DLL_RCLK, DLL_FCLK를 지연시킨 후에 제어 클럭 DLL_DCK를 출력하는 카스 레이턴시 카운터(422)와, 카스 레이턴시 카운터(422)에서 출력되는 카스 레이턴시 정보를 갖는 제어 클럭 DLL_DLK에 의해 주기적으로 인에이블되는 복수의 제어 펄스 DCK<0:7>를 출력하는 제어 펄스 발생부(424) 및 각각의 제어 펄스 DCK<0:7>에 의해 래치 보정부(404)에서 출력되는 출력 인에이블 래치 신호 OE_LAT<0:7>를 데이터 출력 인에이블 신호 OUTEN으로 출력하는 출력 인에이블 신호 출력부(426)를 포함한다. 즉, 출력 제어부(406)는 카스 레이턴시 정보를 갖는 제어 클럭 DCK<0:7>에 의해 래치된 출력 인에이블 발생 신호 OE0를 출력한다. 예를 들어, 주 펄스 SCK<0> 또는 보조 펄스 SCK_D<0>에 의해 출력 인에이블 발생 신호 OE0가 래치되면, 제어 펄스 DCK<0>에 동기되어 데이터 출력 인에이블 신호 OUTEN이 출력된다.
도 10과 같이 구성된 본 발명의 또 다른 데이터 출력 인에이블 신호 생성 회 로는 도 5에 도시된 데이터 출력 인에이블 생성 회로와 동일하게 동작하며, 출력 인에이블 발생 신호 OE0와 출력 인에이블 발생 신호 OE0를 래치하는 펄스 SCK_D 간의 마진을 확보함으로써 고주파수 또는 지터에 의한 데이터 출력 인에이블 신호 OUTEN의 출력 불량을 방지하고 카스 레이턴시에 대응되는 정확한 시점에 데이터 출력 인에이블 신호 OUTEN를 출력함으로써 데이터 출력의 정확도를 개선할 수 있다.
본 발명의 반도체 메모리 장치는 상기 실시 예로 제시된 본 발명의 데이터 출력 인에이블 신호 생성 회로를 구비함으로써 고주파수 또는 지터에 의해 발생하는 데이터 출력 인에이블 신호의 출력 오류를 방지함으로써 데이터 출력 오류를 크게 개선할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 데이터 출력 인에이블 신호 생성 회로의 블록 구성도.
도 2a 내지 도 2b는 도 1의 데이터 출력 인에이블 신호 생성 회로의 일부 동작 파형도.
도 3은 도 1의 데이터 출력 인에이블 신호 생성 회로의 전체 동작 파형도.
도 4a 내지 도 4b는 지터가 발생하는 경우의 도 1의 데이터 출력 인에이블 생성 회로의 동작 파형도.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 인에이블 신호 생성 회로의 블록 구성도.
도 6은 도 5의 보조 펄스 발생부의 상세 회로도.
도 7은 도 5의 래치 신호 출력부의 상세 회로도.
도 8a 내지 도 8b는 지터가 발생하는 경우의 도 5의 데이터 출력 인에이블 생성 회로의 동작 파형도.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 인에이블 신호 생성 회로의 블록 구성도.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 인에이블 신호 생성 회로의 블록 구성도.

Claims (17)

  1. 지연 고정 루프 회로에서 출력되는 라이징 지연 고정 루프 클럭에 의해 출력 인에이블 발생 신호를 이중으로 래치하여 적어도 어느 하나를 출력 인에이블 래치 신호로 출력하는 래치 회로; 및
    카스 레이턴시 신호에 의해 제어되는 상기 지연 고정 루프 회로에서 출력되는 상기 라이징 지연 고정 루프 클럭과 폴링 지연 고정 루프 클럭에 의해 상기 출력 인에이블 래치 신호를 출력 인에이블 신호로 출력하는 출력 회로;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 래치 회로는,
    상기 라이징 지연 고정 루프 클럭에 의해 주기적으로 인에이블되는 복수의 주 펄스 및 보조 펄스를 발생하는 펄스 발생부;
    상기 각각의 주 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 주 래치 신호를 출력하며, 상기 각각의 보조 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 보조 래치 신호를 출력하는 래치부; 및
    상기 래치부에서 출력되는 주 래치 신호와 보조 래치 신호 중 하나 이상이 인에이블되면 상기 출력 인에이블 래치 신호를 인에이블시켜 출력하는 래치 신호 출력부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 펄스 발생부는,
    상기 라이징 지연 고정 루프 클럭을 외부 클럭에 동기되도록 지연시키는 레플리카 지연부;
    상기 레플리카 지연부의 출력에 의해 주기적으로 인에이블되는 상기 복수의 주 펄스를 발생하는 주 펄스 발생부; 및
    상기 주 펄스 각각을 지연시켜 상기 복수의 보조 펄스를 발생하는 보조 펄스 발생부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 보조 펄스 발생부는 상기 주 펄스 인에이블 구간 이내에 인에이블되는 상기 보조 펄스를 출력하는 데이터 출력 인에이블 신호 생성 회로.
  5. 제 2 항에 있어서,
    상기 래치부는,
    상기 각각의 주 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 상기 주 래치 신호를 출력하는 복수의 주 래치부; 및
    상기 각각의 보조 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 상 기 보조 래치 신호를 출력하는 복수의 보조 래치부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  6. 제 1 항에 있어서,
    상기 출력 회로는,
    상기 카스 레이턴시 신호에 의해 상기 라이징 지연 고정 루프 클럭과 상기 폴링 지연 고정 루프 클럭을 카운팅하여 카스 레이턴시 정보를 갖는 지연 클럭을 출력하는 카스 레이턴시 카운터;
    상기 카스 레이턴시 정보를 갖는 지연 클럭에 의해 주기적으로 인에이블되는 복수의 제어 펄스를 발생하는 제어 펄스 발생부; 및
    상기 각각의 제어 펄스에 의해 상기 출력 인에이블 래치 신호를 래치하여 상기 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  7. 제 1 항에 있어서,
    상기 출력 인에이블 발생 신호는 리드 명령에 의해 생성되며 외부 클럭에 동기되는 신호인 데이터 출력 인에이블 신호 생성 회로.
  8. 지연 고정 루프 클럭 및 카스 레이턴시 신호에 의해 외부 클럭에 동기되는 래치 클럭과 카스 레이턴시 정보를 갖는 출력 클럭을 발생하는 클럭 발생부;
    상기 래치 클럭에 의해 주기적으로 인에이블되는 복수의 주 래치 펄스 및 보조 래치 펄스와, 상기 출력 클럭에 의해 주기적으로 인에이블되는 복수의 제어 펄스를 발생하는 펄스 발생부;
    상기 각각의 주 래치 펄스 및 보조 래치 펄스에 의해 출력 인에이블 발생 신호를 이중으로 래치하여 출력 인에이블 래치 신호를 출력하는 래치부; 및
    상기 래치부의 출력을 상기 각각의 제어 펄스에 의해 래치하여 출력 인에이블 신호를 출력하는 출력 인에이블 신호 출력부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 클럭 발생부는,
    상기 지연 고정 루프 클럭을 외부 클럭에 동기되도록 지연시켜 상기 래치 클럭을 출력하는 레플리카 지연부; 및
    상기 카스 레이턴시 신호에 의해 상기 지연 고정 루프 클럭을 카운팅하여 카스 레이턴시 정보를 갖는 상기 출력 클럭을 출력하는 카스 레이턴시 카운터;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  10. 제 8 항에 있어서,
    상기 펄스 발생부는,
    상기 래치 클럭에 의해 주기적으로 인에이블되는 상기 복수의 주 래치 펄스를 발생하는 주 펄스 발생부;
    상기 각각의 주 래치 펄스를 지연시켜 상기 보조 래치 펄스를 발생하는 보조 펄스 발생부; 및
    상기 출력 클럭에 의해 주기적으로 인에이블되며 상기 복수의 주 래치 펄스에 일대일로 대응되는 상기 복수의 제어 펄스를 발생하는 제어 펄스 발생부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 보조 펄스 발생부는 상기 주 래치 펄스 인에이블 구간 이내에 인에이블되는 상기 보조 래치 펄스를 출력하는 데이터 출력 인에이블 신호 생성 회로.
  12. 제 8 항에 있어서,
    상기 래치부는,
    상기 각각의 주 래치 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 출력하는 주 래치부;
    상기 각각의 보조 래치 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 출력하는 보조 래치부; 및
    상기 주 래치부 및 상기 보조 래치부에서 출력되는 신호들 중 하나 이상이 인에이블되면 상기 출력 인에이블 래치 신호를 인에이블시켜 출력하는 래치 신호 출력부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  13. 제 8 항에 있어서,
    상기 출력 인에이블 발생 신호는 리드 명령에 의해 생성되며 외부 클럭에 동기되는 신호인 데이터 출력 인에이블 신호 생성 회로.
  14. 지연 고정 루프 회로에서 출력되는 라이징 지연 고정 루프 클럭에 의해 주기적으로 인에이블되는 복수의 주 펄스를 발생하는 펄스 발생부;
    상기 주 펄스 각각에 대응하여 출력 인에이블 발생 신호를 래치하여 주 래치 신호를 출력하는 주 래치부;
    상기 주 래치 신호와 상기 주 펄스를 지연시킨 보조 펄스에 의해 상기 출력 인에이블 발생 신호가 래치되어 출력되는 보조 래치 신호를 비교하여 출력 인에이블 래치 신호를 출력하는 보조부; 및
    카스 레이턴시 신호에 의해 제어되는 상기 지연 고정 루프 회로에서 출력되는 상기 라이징 지연 고정 루프 클럭과 폴링 지연 고정 루프 클럭에 의해 상기 출력 인에이블 래치 신호를 출력 인에이블 신호로 출력하는 출력 제어부;
    를 포함하는 데이터 출력 인에이블 생성 회로.
  15. 제 14 항에 있어서,
    상기 펄스 발생부는,
    상기 라이징 지연 고정 루프 클럭을 외부 클럭에 동기되도록 지연시키는 레플리카 지연부; 및
    상기 레플리카 지연부의 출력에 의해 주기적으로 인에이블되는 상기 복수의 주 펄스를 발생하는 주 펄스 발생부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  16. 제 14 항에 있어서,
    상기 보조부는,
    상기 각 주 펄스를 지연시켜 상기 각 주 펄스의 인에이블 구간 이내에 인에이블되는 상기 보조 펄스를 발생하는 보조 펄스 발생부;
    상기 보조 펄스에 의해 상기 출력 인에이블 발생 신호를 래치하여 상기 보조 래치 신호로 출력하는 보조 래치부; 및
    상기 주 래치 신호와 상기 보조 래치 신호 중 어느 하나라도 인에이블되면 상기 출력 인에이블 래치 신호를 인에이블시켜 출력하는 래치 신호 출력부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
  17. 제 14 항에 있어서,
    상기 출력 제어부는,
    상기 카스 레이턴시 신호에 의해 상기 라이징 지연 고정 루프 클럭과 상기 폴링 지연 고정 루프 클럭을 카운팅하여 카스 레이턴시 정보를 갖는 지연 클럭을 출력하는 카스 레이턴시 카운터;
    상기 카스 레이턴시 정보를 갖는 지연 클럭에 의해 주기적으로 인에이블되는 복수의 제어 펄스를 발생하는 제어 펄스 발생부; 및
    상기 각각의 제어 펄스에 의해 상기 출력 인에이블 래치 신호를 래치하여 상기 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부;
    를 포함하는 데이터 출력 인에이블 신호 생성 회로.
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