KR20060075611A - 출력 인에이블 신호 생성회로 - Google Patents

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KR20060075611A
KR20060075611A KR1020040114420A KR20040114420A KR20060075611A KR 20060075611 A KR20060075611 A KR 20060075611A KR 1020040114420 A KR1020040114420 A KR 1020040114420A KR 20040114420 A KR20040114420 A KR 20040114420A KR 20060075611 A KR20060075611 A KR 20060075611A
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Abstract

본 발명은 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와; 외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
상기 출력 인에이블 신호 생성부는 상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와; 상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와; 임의의 제 k 래치부가 상기 지연부로부터의 신호와 제 k-1 래치부로부터의 신호를 입력받되, 상기 제 k 래치부는 상기 지연부로부터의 신호가 인에이블될 때 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 내지 제 2n 래치부(2≤k≤2n, n은 임의의 자연수)와; 상기 제 1 내지 제 2n 래치부 중 제 m-1 래치부와 제 m 래치부로부터의 신호를 논리연산하여 출력하는 제 1 내지 제 n 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로(m은 임의의 양의 짝수)에 관한 것이다.
출력 인에이블 신호 생성회로

Description

출력 인에이블 신호 생성회로{Output Enable Signal Generating Circuit}
도 1은 종래 기술에 의한 출력 인에이블 신호 생성회로의 구성을 도시한 것이다.
도 2는 종래 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다.
도 3은 저주파수 환경에서의 종래 출력 인에이블 신호 생성회로의 동작을 설명하기 위한 파형도이다.
도 4는 고주파수 환경에서의 종래 출력 인에이블 신호 생성회로의 동작을 설명하기 위한 파형도이다.
도 5는 본 발명에 의한 출력 인에이블 신호 생성회로의 구성을 도시한 것이다.
도 6은 본 발명에 의한 제 1 실시예에 따른 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성(버스트 길이 4일 때)을 도시한 것이다.
도 7은 도 6의 출력 인에이블 신호 생성회로의 동작을 설명하기 위한 파형도이다.
도 8은 본 발명에 의한 제 2 실시예에 따른 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다.
도 9은 본 발명에 의한 제 3 실시예에 따른 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다.
본 발명은 출력 인에이블 신호 생성회로에 관한 것으로, 더욱 구체적으로는 고주파수 환경 하에서도 데이터 출력에 대한 오류가 발생하지 않도록 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에서는 메모리 셀에 저장되어 있는 데이터를 리딩함에 있어 DLL(delay locked loop) 클럭의 상승 에지(edge)에 동기시켜 버스트 길이(burst length)에 맞도록 데이터를 출력시키기 위하여 출력 인에이블 신호를 생성하여 사용한다.
도 1은 종래 기술에 의한 출력 인에이블 신호 생성회로의 구성을 도시한 것이고, 도 2는 종래 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다. 이를 참조하여 종래 출력 인에이블 신호 생성회로에 대하여 살펴 보면 다음과 같다.
도 1에 도시된 바와 같이, 종래 기술에 의한 출력 인에이블 신호 생성회로는 리드명령 신호 생성부(110)와, 버스트(burst) 명령신호 생성부(120)와, 출력 인에이블 신호 생성부(130) 및 버스트 길이 제어부(140)로 구성된다.
여기서, 리드명령 신호 생성부(110)는 도 1에 도시된 바와 같은 RAS(row address strobe)신호, CAS(column address strobe) 신호, CS(chip select)신호, WE(write enable)신호, 외부클럭(EXT CLK) 등의 외부신호를 입력받아 외부클럭(EXT CLK)의 상승 에지에 동기하여 리드명령 신호(RD CMD)를 생성하며, 버스트 명령신호 생성부(120)는 리드 명령신호(RD CMD)의 인에이블 후 다음 외부클럭(EXT CLK)의 상승에지에 동기하여 버스트 명령신호(BURST CMD)를 생성한다. 그리고, 버스트 길이 제어부(140)는 리드 명령신호(RD CMD)에 의해 인에이블되고 버스트 명령신호(BURST CMD)에 의해 디스에이블되는 버스트신호(YBURST)를 생성하는데, 여기서 버스트신호(YBURST)는 버스트되는 기간을 나타내는 정보를 갖는 신호이다. 상기에서 생성된 리드명령신호(RD CMD), 버스트 명령신호(BURST CMD) 및 버스트신호(YBURST)의 파형도는 도 3에 도시된 바와 같다.
출력 인에이블 신호 생성부(130)는 외부클럭(CLK)과, 상기에서 생성된 리드명령신호(RD CMD) 및 버스트신호(YBURST)를 입력받아 출력인에이블 신호(OE)를 생성한다. 도 2 및 도 3을 참조하여 출력 인에이블 신호 생성부(130)의 동작을 설명한다.
NMOS(N11)의 게이트에 인가되는 리드명령신호(RD CMD)가 하이레벨로 인에이블되면 NMOS(N11)가 턴-온되면서 출력인에이블 신호(OE)는 하이레벨로 천이되며, 이 결과값은 래치부(131)에 의하여 소정시간 유지된다. 그리고, 낸드게이트(ND11) 는 입력단이 모두 하이레벨이 되어야만 로우레벨의 신호를 출력하므로, 외부클럭(CLK)은 하이레벨이고 리드명령신호(RD CMD)와 버스트신호(YBURST)는 모두 로우레벨일 때 로우레벨의 신호를 출력한다. 즉, 도 3에 도시된 바와 같이, 외부클럭(EXT CLK)이 2번 상승에지에서 하이레벨로 상승할 때 낸드게이트(ND11)는 로우레벨의 신호를 출력하고, 이에 따라 PMOS(P11)는 턴-온되며, 이 시점에서는 NMOS(N11)는 턴-오프상태에 있다. 따라서, 외부클럭(EXT CLK)의 2번 상승에지에서 출력인에이블 신호(OE)는 로우레벨로 천이한다.
그리고, 상기에서 출력인에이블 신호(OE)가 하이레벨로 인에이블된 구간에서는, DDR SDRAM의 경우 DLL 클럭(CLK)의 상승 및 하강시점에서 데이터가 출력된다. 도 3에 도시된 예는 버스트 길이 4일 때의 경우를 도시한 것으로서, 버스트 길이 2 또는 버스트 길이 8일 때에도 기본적인 동작은 이와 동일하다.
그런데, 종래 출력 인에이블 신호 생성회로에서는 저주파수일 때에는 데이터를 출력함에 있어 그다지 큰 오류가 발생하지는 않았으나, 반도체 장치의 구동환경이 점점 더 고주파환경으로 변해 감에 따라 데이터 출력량에 있어 오류가 발생하는 문제점이 있었는 바, 도 4를 참조하여 이를 자세히 설명한다.
구동환경이 점점 더 고주파화되어 감에 따라, 각 신호가 인에이블되는 구간도 이에 따라 그 폭이 줄어들게 된다. 반면, 버스트신호(YBURST)가 리드명령신호(RD CMD)에 의하여 인에이블되는데 걸리는 지연시간은 저주파일 때와 동일하다. 따라서, 고주파 환경일 때 절대적인 지연시간은 저주파 환경일 때와 동일하다고 하더라도 상대적인 지연시간은 늘어나는 결과가 초래된다(도 4에 도시된 구간폭 dly1은 도 3에 도시된 구간폭 dly0와 동일함.).
따라서, 도 4에 도시된 바와 같이, 고주파 환경에서는 외부클럭(EXT CLK)의 2번 상승에지 시점에서 버스트 신호(YBURST)가 계속 하이레벨로 유지되는 상황이 발생하므로, 출력 인에이블 신호(OE)는 외부클럭(EXT CLK)의 2번 상승에지에서 로우레벨로 천이되지 못하고 계속 하이레벨의 상태를 유지하게 된다.
결과적으로, 종래 출력 인에이블 신호(OE)는 도 4에 도시된 바와 같이 외부클럭(EXT CLK)의 3번 상승에지 시점에까지 인에이블 구간이 증가함으로 말미암아, 출력되는 데이터의 수가 증가하게 되는 오류가 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고주파수 환경 및 저전압 외부전원 구동환경 하에서 반도체 장치로부터 출력되는 데이터에 오류가 발생하는 것을 방지하여 반도체 장치의 동작 특성을 안정화시킬 수 있는 출력 인에이블 신호 생성회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와; 외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
상기 출력 인에이블 신호 생성부는 상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와; 상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와; 임의의 제 k 래치부가 상기 지연부로부터의 신호와 제 k-1 래치부로부터의 신호를 입력받되, 상기 제 k 래치부는 상기 지연부로부터의 신호가 인에이블될 때 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 내지 제 2n 래치부(2≤k≤2n, n은 임의의 자연수)와; 상기 제 1 내지 제 2n 래치부 중 제 m-1 래치부와 제 m 래치부로부터의 신호를 논리연산하여 출력하는 제 1 내지 제 n 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로(m은 임의의 양의 짝수)를 제공한다.
본 발명에서, 상기 제 1 내지 제 2n 래치부의 각각은 플립플롭(flip-flop)을 포함하고, 상기 제 1 내지 제 n 논리부의 각각은 노어게이트(NOR gate)인 것이 바람직하다.
또한, 본 발명은 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와; 외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
상기 출력 인에이블 신호 생성부는 상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와; 상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소 정시간 래치시켜 출력하는 제 1 래치부와; 상기 지연부로부터의 신호와 상기 제 1 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부와; 상기 제 1 및 제 2 래치부로부터의 신호를 논리연산하여 출력하는 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로을 제공한다.
본 발명에서, 상기 제 2 래치부와 상기 논리부 간을 온/오프시키는 스위치를 더 포함하고, 상기 제 1 및 제 2 래치부의 각각은 플립플롭을 포함하는 것이 바람직하다. 본 발명에서, 상기 논리부는 노어게이트와 반전버퍼를 포함하는 것이 바람직하다.
본 발명은 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와; 외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
상기 출력 인에이블 신호 생성부는 상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와; 상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와; 상기 지연부로부터의 신호와 상기 제 1 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부와; 상기 지연부로부터의 신호와 상기 제 2 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 2 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 3 래치부와; 상기 지연부로부터의 신호와 상기 제 3 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 3 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 4 래치부와; 상기 제 1 및 제 2 래치부로부터의 신호를 논리연산하여 출력하는 제 1 논리부와; 상기 제 3 및 제 4 래치부로부터의 신호를 논리연산하여 출력하는 제 2 논리부와; 상기 제 1 논리부와 제 2 논리부로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로를 제공한다.
본 발명에서, 상기 제 3 래치부와 상기 제 2 논리부 간을 온/오프시키는 제 1 스위치와, 상기 제 4 래치부와 상기 제 2 논리부 간을 온/오프시키는 제 2 스위치를 더 포함하고, 상기 제 2 래치부와 상기 제 1 논리부 간을 온/오프시키는 제 3 스위치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 내지 제 4 래치부의 각각은 플립플롭을 포함하고, 상기 제 1 및 제 2 논리부는 노어게이트이며, 상기 제 3 논리부는 낸드게이트(NAND gate)인 것이 바람직하다.
아울러, 본 발명은 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와; 외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
상기 출력 인에이블 신호 생성부는 상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와; 상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와; 제 1 버스트 길이 소자임을 나타내는 제 1 제어신호와 제 2 버스트 길이 소자임을 나타내는 제 2 제어신호를 논리연산하여 출력하는 제 1 논리부와; 상기 지연부로부터의 신호의 반전신호와 상기 제 1 논리부로부터의 신호를 논리연산하여 출력하는 제 2 논리부와; 상기 제 2 논리부로부터의 신호와 상기 제 1 래치부로부터의 신호를 입력받되, 상기 제 2 논리부로부터의 신호가 인에이블될 때 상기 제 1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부와; 상기 지연부로부터의 신호의 반전신호와 상기 제 2 제어신호를 논리연산하여 출력하는 제 3 논리부와; 상기 제 3 논리부로부터의 신호와 상기 제 2 래치부로부터의 신호를 입력받되, 상기 제 3 논리부로부터의 신호가 인에이블될 때 상기 제 2 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 3 래치부와; 상기 제 3 논리부로부터의 신호와 상기 제 3 래치부로부터의 신호를 입력받되, 상기 제 3 논리부로부터의 신호가 인에이블될 때 상기 제 3 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 4 래치부를 포함하여 구성되는 출력 인에이블 신호 생성회로를 제공한다.
본 발명에서, 출력 인에이블 신호 생성회로는 상기 제 1 및 제 2 래치부로부터의 신호를 논리연산하여 출력하는 제 4 논리부와; 상기 제 3 및 제 4 래치부로부터의 신호를 논리연산하여 출력하는 제 5 논리부와; 상기 제 4 논리부와 제 5 논리부로부터의 신호를 논리연산하여 출력하는 제 6 논리부를 더 포함하는 것이 바람직 하다.
본 발명에서, 상기 제 4 논리부와 제 5 논리부는 노어게이트이고, 제 6 논리부는 낸드게이트이고, 상기 제 1 내지 제 4 래치부의 각각은 플립플롭을 포함하며, 상기 1 논리부는 노어게이트와 반전버퍼를 포함하는 것이 바람직하다. 본 발명에서, 상기 제 2 논리부와 제 3 논리부는 낸드게이트인 것이 바람직하다.
본 발명에서, 상기 출력 인에이블 신호 생성회로는 DDR SDRAM 소자에 사용되고, 상기 제 1 버스트 길이는 버스트 길이 4이며, 상기 제 2 버트스 길이는 버스트 길이 8인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 5는 본 발명에 의한 출력 인에이블 신호 생성회로의 구성을 도시한 것이고, 도 6은 본 발명에 의한 제 1 실시예에 따른 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예에 따른 출력 인에이블 신호 생성회로는 소정 제어신호(RAS 신호, CAS 신호, CS 신호, WE 신호, EXT CLK신호 등)의 입력에 응답하여 리드 명령신호(RD CMD)를 생성하는 리드 명령신호 생성부(200)와; 외부 클럭신호(EXT CLK)와 상기 리드 명령신호(RD CMD)를 입력받아 출력 인에이블신호(OE)를 생성하는 출력 인에이블 신호 생성부(300)를 포함하여 구성된다. 여기서, 출력 인에이블 신호 생성부(300)는 외부 클럭신호(EXT CLK)를 소정시간 지연시켜 출력하는 지연부(310)와; 지연부(310)로부터의 신호(CLKD)와 상기 리드명령 신호(RD CMD)를 입력받되, 상기 지연부(310)로부터의 신호(CLKD)가 인에이블될 때 리드 명령신호(RD CMD)의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부(311)와; 신호(CLKD)와 상기 제 1 래치부(311)로부터의 신호(OUT1)를 입력받되, 상기 신호(CLKD)가 인에이블될 때 상기 제 1 래치부(311)로부터의 신호(OUT1)의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부(312)와; 상기 제 1 및 제 2 래치부(311, 312)로부터의 신호(OUT1, OUT2)를 논리연산하여 출력하는 노어게이트(NR31)와 인버터(INV31)를 포함하여 구성된다.
이와 같이 구성된 제 1 실시예의 동작을 도 5, 도 6 및 동작파형도를 도시한 도 7을 참조하여 구체적으로 설명한다.
우선, 도 5에 도시된 바와 같이, 리드명령 신호 생성부(200)가 RAS 신호, CAS 신호, CS 신호, WE 신호, 외부클럭(EXT CLK) 등의 외부신호를 입력받아 외부클럭(EXT CLK)의 상승 에지에 동기하여 리드명령 신호(RD CMD)를 생성한다. 그러면, 출력 인에이블 신호 생성부(300)는 외부클럭(CLK)과, 상기에서 생성된 리드명령신호(RD CMD)를 입력받아 출력인에이블 신호(OE)를 생성한다.
도 6을 참조하여 출력 인에이블 신호 생성부(300)의 동작을 설명한다. 우선, 지연부(310)는 외부클럭(EXT CLK)을 입력받아 이를 소정시간 지연시켜 출력한다. 여기서, 지연부(310)는, 지연신호(CLKD)의 상승에지에 동기하여 리드 명령신호(RD CMD)의 인에이블 또는 디스에이블된 상태가 래치될 수 있도록 하기 위하여, 상기 외부클럭(CLK)을 소정시간 동안 지연시키는 역할을 한다.
이어서, 제 1 래치부(311)는 상기 지연신호(CLKD)와 리드명령 신호(RD CMD)를 입력받되, 상기 지연신호(CLKD)가 인에이블될 때의 리드 명령신호(RD CMD)의 상태 정보를 소정시간 래치시켜 출력한다. 이 때 래치되는 시간은 지연신호(CLKD)가 다음 주기에서 다시 인에이블될 때까지의 시간이며, 제 1 래치부(311)는 지연신호(CLKD)가 다음 주기에서 인에이블될 때에는 그 시점에서의 리드 명령신호(RD CMD)의 상태 정보를 소정시간 다시 래치시켜 출력한다. 즉, 도 7에 도시된 바와 같이, 제 1 래치부(311)는 지연신호(CLKD)의 ①번 상승에지에서의 리드 명령신호(RD CMD)의 상태 정보인 하이레벨의 신호를 ②번 상승에지까지의 기간동안 래치시켜 출력하며, 그 이후에는 ②번 상승에지 시점에서의 리드 명령신호(RD CMD)의 상태 정보인 로우레벨의 신호를 출력한다. 따라서, 제 1 래치부(311)로부터 출력되는 신호(OUT1)는 도 7에 도시된 바와 같은 인에이블 구간을 갖는 신호가 된다.
다음으로, 제 2 래치부(312)는 상기 지연신호(CLKD)와 신호(OUT1)를 입력받되, 상기 지연신호(CLKD)가 ②번 상승에지에서 인에이블될 때의 신호(OUT1)의 상태 정보를 소정시간 래치시켜 출력한다. 이 때 래치되는 시간은 지연신호(CLKD)가 ③번 상승에지 다시 인에이블될 때까지의 시간이며, 제 2 래치부(312)는 지연신호(CLKD)가 ③번 상승에지에서 인에이블될 때에는 그 시점에서의 신호(OUT1)의 상태 정보를 소정시간 다시 래치시켜 출력한다. 즉, 도 7에 도시된 바와 같이, 제 2 래치부(312)는 지연신호(CLKD)의 ②번 상승에지에서의 신호(OUT1)의 상태 정 보인 하이레벨의 신호를 ③번 상승에지까지의 기간동안 래치시켜 출력하며, 그 이후에는 ③번 상승에지 시점에서의 신호(OUT1)의 상태 정보인 로우레벨의 신호를 출력한다. 따라서, 제 2 래치부(312)로부터 출력되는 신호(OUT2)는 도 7에 도시된 바와 같은 인에이블 구간을 갖는 신호가 된다. 상기에서 제 1 래치부(311)와 제 2 래치부(312)로는 플립플롭(flip flop)이 사용될 수 있으며, 그 외에도 이와 동일한 기능을 수행하는 어떠한 소자라도 적용될 수 있다.
이어서, 노어게이트(NR31)는 상기 신호(OUT1)와 신호(OUT2)로부터의 신호를 부정논리합 연산하여 출력한다. 따라서, 상기 신호(OUT1)와 신호(OUT2) 중 어느 하나라도 하이레벨인 구간에서는 노어게이트(NR31)로부터 출력되는 신호는 로우레벨이 되며, 그 외의 구간에서는 하이레벨이 되므로, 반전동작을 수행하는 인버터(INV31)로부터 출력되는 출력 인에이블 신호(OE)는 도 7에 도시된 바와 같이 지연신호(CLKD)의 2 주기에 해당하는 기간 동안 인에이블 구간을 갖는 신호가 된다. 결과적으로, DDR SDRAM 소자에서, 출력인에이블 신호(OE)가 하이레벨로 인에이블된 구간과 겹치는 DLL 클럭(CLK)의 상승 및 하강시점에서 데이터가 출력되므로, 본 실시예에 따르면 버스트 길이 4에 대응하는 데이터량이 출력된다.
본 실시예에서는, 외부클럭(EXT CLK)을 소정시간 지연시킨 지연신호(CLKD)를 기준으로 하여 출력인에이블 신호(OE)를 생성하므로, 주파수 환경이 고주파화 되어 간다 하더라도 출력 인에이블 신호(OE)의 인에이블 구간 또한 주파수에 비례하여 감소하기 때문에 버스트 길이에 적합한 정상적인 데이터량만이 출력되며, 종래 버스트 신호(YBURST)와 외부클럭(EXT CLK) 간의 미스매치(mismatch)에 따른 데이터 출력 오류는 발생하지 않는다.
한편, 제 1 실시예에서는 버스트 길이 4인 경우(DDR SDRAM 소자인 경우이며, 일반 SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 대하여 설명하였으나, 상기 구성 중 일부를 이용하여 버스트 길이 2인 소자에 적용되는 출력 인에이블 신호 생성회로를 만들 수도 있다. 즉, 버스트 길이 2 인 경우, 출력 인에이블 신호 생성부 외의 다른 구성요소는 동일하게 사용하되, 출력 인에이블 신호 생성부는 외부 클럭신호(EXT CLK)를 소정시간 지연시켜 출력하는 지연부(310)와; 상기 지연부(310)로부터의 신호(CLKD)와 리드명령 신호(RD CMD)를 입력받아, 지연신호(CLKD)가 인에이블될 때 리드 명령신호(RD CMD)의 상태 정보를 소정시간 래치시켜 출력하는 래치부(311)를 포함하는 것을 특징으로 하는 출력 인에이블 신호 생성회로를 만들 수도 있다.
뿐만 아니라, 상기 제 1 실시예의 출력 인에이블 신호 생성회로는 제 2 래치부(312)와 노어게이트(NR31) 사이에 온/오프 스위치(미도시)를 추가로 포함하도록 할 수도 있다. 이렇게 구성하면, 출력 인에이블 신호 생성회로는 상기 온/오프 스위치가 온 상태일 때에는 버스트 길이 4에 대하여 사용될 수 있으며, 상기 온/오프 스위치가 오프 상태일 때에는 버스트 길이 2에 대하여 사용될 수 있다.
다음으로, 본 발명에 의한 제 2 실시예에 따른 출력 인에이블 신호 생성회로에 대하여 설명한다. 도 5는 본 발명에 의한 출력 인에이블 신호 생성회로의 구성을 도시한 것이고, 도 8은 본 발명에 의한 제 2 실시예에 따른 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다.
도시된 바와 같이, 제 2 실시예에 따른 출력 인에이블 신호 생성회로는 출력 인에이블 신호 생성부(300)를 제외한 나머지 구성요소는 상기 제 1 실시예와 동일하며, 출력 인에이블 신호 생성부(300)는 외부 클럭신호(EXT CLK)를 소정시간 지연시켜 출력하는 지연부(310)와; 상기 지연부(310)로부터의 지연신호(CLKD)와 리드명령 신호(RD CMD)를 입력받되, 상기 지연신호(CLKD)가 인에이블될 때 리드 명령신호(RD CMD)의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부(311)와; 상기 지연신호(CLKD)와 상기 제 1 래치부로부터의 신호(OUT1)를 입력받되, 지연신호(CLKD)가 인에이블될 때 상기 신호(OUT1)의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부(312)와; 상기 지연신호(CLKD)와 상기 제 2 래치부(312)로부터의 신호(OUT2)를 입력받되, 상기 지연신호(CLKD)가 인에이블될 때 상기 신호(OUT2)의 상태 정보를 소정시간 래치시켜 출력하는 제 3 래치부(313)와; 상기 지연신호(CLKD)와 상기 제 3 래치부(313)로부터의 신호(OUT3)를 입력받되, 상기 지연신호(CLKD)가 인에이블될 때 상기 신호(OUT3)의 상태 정보를 소정시간 래치시켜 출력하는 제 4 래치부(314)와; 상기 제 1 및 제 2 래치부(311, 312)로부터의 신호(OUT1, OUT2)를 부정논리합연산하여 출력하는 노어게이트(NR32)와; 상기 제 3 및 제 4 래치부(313, 314)로부터의 신호(OUT3, OUT4)를 부정논리합연산하여 출력하는 노어게이트(NR33)와; 상기 노어게이트(NR32)와 노어게이트(NR33)로부터의 신호를 부정논리곱연산하여 출력하는 낸드게이트(ND31)를 포함하여 구성된다.
이와 같이 구성된 제 2 실시예의 동작을 도 5 및 도 8을 참조하여 구체적으 로 설명한다.
우선, 도 5에 도시된 바와 같이, 리드명령 신호 생성부(200)가 RAS 신호, CAS 신호, CS 신호, WE 신호, 외부클럭(EXT CLK) 등의 외부신호를 입력받아 외부클럭(EXT CLK)의 상승 에지에 동기하여 리드명령 신호(RD CMD)를 생성한다. 그러면, 출력 인에이블 신호 생성부(300)는 외부클럭(CLK)과, 상기에서 생성된 리드명령신호(RD CMD)를 입력받아 출력인에이블 신호(OE)를 생성한다.
도 8을 참조하여 출력 인에이블 신호 생성부(300)의 동작을 설명한다. 우선, 지연부(310)는 외부클럭(EXT CLK)를 입력받아 이를 소정시간 지연시켜 출력한다. 여기서, 지연부(310)는, 지연신호(CLKD)의 상승에지에 동기하여 리드 명령신호(RD CMD)의 인에이블 또는 디스에이블된 상태가 래치될 수 있도록 하기 위하여, 상기 외부클럭(CLK)을 소정시간 동안 지연시키는 역할을 한다.
이어서, 제 1 래치부(311)는 상기 지연신호(CLKD)와 리드명령 신호(RD CMD)를 입력받되, 상기 지연신호(CLKD)가 제 1 상승에지에서 인에이블될 때 리드 명령신호(RD CMD)의 상태 정보를 소정시간 래치시켜 출력한다. 이 때 래치되는 시간은 지연신호(CLKD)의 1 주기에 해당하는 시간이며, 제 1 래치부(311)는 지연신호(CLKD)가 다음 주기에서 인에이블될 때에는 그 시점에서의 리드 명령신호(RD CMD)의 상태 정보를 소정시간 다시 래치시켜 출력한다. 결국, 제 1 래치부(311)로부터 출력되는 신호(OUT1)는 제 1 실시예의 신호(OUT1)와 동일하므로 도 7에 도시된 신호(OUT1)와 동일한 인에이블 구간을 갖는다.
다음으로, 제 2 래치부(312)는 상기 지연신호(CLKD)와 신호(OUT1)를 입력받 되, 상기 지연신호(CLKD)가 다음 상승에지인 제 2 상승에지에서 인에이블될 때 신호(OUT1)의 상태 정보를 소정시간 래치시켜 출력한다. 결국, 제 2 래치부(312)로부터 출력되는 신호(OUT2)는 제 1 실시예의 신호(OUT2)와 동일하므로, 도 7에 도시된 신호(OUT2)와 동일한 인에이블 구간을 갖는다.
마찬가지로, 제 3 래치부(313)는 상기 제 2 래치부(312)와 동일한 동작에 의하여, 상기 지연신호(CLKD)가 다음 상승에지인 제 3 상승에지에서 인에이블될 때 신호(OUT2)의 상태 정보를 소정시간 래치시켜 신호(OUT3)로서 출력한다. 결국, 제 3 래치부(313)로부터 출력되는 신호(OUT3)는 상기 지연신호(CLKD)의 제 3 상승에지 시점에 동기되어 인에이블되되, 그 인에이블 되는 기간은 지연신호(CLKD)의 1주기에 해당하는 기간인 신호가 된다.
또한, 제 4 래치부(314)는 상기 제 3 래치부(313)와 동일한 동작에 의하여, 상기 지연신호(CLKD)가 다음 상승에지인 제 4 상승에지에서 인에이블될 때 신호(OUT3)의 상태 정보를 소정시간 래치시켜 신호(OUT4)로서 출력한다. 결국, 제 4 래치부(314)로부터 출력되는 신호(OUT4)는 상기 지연신호(CLKD)의 제 4 상승에지 시점에 동기되어 인에이블되되, 그 인에이블 되는 기간은 지연신호(CLKD)의 1주기에 해당하는 기간인 신호가 된다.
상기에서 제 1 래치부 내지 제 4 래치부(311~314)로는 플립플롭이 사용될 수 있으며, 그 외에도 이와 동일한 기능을 수행하는 어떠한 소자라도 적용될 수 있다.
다음으로, 노어게이트(NR32)는 상기 신호(OUT1)와 신호(OUT2)로부터의 신호를 부정논리합 연산하여 출력한다. 따라서, 상기 신호(OUT1)와 신호(OUT2) 중 어느 하나라도 하이레벨인 구간에서는 노어게이트(NR32)로부터 출력되는 신호(OUT5)는 로우레벨이 되고 그 외의 구간에서는 하이레벨이 되므로, 신호(OUT5)는 지연신호(CLKD)의 제 1 상승에지에 동기된 시점으로부터 시작하여 지연신호(CLKD)의 2 주기에 해당하는 기간 동안 로우레벨인 구간을 갖는 신호가 된다.
마찬가지로, 노어게이트(NR33)는 상기 신호(OUT3)와 신호(OUT4)로부터의 신호를 부정논리합 연산하여 출력한다. 따라서, 상기 신호(OUT3)와 신호(OUT4) 중 어느 하나라도 하이레벨인 구간에서는 노어게이트(NR33)로부터 출력되는 신호(OUT6)는 로우레벨이 되고 그 외의 구간에서는 하이레벨이 되므로, 신호(OUT6)는 지연신호(CLKD)의 제 3 상승에지에 동기된 시점으로부터 시작하여 지연신호(CLKD)의 2 주기에 해당하는 기간 동안 로우레벨인 구간을 갖는 신호가 된다.
그리고, 낸드게이트(ND31)는 신호(OUT5)와 신호(OUT6)를 입력받아 부정논리곱 연산함으로써, 출력인에이블 신호(OE)를 출력한다. 낸드게이트(ND31)는 신호(OUT5)와 신호(OUT6) 모두 하이레벨인 구간에서만 로우레벨의 신호를 출력하고 그 외의 구간에서는 하이레벨의 신호를 출력한다. 따라서, 출력 인에이블 신호(OE)는 지연신호(CLKD)의 제 1 상승에지에 동기된 시점으로부터 시작하여 지연신호(CLKD)의 4 주기에 해당하는 기간 동안 하이레벨로 인에이블되는 신호가 된다.
결과적으로, DDR SDRAM 소자인 경우, 출력인에이블 신호(OE)가 하이레벨로 인에이블된 구간과 겹치는 DLL 클럭(CLK)의 상승 및 하강시점에서 데이터가 출력되므로, 본 실시예에 따르면 버스트 길이 8에 대응하는 데이터량이 출력된다.
상기 내용에 추가하여, 제 2 실시예에 따른 출력 인에이블 신호 생성부(300)는 필요에 따라서는 상기 제 3 래치부(313)와 노어게이트(NR33) 간을 온/오프시키는 스위치(SW1)와, 상기 제 4 래치부(314)와 노어게이트(NR33) 간을 온/오프시키는 스위치(SW2)를 더 포함할 수 있다. 만약, 상기 스위치(SW1)와 스위치(SW2)를 턴-오프시키면 제 3 래치부(313)와 제 4 래치부(314)는 출력 인에이블 신호(OE)의 생성에 영향을 미치지 못하게 되므로, 이 경우 출력인에이블 신호 생성부(300)는 제 1 실시예의 경우와 동일한 회로 구성이 되며, DDR SDRAM 소자인 경우 버스트 길이 4에 적합한 출력인에이블 신호(OE)를 생성할 수 있다.
또한, 필요에 따라서는 제 2 실시예에 따른 출력 인에이블 신호생성부(300)는 스위치(SW1)와 스위치(SW2) 뿐만 아니라, 상기 제 2 래치부(312)와 상기 노어게이트(NR32) 간을 온/오프시키는 스위치(SW0)를 더 포함할 수도 있다. 만약, 상기 스위치(SW1), 스위치(SW2), 스위치(SW0)를 턴-오프시키면 제 2 내지 제 4 래치부(312, 313, 314)는 출력 인에이블 신호(OE)의 생성에 영향을 미치지 못하게 되므로, 이 경우 출력인에이블 신호 생성부(300)는 버스트 길이 2인 소자(DDR SDRAM 소자인 경우이며, SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 적합한 출력 인에이블 신호를 생성할 수 있다. 물론, 스위치(SW0)는 턴-온시키고 상기 스위치(SW1)와 스위치(SW2)는 턴-오프시키면, 출력인에이블 신호 생성부(300)는 버스트 길이 4에 적합한 출력인에이블 신호(OE)를 생성할 수도 있다.
상술한 바와 같이, 제 1 실시예에서와 마찬가지로, 제 2 실시예에서도 외부 클럭(EXT CLK)을 소정시간 지연시킨 지연신호(CLKD)를 기준으로 하여 출력인에이블 신호(OE)를 생성하므로, 주파수 환경이 고주파화 되어 간다 하더라도 출력 인에이블 신호(OE)의 인에이블 구간 또한 주파수에 비례하여 감소하기 때문에 버스트 길이에 적합한 정상적인 데이터량만이 출력되며, 종래 버스트 신호(YBURST)와 외부클럭(EXT CLK) 간의 미스매치(mismatch)에 따른 데이터 출력 오류는 발생하지 않는다.
상기에서는 버스트 길이가 2 내지 8인 경우(DDR SDRAM 소자인 경우이며, SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 사용되는 출력인에이블 신호 생성회로에 대하여 설명하였으나, 버스트 길이에 따라 래치부의 개수를 추가하는 한편 그에 따른 논리회로를 추가함으로써 그 적용범위를 확대하도록 응용할 수 있다.
다음으로, 본 발명에 의한 제 3 실시예에 따른 출력 인에이블 신호 생성회로에 대하여 설명한다. 도 5는 본 발명에 의한 출력 인에이블 신호 생성회로의 구성을 도시한 것이고, 도 9는 본 발명에 의한 제 3 실시예에 따른 출력 인에이블 신호 생성회로에 포함된 출력 인에이블 신호 생성부의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예에 따른 출력 인에이블 신호 생성회로는 출력 인에이블 신호 생성부(300)를 제외한 나머지 구성요소는 상기 제 1 실시예와 동일하며, 출력 인에이블 신호 생성부(300)는 외부 클럭신호(EXT CLK)를 소정시간 지연시켜 출력하는 지연부(310)와; 지연부(310)로부터의 지연신호(CLKD)와 리드명령 신 호(RD CMD)를 입력받되, 상기 지연신호(CLKD)가 인에이블될 때 리드 명령신호(RD CMD)의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부(311)와; 버스트 길이 4일 때 인에이블되는 제 1 제어신호(BL4)와 버스트 길이 8일 때 인에이블되는 제 2 제어신호(BL8)를 논리연산하여 출력하는 제 1 논리부(320)와; 상기 지연신호(CLKD)의 반전신호와 상기 제 1 논리부(320)로부터의 신호를 부정논리곱연산하여 출력하는 낸드게이트(ND32)와; 낸드게이트(ND32)로부터의 신호(CLKD_BL4_8)와 제 1 래치부(311)로부터의 신호(OUT1)를 입력받되, 신호(CLKD_BL4_8)가 인에이블될 때 상기 신호(OUT1)의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부(312)와; 상기 지연신호(CLKD)의 반전신호와 제 2 제어신호(BL8)를 부정논리곱연산하여 출력하는 낸드게이트(ND33)와; 낸드게이트(ND33)로부터의 신호(CLKD_BL8)와 상기 제 2 래치부(312)로부터의 신호(OUT2)를 입력받되, 신호(CLKD_BL8)가 인에이블될 때 신호(OUT2)의 상태 정보를 소정시간 래치시켜 출력하는 제 3 래치부(313)와; 상기 신호(CLKD_BL8)와 상기 제 3 래치부(313)로부터의 신호(OUT3)를 입력받되, 신호(CLKD_BL8)가 인에이블될 때 신호(OUT3)의 상태 정보를 소정시간 래치시켜 출력하는 제 4 래치부(314)를 포함하여 구성된다.
본 실시예에 따른 출력 인에이블 신호 생성회로는 상기 신호(OUT1)와 신호(OUT2)를 부정논리합연산하여 출력하는 노어게이트(NR32)와; 상기 신호(OUT3)와 신호(OUT4)를 부정논리합연산하여 출력하는 노어게이트(NR33)와; 상기 노어게이트(NR32)와 노어게이트(NR33)로부터의 신호(OUT5, OUT6)를 부정논리곱연산하여 출력하는 낸드게이트(ND31)를 더 포함한다. 상기에서, 상기 1 논리부(320)는 노어게 이트(NR34)와 인버터(INV34)를 포함한다.
상기에서 제 1 래치부 내지 제 4 래치부(311~314)로는 플립플롭이 사용될 수 있으며, 그 외에도 이와 동일한 기능을 수행하는 어떠한 소자라도 적용될 수 있다.
상기에서, 제 1 제어신호(BL4)는 본 발명이 사용되는 장치가 버스트 길이가 4인 반도체 장치(특히, DDR SDRAM 소자)인 경우 하이레벨로 인에이블되는 신호이고, 제 2 제어신호(BL8)는 본 발명이 사용되는 장치가 버스트 길이가 8인 반도체 장치(특히, DDR SDRAM 소자)인 경우 하이레벨로 인에이블되는 신호이다(버스트 길이는 DDR SDRAM 소자이 아닌 일반 SDRAM 소자 등 타소자인 경우에는 다를 수도 있음.).
본 실시예에 따른 출력 인에이블 신호 생성회로는 제 1 제어신호(BL4)와 제 2 제어신호(BL8)에 따라 버스트 길이 2, 4, 8 등에 모두 적용될 수 있다.
즉, 제 1 제어신호(BL4)와 제 2 제어신호(BL8)가 모두 로우레벨의 신호인 경우에는, 신호(CLKD_BL4_8)와 신호(CLKD_BL8)는 항상 하이레벨이 되므로, 제 2 내지 제 4 래치부(312~314)는 모두 정상동작 되지 않는다. 따라서, 이 경우 출력 인에이블 신호 생성회로는 상기 제 2 실시예에서 스위치(SW0), 스위치(SW1) 및 스위치(SW2)가 모두 턴-오프된 경우와 동일한 동작을 하며, 버스트 길이 2인 소자(DDR SDRAM 소자인 경우이며, 일반 SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 적합한 출력 인에이블 신호를 생성한다.
그리고, 만약 제 1 제어신호(BL4)는 하이레벨이고 제 2 제어신호(BL8)는 로우레벨의 신호인 경우에는, 신호(CLKD_BL4_8)는 항상 하이레벨이 되므로 제 3 및 제 4 래치부(313, 314)는 모두 정상동작 되지 않는다. 따라서, 이 경우 출력 인에이블 신호 생성회로는 상기 제 2 실시예에서 스위치(SW1)과 스위치(SW2)가 모두 턴-오프된 경우와 동일한 동작을 하며, 버스트 길이 4인 소자(DDR SDRAM 소자인 경우이며, 일반 SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 적합한 출력 인에이블 신호를 생성한다.
마지막으로, 만약 제 1 제어신호(BL4)와 제 2 제어신호(BL8) 모두 하이레벨의 신호인 경우에는, 제 1 내지 제 4 래치부(311~314)는 모두 정상동작한다. 따라서, 이 경우 출력 인에이블 신호 생성회로는 상기 제 2 실시예에서 스위치(SW0), 스위치(SW1) 및 스위치(SW2)가 모두 턴-온된 경우와 동일한 동작을 하며, 버스트 길이 8인 소자(DDR SDRAM 소자인 경우이며, 일반 SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 적합한 출력 인에이블 신호를 생성한다.
제 1 및 제 2 실시예에서와 마찬가지로, 제 3 실시예에서도 외부클럭(EXT CLK)을 소정시간 지연시킨 지연신호(CLKD)를 기준으로 하여 출력인에이블 신호(OE)를 생성하므로, 주파수 환경이 고주파화 되어 간다 하더라도 출력 인에이블 신호(OE)의 인에이블 구간 또한 주파수에 비례하여 감소하기 때문에 버스트 길이에 적합한 정상적인 데이터량만이 출력되며, 종래 버스트 신호(YBURST)와 외부클럭(EXT CLK) 간의 미스매치(mismatch)에 따른 데이터 출력 오류는 발생하지 않는다.
상기 제 1 내지 제 3 실시예에서는 버스트 길이가 2 내지 8인 경우(DDR SDRAM 소자인 경우이며, SDRAM 소자 등 타소자인 경우에는 버스트 길이가 다를 수도 있음)에 사용되는 출력인에이블 신호 생성회로에 대하여 주로 설명하였으나, 버스트 길이에 따라 래치부의 개수를 추가하는 한편 그에 따른 논리회로를 추가함으로써 그 적용범위를 확대시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 출력 인에이블 신호 생성회로는 외부 클럭 신호를 기준으로 플립플롭 등을 이용하여 버스트 길이를 조절함으로써, 고주파수 환경 및 저전압 외부전원 구동환경 하에서도 반도체 장치로부터 출력되는 데이터에 오류가 발생하는 것을 방지할 수 있고 반도체 장치의 동작 특성을 안정화시킬 수 있다.

Claims (22)

  1. 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와;
    외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
    상기 출력 인에이블 신호 생성부는
    상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와;
    상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와;
    임의의 제 k 래치부가 상기 지연부로부터의 신호와 제 k-1 래치부로부터의 신호를 입력받되, 상기 제 k 래치부는 상기 지연부로부터의 신호가 인에이블될 때 상기 제 k-1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 내지 제 2n 래치부(2≤k≤2n, n은 임의의 자연수)와;
    상기 제 1 내지 제 2n 래치부 중 제 m-1 래치부와 제 m 래치부로부터의 신호를 논리연산하여 출력하는 제 1 내지 제 n 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로(m은 임의의 양의 짝수).
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 2n 래치부의 각각은 플립플롭(flip-flop)을 포함하는 출력 인에이블 신호 생성회로.
  3. 제 1항에 있어서,
    상기 제 1 내지 제 n 논리부의 각각은 노어게이트(NOR gate)인 출력 인에이블 신호 생성회로.
  4. 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와;
    외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
    상기 출력 인에이블 신호 생성부는
    상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와;
    상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태를 소정시간 래치시켜 출력하는 래치부를 포함하는 출력 인에이블 신호 생성회로.
  5. 제 4 항에 있어서,
    상기 래치부는 플립플롭을 포함하는 출력 인에이블 신호 생성회로.
  6. 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와;
    외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
    상기 출력 인에이블 신호 생성부는
    상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와;
    상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와;
    상기 지연부로부터의 신호와 상기 제 1 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부와;
    상기 제 1 및 제 2 래치부로부터의 신호를 논리연산하여 출력하는 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로.
  7. 제 6항에 있어서,
    상기 제 2 래치부와 상기 논리부 간을 온/오프시키는 스위치를 더 포함하는 출력 인에이블 신호 생성회로.
  8. 제 6항에 있어서,
    상기 제 1 및 제 2 래치부의 각각은 플립플롭을 포함하는 출력 인에이블 신호 생성회로.
  9. 제 6항에 있어서,
    상기 논리부는 노어게이트와 반전버퍼를 포함하는 출력 인에이블 신호 생성회로.
  10. 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와;
    외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
    상기 출력 인에이블 신호 생성부는
    상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와;
    상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와;
    상기 지연부로부터의 신호와 상기 제 1 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부와;
    상기 지연부로부터의 신호와 상기 제 2 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 2 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 3 래치부와;
    상기 지연부로부터의 신호와 상기 제 3 래치부로부터의 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 제 3 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 4 래치부와;
    상기 제 1 및 제 2 래치부로부터의 신호를 논리연산하여 출력하는 제 1 논리부와;
    상기 제 3 및 제 4 래치부로부터의 신호를 논리연산하여 출력하는 제 2 논리부와;
    상기 제 1 논리부와 제 2 논리부로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하여 구성되는 출력 인에이블 신호 생성회로.
  11. 제 10 항에 있어서,
    상기 제 3 래치부와 상기 제 2 논리부 간을 온/오프시키는 제 1 스위치와, 상기 제 4 래치부와 상기 제 2 논리부 간을 온/오프시키는 제 2 스위치를 더 포함하는 출력 인에이블 신호 생성회로.
  12. 제 11 항에 있어서,
    상기 제 2 래치부와 상기 제 1 논리부 간을 온/오프시키는 제 3 스위치를 더 포함하는 출력 인에이블 신호 생성회로.
  13. 제 10항에 있어서,
    상기 제 1 내지 제 4 래치부의 각각은 플립플롭을 포함하는 출력 인에이블 신호 생성회로.
  14. 제 10항에 있어서,
    상기 제 1 및 제 2 논리부는 노어게이트인 출력 인에이블 신호 생성회로.
  15. 제 14항에 있어서,
    상기 제 3 논리부는 낸드게이트(NAND gate)인 출력 인에이블 신호 생성회로.
  16. 소정 제어신호의 입력에 응답하여 리드 명령신호를 생성하는 리드 명령신호 생성부와;
    외부 클럭신호와 상기 리드 명령신호를 입력받아 출력 인에이블신호를 생성하는 출력 인에이블 신호 생성부를 포함하여 구성되되,
    상기 출력 인에이블 신호 생성부는
    상기 외부 클럭신호를 소정시간 지연시켜 출력하는 지연부와;
    상기 지연부로부터의 신호와 상기 리드명령 신호를 입력받되, 상기 지연부로부터의 신호가 인에이블될 때 상기 리드 명령신호의 상태 정보를 소정시간 래치시켜 출력하는 제 1 래치부와;
    제 1 버스트 길이 소자임을 나타내는 제 1 제어신호와 제 2 버스트 길이 소자임을 나타내는 제 2 제어신호를 논리연산하여 출력하는 제 1 논리부와;
    상기 지연부로부터의 신호의 반전신호와 상기 제 1 논리부로부터의 신호를 논리연산하여 출력하는 제 2 논리부와;
    상기 제 2 논리부로부터의 신호와 상기 제 1 래치부로부터의 신호를 입력받 되, 상기 제 2 논리부로부터의 신호가 인에이블될 때 상기 제 1 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 2 래치부와;
    상기 지연부로부터의 신호의 반전신호와 상기 제 2 제어신호를 논리연산하여 출력하는 제 3 논리부와;
    상기 제 3 논리부로부터의 신호와 상기 제 2 래치부로부터의 신호를 입력받되, 상기 제 3 논리부로부터의 신호가 인에이블될 때 상기 제 2 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 3 래치부와;
    상기 제 3 논리부로부터의 신호와 상기 제 3 래치부로부터의 신호를 입력받되, 상기 제 3 논리부로부터의 신호가 인에이블될 때 상기 제 3 래치부로부터의 신호의 상태 정보를 소정시간 래치시켜 출력하는 제 4 래치부를 포함하여 구성되는 출력 인에이블 신호 생성회로.
  17. 제 16항에 있어서,
    상기 제 1 및 제 2 래치부로부터의 신호를 논리연산하여 출력하는 제 4 논리부와;
    상기 제 3 및 제 4 래치부로부터의 신호를 논리연산하여 출력하는 제 5 논리부와;
    상기 제 4 논리부와 제 5 논리부로부터의 신호를 논리연산하여 출력하는 제 6 논리부를 더 포함하는 출력 인에이블 신호 생성회로.
  18. 제 17항에 있어서,
    상기 제 4 논리부와 제 5 논리부는 노어게이트이고, 제 6 논리부는 낸드게이트인 출력 인에이블 신호 생성회로.
  19. 제 16항에 있어서,
    상기 제 1 내지 제 4 래치부의 각각은 플립플롭을 포함하는 출력 인에이블 신호 생성회로.
  20. 제 16항에 있어서,
    상기 1 논리부는 노어게이트와 반전버퍼를 포함하는 출력 인에이블 신호 생성회로.
  21. 제 16항에 있어서,
    상기 제 2 논리부와 제 3 논리부는 낸드게이트인 출력 인에이블 신호 생성회로.
  22. 제 16항에 있어서,
    상기 출력 인에이블 신호 생성회로는 DDR SDRAM 소자에 사용되고,
    상기 제 1 버스트 길이는 버스트 길이 4이며, 상기 제 2 버트스 길이는 버스트 길이 8인 출력 인에이블 신호 생성회로.
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