KR100911200B1 - 반도체 메모리 장치의 리드 명령 생성 회로 - Google Patents

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Abstract

본 발명은 외부 명령 신호에 응답하여 인에이블 신호 및 제어 신호를 생성하는 외부 신호 판별부, 상기 인에이블 신호가 인에이블되면 버스트 랭스 신호와 클럭에 응답하여 내부 명령을 생성하는 명령 생성부, 및 상기 제어 신호에 응답하여 상기 내부 명령을 리드 명령 또는 스누핑 리드 명령으로 선택적으로 출력하는 제어부를 포함한다.
외부 명령 신호, 리드 명령, 스누핑 리드 명령

Description

반도체 메모리 장치의 리드 명령 생성 회로{Circuit for Generating Read Command of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리드 명령 생성 회로에 관한 것이다.
반도체 메모리 장치는 리드 동작을 수행하지 않을 때 외부와의 임피던스 매칭 동작(이하, ODT(On-Die Termination) 동작)을 수행하며, 리드 동작을 수행할 때는 ODT 동작을 수행하지 않도록 구성된다.
반도체 메모리 장치 즉, 디램(DRAM)을 복수개 사용하는 반도체 시스템에서는 선택되어진 디램만이 리드 동작을 수행하게 된다. 선택되어진 디램이 리드 동작을 수행하는 동안 선택되지 않은 디램은 ODT 동작 수행을 중지하여야 한다. 이때, 선택되지 않은 디램의 ODT 동작을 중지시키는 명령이 스누핑(snooping) 리드 명령이다.
반도체 메모리 장치의 일반적인 리드 명령 생성 회로는 도 1에 도시된 바와 같이, 명령 디코더(10), 리드 명령 생성부(20), 및 스누핑 리드 명령 생성부(30)를 포함한다.
상기 명령 디코더(10)는 외부 명령 신호(CSB, RASB, CASB, WEB)들의 조합에 따라 리드 펄스(RDP) 또는 스누핑 펄스(SNPP)를 생성한다. 예를 들어, 상기 리드 펄스(RDP)는 CSB가 로우 레벨, RASB가 하이 레벨, CASB가 로우 레벨, WEB가 하이 레벨일 때 생성된다. 또한 상기 스누핑 펄스(SNPP)는 CSB가 하이 레벨, RASB가 하이 레벨, CASB가 로우 레벨, WEB가 하이 레벨일 때 생성된다.
상기 리드 명령 생성부(20)는 상기 리드 펄스(RDP)가 생성되면 버스트 랭스 신호(BL)와 클럭(CLK)에 응답하여 리드 명령(Rd_cmd)을 생성한다.
상기 스누핑 리드 명령 생성부(30)는 상기 스누핑 펄스(SNPP)가 생성되면 상기 버스트 랭스 신호(BL)와 상기 클럭(CLK)에 응답하여 스누핑 리드 명령(Snp_cmd)을 생성한다.
상기 리드 명령 생성부(20)와 상기 스누핑 리드 명령 생성부(30)는 회로의 로직 구성이 동일하다. 다만 상기 리드 명령 생성부(20)에는 상기 리드 펄스(RDP)가 입력되고, 상기 스누핑 리드 명령 생성부(30)에는 상기 스누핑 펄스(SNPP)가 입력되는 것만이 다르다. 따라서 상기 리드 명령 생성부(20)의 회로만을 설명함으로써 상기 스누핑 리드 명령 생성부(30)의 회로 설명을 대신하고자 한다.
상기 리드 명령 생성부(20)는 도 2에 도시된 바와 같이, 명령 인에이블부(21), 및 명령 디스에이블부(22)를 포함한다.
상기 명령 인에이블부(21)는 상기 리드 펄스(RDP)가 입력되면 상기 리드 명령(Rd_cmd)을 인에이블시키고, 상기 명령 디스에이블부(22)를 동작시키는 카운팅 스타트 신호(cntrst)를 인에이블시킨다. 또한, 상기 명령 디스에이블부(22)의 출력 신호인 감지 신호(det)가 인에이블되면 상기 리드 명령(Rd_cmd)을 디스에이블시킨다.
상기 명령 디스에이블부(22)는 상기 버스트 랭스(BL)와 상기 클럭(CLK)에 응답하여 상기 감지 신호(det)를 생성한다. 예를 들어, 상기 버스트 랭스 신호(BL)가 하이 레벨이면 상기 명령 디스에이블부(22)는 상기 카운팅 스타트 신호(cntrst)가 인에이블된 시점부터 상기 클럭(CLK)의 2주기가 지나면 상기 감지 신호(det)를 인에이블시킨다. 또한 상기 버스트 랭스 신호(BL)가 로우 레벨이면 상기 명령 디스에이블부(22)는 상기 카운팅 스타트 신호(cntrst)가 인에이블된 시점부터 상기 클럭(CLK)의 4주기가 지나면 상기 감지 신호(det)를 인에이블시킨다.
이와 같이 구성된 일반적인 리드 명령 생성 회로는 동일한 회로 구성을 가지고, 회로의 면적이 큰 리드 명령 생성부(20)와 스누핑 리드 명령 생성부(30)를 구비함으로 면적이 커질 수 밖에 없다. 따라서 소형의 반도체 메모리 장치를 설계함에 있어서 리드 명령 생성 회로의 크기는 문제점으로 작용한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 종래의 리드 명령 생성 회로와 동일한 동작을 수행하지만 그 면적이 작은 반도체 메모리 장치의 리드 명령 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리드 명령 생성 회로는 외부 명령 신호에 응답하여 인에이블 신호 및 제어 신호를 생성하는 외부 신호 판별부, 상기 인에이블 신호가 인에이블되면 버스트 랭스 신호와 클럭에 응답하여 내부 명령을 생성하는 명령 생성부, 및 상기 제어 신호에 응답하여 상기 내부 명령을 리드 명령 또는 스누핑 리드 명령으로 선택적으로 출력하는 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 리드 명령 생성 회로는 종래의 리드 명령 생성 회로에 비해 그 면적이 작아 반도체 메모리 장치의 면적 효율을 높이는 효과가 있을 뿐만 아니라 소형의 반도체 메모리 장치를 설계함에 있어서 이점으로 작용한다.
본 발명에 따른 반도체 메모리 장치의 리드 명령 생성 회로는 도 3에 도시된 바와 같이, 외부 신호 판별부(100), 명령 생성부(200), 및 제어부(300)를 포함한다.
상기 외부 신호 판별부(100)는 반도체 메모리 장치의 외부에서 입력되는 외부 명령 신호(CSB, RASB, CASB, WEB)에 응답하여 인에이블 신호(Rd_snpp), 및 제어 신호(ctrl)를 생성한다. 이때, 상기 외부 명령 신호(CSB, RASB, CASB, WEB)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)를 포함하며, 상기 외부 명령 신호(CSB, RASB, CASB, WEB)는 로우 레벨일 경우 활성화되는 신호이다.
상기 외부 신호 판별부(100)는 상기 칩 선택 신호(CSB)의 레벨과는 무관하게 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 상기 인에이블 신호(Rd_snpp)를 인에이블시킨다.
또한 상기 외부 신호 판별부(100)는 상기 인에이블 신호(Rd_snpp)가 인에이블될 경우 상기 칩 선택 신호(CSB)가 로우 레벨이면 상기 제어 신호(ctrl)를 인에이블시키고, 상기 칩 선택 신호(CSB)가 하이 레벨이면 상기 제어 신호(ctrl)를 디스에이블시킨다.
상기 외부 신호 판별부(100)는 도 4에 도시된 바와 같이, 리드 펄스 생성부(110), 스누핑 펄스 생성부(120), 인에이블 신호 생성부(130), 및 제어 신호 생성부(140)를 포함한다.
상기 리드 펄스 생성부(110)는 상기 칩 선택 신호(CSB)가 로우 레벨, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 상기 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 리드 펄스(RDPb)를 생성한다.
상기 리드 펄스 생성부(110)는 제 1 및 제 2 인버터(IV11, IV12), 제 1 및 제 2 노어 게이트(NOR11, NOR12), 및 제 1 낸드 게이트(ND11)를 포함한다. 상기 제 1 인버터(IV11)는 상기 로우 어드레스 스트로브 신호(RASB)를 입력 받는다. 상기 라이트 인에이블 신호(WEB)는 상기 라이트 인에이블 신호(WEB)를 입력 받는다. 상기 제 1 노어 게이트(NOR11)는 상기 칩 선택 신호(CSB)와 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 2 노어 게이트(NOR12)는 상기 컬럼 어드레스 스트로브 신호(CSB)와 상기 제 2 인버터(IV12)의 출력 신호를 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 제 1 노어 게이트(NOR11)와 상기 제 2 노어 게이트(NOR12)의 출력 신호를 입력 받아 상기 리드 펄스(RDPb)를 생성한다.
상기 스누핑 펄스 생성부(120)는 상기 칩 선택 신호(CSB)가 하이 레벨, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨, 상기 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 스누핑 펄스(SNPPb)를 생성한다.
상기 스누핑 펄스 생성부(120)는 제 3 내지 제 5 인버터(IV13, IV14, IV15), 제 3 및 제4 노어 게이트(NOR13, NOR14), 및 제 2 낸드 게이트(ND12)를 포함한다. 상기 제 3 인버터(IV13)는 상기 칩 선택 신호(CSB)를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 로우 어드레스 스트로브 신호(RASB)를 입력 받는다. 상기 제 5 인버터(IV15)는 상기 라이트 인에이블 신호(WEB)를 입력 받는다. 상기 제 3 노어 게이트(NOR13)는 상기 제 3 및 제 4 인버터(IV13, IV14)의 출력 신호를 입력 받는다. 상기 제 4 노어 게이트(NOR14)는 상기 컬럼 어드레스 스트로브 신호(CASB)와 상기 제 5 인버터(IV15)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 제 3 및 제 4 노어 게이트(NOR13, NOR14)를 입력 받아 상기 스누핑 펄스(SNPPb)를 생성한다.
상기 인에이블 신호 생성부(130)는 로우 레벨로 인에이블된 상기 리드 펄스(RDPb) 또는 상기 스누핑 펄스(SNPPb) 중 어느 하나라도 입력되면 하이 레벨로 인에이블되는 인에이블 신호(Rd_snpp)를 생성한다.
상기 인에이블 신호 생성부(130)는 제 3 낸드 게이트(ND13)를 포함한다. 상기 제 3 낸드 게이트(ND13)는 상기 리드 펄스(RDPb)와 상기 스누핑 펄스(SNPPb)를 입력 받아 상기 인에이블 신호(Rd_snpp)를 생성한다.
상기 제어 신호 생성부(140)는 상기 리드 펄스(RDPb)와 상기 스누핑 펄스(SNPPb) 중 상기 리드 펄스(RDPb)만 생성되면 상기 제어 신호(ctrl)를 하이 레벨로 인에이블시키고, 상기 스누핑 펄스(SNPPb)만 생성되면 상기 제어 신호(ctrl)를 로우 레벨로 디스에이블시킨다.
상기 제어 신호 생성부(140)는 제 6 내지 제 9 인버터(IV16, IV17, IV18, IV19), 및 제 1 및 제 2 트랜지스터(P11, N11)를 포함한다. 상기 제 6 인버터(IV16)는 상기 스누핑 펄스(SNPPb)를 입력 받는다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 리드 펄스(RDPb)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 제 6 인버터(IV16)의 출력 신호를 입력 받고 드레인에 상기 제 1 트랜지스터(N11)의 드레인이 연결되며 소오스에 접 지단(VSS)이 연결된다. 상기 제 7 인버터(IV17)는 입력단에 상기 제 1트랜지스터(P11)와 상기 제 2 트랜지스터(N11)가 연결된 노드가 연결된다. 상기 제 8 트랜지스터(IV18)는 입력단에 상기 제 7 인버터(IV17)의 출력단이 연결되고 출력단에 상기 제 7 인버터(IV17)의 입력단이 연결된다. 상기 제 9 인버터(IV19)는 상기 제 7 인버터(IV17)의 출력 신호를 입력 받아 상기 제어 신호(ctrl)를 출력한다.
도 3에 도시된 상기 명령 생성부(200)는 상기 인에이블 신호(Rd_snpp)가 인에이블되면 버스트 랭스 신호(BL)와 클럭(CLK)에 응답하여 상기 내부 명령(cmd)을 생성한다. 이때, 상기 버스트 랭스 신호(BL)는 하이 레벨이면 반도체 메모리 장치가 버스트 랭스 4 모드로 동작하고, 상기 버스트 랭스 신호(BL)가 로우 레벨이면 반도체 메모리 장치는 버스트 랭스 8 모드로 동작하도록 구성된 것을 예로 한다.
상기 명령 생성부(200)는 상기 인에이블 신호(Rd_snpp)가 인에이블되고 상기 버스트 랭스 신호(BL)가 하이 레벨이면 상기 내부 명령(cmd)을 상기 인에이블 신호(Rd_snpp)가 인에이블될 때 인에이블시키고, 상기 클럭(CLK)의 2주기동안 상기 내부 명령(cmd)의 인에이블 상태를 유지하도록 한다. 즉, 상기 내부 명령(cmd)은 상기 인에이블 신호(Rd_snpp)가 인에이블되면 인에이블되고, 상기 인에이블 신호(Rd_snpp)가 인에이블된 시점부터 상기 클럭(CLK)의 2주기가 지나면 디스에이블된다.
또한 상기 명령 생성부(200)는 상기 인에이블 신호(Rd_snpp)가 인에이블되고 상기 버스트 랭스 신호(BL)가 로우 레벨이면 상기 내부 명령(cmd)을 상기 인에이블 신호(Rd_snpp)가 인에이블될 때 인에이블시키고, 상기 클럭(CLK)의 4주기동안 상기 내부 명령(cmd)의 인에이블 상태를 유지하도록 한다. 즉, 상기 내부 명령은 상기 인에이블 신호(Rd_snpp)가 인에이블되면 인에이블되고, 상기 인에이블 신호(Rd_snpp)가 인에이블된 시점부터 상기 클럭(CLK)의 4주기가 지나면 디스에이블된다. 이와 같은 동작을 하는 상기 명령 생성부(200)는 도 2와 같이 구성될 수 있으며, 도 2의 리드 펄스(RDP) 대신 상기 인에이블 신호(Rd_snpp)가 입력되는 것만 다르다.
도 3에 도시된 상기 제어부(300)는 상기 내부 명령(cmd)을 상기 제어 신호(ctrl)의 인에이블 여부에 따라 상기 리드 명령(Rd_cmd)으로 또는 상기 스누핑 리드 명령(Snp_cmd)으로 선택적으로 출력한다.
상기 제어부(300)는 도 5에 도시된 바와 같이, 리드 명령 출력부(310), 및 스누핑 리드 명령 출력부(320)를 포함한다.
상기 리드 명령 출력부(310)는 상기 내부 명령(cmd)이 입력되고 상기 제어 신호(ctrl)가 하이 레벨로 인에이블되면 상기 내부 명령(cmd)을 상기 리드 명령(Rd_cmd)으로서 출력한다.
상기 리드 명령 출력부(310)는 제 4 낸드 게이트(ND21), 및 제 7 인버터(IV21)를 포함한다. 상기 제 4 낸드 게이트(ND21)는 상기 내부 명령(cmd)와 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 7 인버터(IV21)는 상기 제 4 낸드 게이트(ND21)의 출력 신호를 입력 받아 상기 리드 명령(Rd_cmd)을 출력한다.
상기 스누핑 리드 명령 출력부(320)는 상기 내부 명령(cmd)이 입력되고 상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되면 상기 내부 명령(cmd)을 상기 스누 핑 리드 명령(Snp_cmd)으로서 출력한다.
상기 스누핑 리드 명령 출력부(320)는 제 8 및 제 9 인버터(IV22, IV23), 및 상기 제 5 낸드 게이트(ND22)를 포함한다. 상기 제 8 인버터(IV22)는 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 5 낸드 게이트(ND22)는 상기 내부 명령(cmd)과 상기 제 8 인버터(IV22)의 출력 신호를 입력 받는다. 상기 제 9 인버터(IV23)는 상기 제 5 낸드 게이트(ND22)의 출력 신호를 입력 받아 상기 스누핑 리드 명령(Snp_cmd)을 출력한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 리드 명령 생성 회로의 동작을 도 6을 참조하여 설명하면 다음과 같다. 이때, 버스트 랭스 신호(BL)가 하이 레벨일 경우(반도체 메모리 장치가 버스트 랭스 4 모드로 동작할 경우)를 예로 하여 설명한다.
칩 선택 신호(CSB)가 로우 레벨이고 로우 어드레스 스트로브 신호(RASB)가 하이 레벨이며, 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨이고, 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 리드 펄스(RDPb)가 로우 레벨로 인에이블된다.
상기 리드 펄스(RDPb)가 로우 레벨로 인에이블되면 인에이블 신호(Rd_snpp)가 하이 레벨로 인에이블되며, 상기 인에이블 신호(Rd_snpp)가 인에이블될 때 상기 칩 선택 신호(CSB)가 로우 레벨이므로 제어 신호(ctrl)는 하이 레벨로 인에이블된다.
상기 인에이블 신호(Rd_snpp)가 하이 레벨로 인에이블되면 내부 명령(cmd)이 하이 레벨로 인에이블되고, 그 이후 클럭(CLK)의 2주기가 지나면 상기 내부 명 령(cmd)이 로우 레벨로 디스에이블된다.
상기 제어 신호(ctrl)가 하이 레벨로 인에이블되었기 때문에 상기 내부 명령(cmd)은 리드 명령(Rd_cmd)으로서 출력된다.
상기 칩 선택 신호(CSB)가 하이 레벨이고, 상기 로우 어드레스 스트로브 신호(RASB)가 하이 레벨이며, 상기 컬럼 어드레스 스트로브 신호(CASB)가 로우 레벨이고, 상기 라이트 인에이블 신호(WEB)가 하이 레벨일 경우 스누핑 펄스(SNPPb)가 로우 레벨로 인에이블된다.
상기 스누핑 펄스(SNPPb)가 로우 레벨로 인에이블되면 상기 인에이블 신호(Rd_snpp)가 하이 레벨로 인에이블되며, 상기 인에이블 신호(Rd_snpp)가 인에이블될 때 상기 칩 선택 신호(CSB)가 하이 레벨이므로 상기 제어 신호(ctrl)는 로우 레벨로 디스에이블된다.
상기 인에이블 신호(Rd_snpp)가 하이 레벨로 인에이블되면 상기 내부 명령(cmd)이 하이 레벨로 인에이블되고, 그 이후 클럭(CLK)의 2주기가 지나면 상기 내부 명령(cmd)이 로우 레벨로 디스에이블된다.
상기 제어 신호(ctrl)가 로우 레벨로 디스에이블되었기 때문에 상기 내부 명령(cmd)은 스누핑 리드 명령(Snp_cmd)으로서 출력된다.
이와 같이 동작하는 본 발명에 따른 반도체 메모리 장치의 리드 명령 생성 회로는 도 1에 도시된 종래의 리드 명령 생성 회로보다 그 면적이 작다.
이유는 도 1에 도시된 리드 명령 생성부(20)와 상기 스누핑 리드 명령 생성부(30) 각각은 도 2에 도시된 바와 같이 4개의 낸드 게이트, 9개의 인버터, 6개의 트랜지스터, 4개의 플립 플롭 및 1개의 익스클루시브 노어 게이트를 포함한다. 반면, 본 발명에 따른 반도체 메모리 장치의 리드 명령 생성 회로는 도 3에 도시된 명령 생성부(200)가 종래의 리드 명령 생성부(20)의 회로와 동일하게 구성되지만 제어부(300)는 2개의 낸드 게이트(ND21, ND22)와 3개의 인버터(IV21, IV22, IV23)만으로 구성된다. 따라서 본 발명의 반도체 메모리 장치의 리드 명령 생성 회로는 종래의 리드 명령 생성 회로보다 면적이 작아 반도체 메모리 장치의 면적 효율을 높이며, 소형의 반도체 메모리 장치를 설계할 때도 종래보다 유리하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 리드 명령 생성 회로의 블록도,
도 2는 도 1의 리드 명령 생성부의 상세 회로도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 명령 생성 회로의 블록도,
도 4는 도 3의 외부 신호 판별부의 상세 회로도,
도 5는 도 3의 제어부의 상세 회로도,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 명령 생성 회로의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 외부 신호 판별부 200: 명령 생성부
300: 제어부

Claims (6)

  1. 외부 명령 신호에 응답하여 인에이블 신호 및 제어 신호를 생성하는 외부 신호 판별부;
    상기 인에이블 신호가 인에이블되면 버스트 랭스 신호와 클럭에 응답하여 내부 명령을 생성하는 명령 생성부; 및
    상기 제어 신호에 응답하여 상기 내부 명령을 리드 명령 또는 스누핑 리드 명령으로 선택적으로 출력하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 명령 생성 회로.
  2. 제 1 항에 있어서,
    상기 외부 명령 신호는 칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호를 포함하며,
    상기 외부 신호 판별부는
    상기 칩 선택 신호의 활성화 여부와는 무관하게 상기 로우 어드레스 스트로브 신호가 비활성화되고, 컬럼 어드레스 스트로브 신호가 활성화되며, 상기 라이트 인에이블 신호가 비활성화될 경우 인에이블된 상기 인에이블 신호를 생성하며, 상기 인에이블 신호가 인에이블될 경우 상기 칩 선택 신호의 활성화 여부에 따라 상기 제어 신호의 인에이블 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치의 리드 명령 생성 회로.
  3. 제 2 항에 있어서,
    상기 외부 신호 판별부는
    상기 칩 선택 신호가 로우 레벨, 상기 로우 어드레스 스트로브 신호가 하이 레벨, 컬럼 어드레스 스트로브 신호가 로우 레벨, 상기 라이트 인에이블 신호가 하이 레벨일 경우 리드 펄스를 생성하는 리드 펄스 생성부,
    상기 칩 선택 신호가 하이 레벨, 상기 로우 어드레스 스트로브 신호가 하이 레벨, 컬럼 어드레스 스트로브 신호가 로우 레벨, 상기 라이트 인에이블 신호가 하이 레벨일 경우 스누핑 펄스를 생성하는 스누핑 펄스 생성부,
    상기 리드 펄스 또는 상기 스누핑 펄스 중 어느 하나라도 생성되면 상기 인에이블 신호를 생성하는 인에이블 신호 생성부, 및
    상기 리드 펄스 또는 상기 스누핑 펄스 중 상기 리드 펄스만이 생성되면 상기 제어 신호를 인에이블 시키고, 상기 스누핑 펄스만이 생성되면 상기 제어 신호를 디스에이블시키는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 명령 생성 회로.
  4. 제 1 항에 있어서,
    상기 명령 생성부는
    상기 인에이블 신호가 인에이블되면 상기 명령 신호를 인에이블시키고 상기 버스트 랭스 신호의 인에이블 여부에 따라 상기 명령 신호가 인에이블된 시점부터 상기 클럭의 2주기 또는 상기 클럭의 4주기가 지나면 상기 명령 신호를 디스에이블 시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 리드 명령 생성 회로.
  5. 제 1 항에 있어서,
    상기 제어부는
    상기 제어 신호가 인에이블되면 상기 내부 명령을 상기 리드 명령으로서 출력하고, 상기 제어 신호가 디스에이블되면 상기 내부 명령을 상기 스누핑 리드 명령으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리드 명령 생성 회로.
  6. 제 5 항에 있어서,
    상기 제어부는
    상기 제어 신호가 인에이블되면 상기 내부 명령을 상기 리드 명령으로서 출력하는 리드 명령 출력부, 및
    상기 제어 신호가 디스에이블되면 상기 내부 명령을 상기 스누핑 리드 명령으로서 출력하는 스누핑 리드 명령 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리드 명령 생성 회로.
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