KR100646204B1 - 입력 어드레스 제어 회로 - Google Patents

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Abstract

본 발명은 입력 어드레스 제어 회로에 관한 것으로서, 특히, 반도체 메모리 장치에서 뱅크 액티브 이후에 라이트/리드 동작이 곧바로 수행되는 경우, 버스트 모드 동작 전류를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 입력신호를 출력하는 어드레스 버퍼부와, 내부 클럭신호의 활성화시 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부, 및 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 출력신호를 래치한 래치신호와 로오 어드레스 제어신호를 조합한 신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고, 글로벌 어드레스 생성부는 뱅크의 액티브 상태를 나타내는 뱅크 액티브신호를 입력받아 모든 뱅크의 활성화시 로오 어드레스 제어신호를 비활성화시켜 로오 어드레스의 출력 경로를 디스에이블시키도록 한다.
컬럼 어드레스, 로오 어드레스, 뱅크, 액티브, 버퍼

Description

입력 어드레스 제어 회로{Device for controlling input address}
도 1은 종래의 입력 어드레스 제어 회로에 관한 회로도.
도 2는 본 발명에 따른 입력 어드레스 제어 회로에 관한 회로도.
도 3 내지 도 5는 본 발명에 따른 입력 어드레스 제어 회로에 관한 다른 실시예들.
본 발명은 입력 어드레스 제어 회로에 관한 것으로서, 특히, 반도체 메모리 장치에서 입력 버퍼의 전류를 감소시켜 전력 소모를 줄일 수 있도록 하는 기술이다.
도 1은 종래의 입력 어드레스 제어 회로에 관한 회로도이다.
종래의 입력 어드레스 제어 회로는 어드레스 버퍼부(10), 어드레스 래치부(20) 및 글로벌 어드레스 생성부(30)를 구비한다.
어드레스 버퍼부(10)는 PMOS트랜지스터 P1~P4와, NMOS트랜지스터 N1~N5 및 인버터 IV1~IV4를 구비한다. 이러한 구성을 갖는 어드레스 버퍼부(10)는 클럭인에이블 신호 CKEb의 활성화시 입력 어드레스 IN_ADD와 기준전압 VREF을 비교하고, 그 비교 결과에 따른 신호를 버퍼링하여 위상이 서로 반대인 입력신호 IN,INb를 출력한다. 여기서, 입력 어드레스 IN_ADD는 <2:13>에 해당하는 것을 그 예로 설명한다.
그리고, 어드레스 래치부(20)는 PMOS트랜지스터 P5~P9, NMOS트랜지스터 N6~N10 및 인버터 IV5~IV7를 구비한다. 이러한 구성을 갖는 어드레스 래치부(20)는 내부클럭 INT_CLKb의 활성화시 입력신호 IN,INb를 래치하여 위상이 서로 반대인 출력신호 VOUT,VOUTb를 출력한다.
또한, 글로벌 어드레스 생성부(30)는 노아게이트 NOR1,NOR2, 컬럼 어드레스 생성부(31), 인버터 IV8~IV15 및 전송게이트 T1를 구비한다. 여기서, 노아게이트 NOR1,NOR2는 출력신호 VOUT,VOUTb를 래치하여 컬럼 어드레스 생성부(31)와 인버터 IV8에 출력한다. 컬럼 어드레스 생성부(31)는 노아게이트 NOR1의 출력에 따라 컬럼 어드레스 Y_ADD를 생성한다.
그리고, 인버터 IV8~IV10는 노아게이트 NOR2의 출력을 반전 지연한다. 전송게이트 T1는 인버터 IV11에 의해 반전된 로오액티브신호 RP6의 상태에 따라 인버터 IV10의 출력을 선택적으로 제어한다. 여기서, 로오액티브신호 RP6는 액티브 명령이 입력되면 활성화되는 펄스 신호이다. 그리고, IV13,IV14로 구성된 래치는 전송게이트 T1의 출력을 일정시간 래치한다. 인버터 IV15는 인버터 IV13의 출력을 반전하여 로오 어드레스 X_ADD를 출력한다.
그런데, 입력 어드레스 IN_ADD가 <2:13>인 종래의 입력 어드레스 제어 회로는 클럭인에이블 신호 CKEb의 활성화 상태에 따라 어드레스 버퍼부(10)의 활성화 여부를 제어하게 된다. 즉, 클럭인에이블 신호 CKE의 상태가 "로우"인 파워다운 모드(Power Down Mode)나 셀프 리프레쉬 모드(Self Refresh Mode)일 경우에만 어드레스 버퍼부(10)를 디스에이블시키게 된다.
또한, 글로벌 어드레스 생성부(30)는 컬럼 어드레스 Y_ADD 생성 경로와 로오 어드레스 X_ADD 생성 경로로 나누어지게 되는데, 로오 어드레스 X_ADD 경로를 제어하기 위한 신호로 로오액티브신호 RP6 만을 사용하게 된다. 이에 따라, 컬럼 어드레스 Y_ADD의 토글에 따라 몇 개의 인버터 IV8~IV10가 토글하여 불필요한 전류를 소모하게 되는 문제점이 있다.
특히, 로오 어드레스 X_ADD의 경우 모드 레지스터 셋트(Mode Register Set)의 코딩에도 사용되기 때문에 글로벌 어드레스 생성부(30)에 도시된 인버터의 개수보다 실질적인 인버터의 수가 더 많게 된다. 이러한 경우 4 뱅크 액티브 이후에 라이트/리드 동작이 곧바로 수행되는 경우, 버스트 모드 동작 전류(Burst Mode Operating Current)를 나타내는 IDD4R, IDD4W 패턴에서 전력 소모량이 더욱 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 4 뱅크 액티브 동작시 로오 어드레스 경로를 디스에이블시켜 불필요한 전류의 소모를 줄일 수 있도록 하는데 그 목적이 있다.
또한, 4뱅크 액티브 동작시 어드레스 버퍼와 어드레스 래치부를 디스에이블시켜 불필요한 전류의 소모를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 입력 어드레스 제어 회로는, 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부; 내부 클럭신호의 활성화시 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 출력신호를 래치한 래치신호와 로오 어드레스 제어신호를 조합한 신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고, 글로벌 어드레스 생성부는 뱅크의 액티브 상태를 나타내는 뱅크 액티브신호를 입력받아 모든 뱅크의 활성화시 로오 어드레스 제어신호를 비활성화시켜 로오 어드레스의 출력 경로를 디스에이블시키는 로오 어드레스 제어부를 구비함을 특징으로 한다.
그리고, 본 발명은 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부; 내부 클럭신호의 활성화시 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 출력신호를 래치한 래치신호를 지연하여 로오 어드레스를 생성하는 글 로벌 어드레스 생성부를 구비하고, 어드레스 버퍼부는 제 1모드신호의 활성화시 클럭 인에이블 신호를 활성화시키고, 모든 뱅크의 활성화시 로오 어드레스 제어신호에 따라 클럭 인에이블 신호를 비활성화시켜 어드레스 버퍼부를 디스에이블시키는 버퍼 제어부를 구비함을 특징으로 한다.
또한, 본 발명은 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부; 내부 클럭신호의 활성화시 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 출력신호를 래치한 래치신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고, 어드레스 버퍼부는 모든 뱅크의 활성화시 로오 어드레스 제어신호에 따라 클럭 인에이블 신호를 비활성화시켜 어드레스 버퍼부를 디스에이블시키는 버퍼 제어부를 구비함을 특징으로 한다.
또한, 본 발명은 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부; 내부 클럭신호의 활성화시 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 출력신호를 래치한 래치신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고, 어드레스 버퍼부는 제 1모드신호 또는 제 2모드신호의 활성화시 클럭 인에이블 신호를 활성화시키고, 모든 뱅크의 활성화시 로오 어드레스 제어신호에 따라 클럭 인에이블 신호를 비활성화시켜 어드레스 버퍼부를 디 스에이블시키는 버퍼 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 입력 어드레스 제어 회로의 회로도이다.
본 발명은 어드레스 버퍼부(100), 어드레스 래치부(110) 및 글로벌 어드레스 생성부(120)를 구비한다.
어드레스 버퍼부(100)는 PMOS트랜지스터 P1~P4와, NMOS트랜지스터 N1~N5 및 인버터 IV1~IV4를 구비한다. 여기서, PMOS트랜지스터 P1~P4는 전원전압단에 소스 단자가 공통 연결된다. 그리고, PMOS트랜지스터 P1,P2의 공통 드레인 단자는 인버터 IV1와 연결되고, PMOS트랜지스터 P3,P4의 공통 드레인 단자는 PMOS트랜지스터 P2,P3의 게이트 단자와 연결된다.
NMOS트랜지스터 N1는 PMOS트랜지스터 P1,P2와 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자를 통해 입력 어드레스 IN_ADD가 인가된다. 그리고, NMOS트랜지스터 N2는 PMOS트랜지스터 P3,P4와 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자를 통해 기준전압 VREF가 인가된다.
NMOS트랜지스터 N3는 NMOS트랜지스터 N3는 NMOS트랜지스터 N1,N2와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV4에 의해 반전된 클럭인에이블 신호 CKEb가 인가된다. NMOS트랜지스터 N4,N5는 NMOS트랜지스터 N3과 접지전압단 사이에 각각 병렬 연결되어 게이트 단자를 통해 인버터 IV4의 출력이 인가된다. 그리고, 인버터 IV1,IV2는 PMOS트랜지스터 P1,P2의 출력신호를 비반전 지연하여 입 력신호 INb를 출력한다. 인버터 IV3는 인버터 IV2의 출력을 반전하여 입력신호 INb와 반대 위상을 갖는 입력신호 IN를 출력한다.
그리고, 어드레스 래치부(110)는 PMOS트랜지스터 P5~P9, NMOS트랜지스터 N6~N10 및 인버터 IV5~IV7를 구비한다. 여기서, PMOS트랜지스터 P5,P6은 공통 소스 단자가 전원전압단과 연결되고 게이트 단자가 서로 연결된다. PMOS트랜지스터 P7는 PMOS트랜지스터 P5,P6의 드레인 단자 사이에 연결되어 게이트 단자를 통해 인버터 IV7에 의해 반전된 내부클럭 INT_CLKb이 인가된다.
PMOS트랜지스터 P8,P9와 NMOS트랜지스터 N6,N7는 크로스 커플드 구조로 연결된다. 인버터 IV5는 PMOS트랜지스터 P8와 NMOS트랜지스터 N6의 공통 드레인 단자의 신호를 반전하여 출력신호 VOUT를 출력한다. 인버터 IV6는 PMOS트랜지스터 P9와 NMOS트랜지스터 N7의 공통 드레인 단자의 신호를 반전하여 출력신호 VOUT와 반대 위상을 갖는 출력신호 VOUTb를 출력한다. NMOS트랜지스터 N8,N9는 NMOS트랜지스터 N6,N7와 NMOS트랜지스터 N10 사이에 각각 연결되어 게이트 단자를 통해 입력신호 IN,INb가 인가된다. NMOS트랜지스터 N10은 NMOS트랜지스터 N8,N9와 접지전압단 사이에 연결되어 게이트 단자를 통해 IV7에 의해 반전된 내부클럭 INT_CLKb이 인가된다.
또한, 글로벌 어드레스 생성부(120)는 노아게이트 NOR1,NOR2, 컬럼 어드레스 생성부(121), 인버터 IV9~IV15, 전송게이트 T1, 낸드게이트 ND4 및 로오 어드레스 제어부(122)를 구비한다.
여기서, 노아게이트 NOR1,NOR2는 출력신호 VOUT,VOUTb를 래치하여 컬럼 어드 레스 생성부(121)와 낸드게이트 ND4에 출력한다. 컬럼 어드레스 생성부(121)는 노아게이트 NOR1의 출력에 따라 컬럼 어드레스 Y_ADD를 생성한다. 그리고, 낸드게이트 ND4는 노아게이트 NOR2의 출력과 로오 어드레스 제어부(122)의 출력인 로오 어드레스 제어신호 RAS_4Bb을 낸드연산한다. 여기서, 로오 어드레스 제어신호 RAS_4Bb는 4 뱅크의 액티브시 "로우"가 되고, 4 뱅크 중 하나의 뱅크라도 프리차지될 경우 "하이"가 되는 신호이다.
인버터 IV9~IV10는 낸드게이트 ND4의 출력을 비반전 지연한다. 전송게이트 T1는 인버터 IV11에 의해 반전된 로오액티브신호 RP6의 상태에 따라 인버터 IV10의 출력을 선택적으로 제어한다. 여기서, 로오액티브신호 RP6는 액티브 명령이 입력되면 활성화되는 펄스 신호이다. 그리고, IV13,IV14로 구성된 래치는 전송게이트 T1의 출력을 일정시간 래치한다. 인버터 IV15는 인버터 IV13의 출력을 반전하여 로오 어드레스 X_ADD를 출력한다.
또한, 로오 어드레스 제어부(122)는 낸드게이트 ND1~ND3, 지연부 D1, 노아게이트 NOR3, 및 인버터 IV16,IV17를 구비한다. 여기서, 낸드게이트 ND1는 뱅크 액티브신호 RAST12<0>, 뱅크 액티브신호 RAST12<1>를 낸드연산한다. 낸드게이트 ND2는 뱅크 액티브신호 RAST12<2>, 뱅크 액티브신호 RAST12<3>를 낸드연산한다. 여기서, 뱅크 액티브신호 RAST12<0:3>는 4 뱅크 중 각각의 뱅크가 액티브 되면 "하이"가 되고, 프리차지시 "로우"가 되는 신호이다.
또한, 노아게이트 NOR3는 낸드게이트 ND1,ND2의 출력을 노아연산한다. 지연부 D1는 노아게이트 NOR3의 출력을 일정시간 지연한다. 낸드게이트 ND3는 노아게 이트 NOR3의 출력과 지연부 D1의 출력을 낸드연산한다. 인버터 IV16,IV17는 낸드게이트 ND3의 출력을 비반전 지연하여 로오 어드레스 제어신호 RAS_4Bb를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
512M의 DDR(Double Data Rate)에서 로오 어드레스 X_ADD의 경우 <0:13>이 사용된다. 여기서, 로오 어드레스 X_ADD<13>의 경우 X16 모드에서는 사용되지 않고, X4,X8 모드에서만 사용된다. 그리고, 컬럼 어드레스 Y_ADD의 경우 <0:9>, <11>이 사용된다. 여기서, 컬럼 어드레스 Y_ADD<11>의 경우 X4 모드에서만 사용된다. 그리고, 4 뱅크 액티브 모드시에는 로오 어드레스 X_ADD의 경로를 디스에이블 하는 것이 가능하다.
먼저, 도 2의 실시예에서는 어드레스 버퍼부(100)의 입력 어드레스 IN_ADD가 <2:10>에 해당하는 것을 그 실시예로 설명한다. 이에 따라, 어드레스 버퍼부(100)는 클럭인에이블 신호 CKEb의 활성화시 NMOS트랜지스터 N3~N5가 턴온되면, 입력 어드레스 IN_ADD와 기준전압 VREF을 비교하여 출력한다. 그리고, 그 비교 결과에 따른 신호를 인버터 IV1~IV3에 의해 버퍼링하여 위상이 서로 반대인 입력신호 IN,INb를 각각 출력한다.
이후에, 어드레스 래치부(110)는 내부클럭 INT_CLKb의 활성화시 NMOS트랜지스터 N10가 턴온되면, 입력신호 IN,INb를 래치하여 위상이 서로 반대인 출력신호 VOUT,VOUTb를 각각 출력한다.
이어서, 노아게이트 NOR1,NOR2는 출력신호 VOUT,VOUTb를 래치하여 컬럼 어드 레스 생성부(121)와 낸드게이트 ND4에 출력한다. 이에 따라, 컬럼 어드레스 생성부(121)는 노아게이트 NOR1의 출력에 따라 컬럼 어드레스 Y_ADD를 생성한다.
한편, 4 뱅크의 액티브시에는 글로벌 어드레스 생성부(120)에서 로오 어드레스 X_ADD를 제어하는 경로를 디스에이블시킨다. 이를 위해, 낸드게이트 ND1,ND2는 액티브신호 RAST12<0:3>를 낸드연산한다. 노아게이트 NOR3는 낸드게이트 ND1,ND2의 출력을 노아연산하여 지연부 D1에 출력한다.
그리고, 지연부 D1는 노아게이트 NOR3의 출력을 일정시간 지연한다. 이때, 지연부 D1는 4 뱅크 액티브 정보를 포함하는 액티브신호 RAST12<0:3>가 뱅크 액티브 명령의 인가시 활성화되는 로오액티브신호 RP6 보다 빠르게 입력될 경우, 래치된 어드레스의 위상을 변화시킬 수 있기 때문에 일정 지연시간을 주기 위해 사용된다.
이후에, 낸드게이트 ND3, 인버터 IV16,IV17에 따라 로오 어드레스 제어신호 RAS_4Bb가 낸드게이트 ND4에 출력된다. 낸드게이트 ND4는 노아게이트 NOR2의 출력과 로오 어드레스 제어신호 RAS_4Bb을 낸드연산하고, 전송게이트 T1는 로오액티브신호 RP6의 활성화시 인버터 IV10의 출력을 래치 IV13,IV14에 출력하여 로오 어드레스 X_ADD의 경로를 제어하게 된다.
즉, 입력 어드레스 IN_ADD<2:10>는 컬럼 어드레스로 사용되어 진다. 따라서, 본 발명은 4 뱅크의 액티브시 낸드게이트 ND4의 출력을 "로우"로 제어하여 로오 어드레스 X_ADD의 출력 경로를 디스에이블시킴으로써 전류 소모를 줄일 수 있도록 한다. 그리고, 적어도 어느 하나의 뱅크가 프리차지 되면 액티브신호 RAST12<0:3>에 따라 낸드게이트 ND4의 출력을 "하이"로 제어하여 로오 어드레스 X_ADD의 출력 경로를 다시 활성화시키게 된다. 이때, 다음 어드레스가 입력되기 이전까지 RAS 프리차지 시간 tRP이 충분히 확보될 수 있도록 한다.
이에 따라, 입력 어드레스 IN_ADD가 <2:10>일 경우 4 뱅크의 액티브 동작시 컬럼 어드레스 Y_ADD의 토글에 따른 전류 소모를 줄일 수 있게 된다.
도 3은 본 발명에 따른 입력 어드레스 제어 회로의 다른 실시예이다.
본 발명은 어드레스 버퍼부(200), 어드레스 래치부(210) 및 글로벌 어드레스 생성부(220)를 구비한다. 도 3의 실시예에서는 어드레스 버퍼부(200)의 입력 어드레스 IN_ADD가 <11>에 해당하는 것을 그 실시예로 설명한다.
이에 따라, 도 3의 실시예에 따른 어드레스 버퍼부(200)는 종래의 어드레스 버퍼부(10)에 비해 버퍼 제어부(201)를 더 구비한다. 그리고, 도 3의 실시예에 따른 어드레스 래치부(210)는 종래의 어드레스 래치부(20)에 비해 래치 제어부(211)의 구성이 상이하다. 그 이외의 나머지 구성은 도 1과 동일하므로 그 구성 및 동작의 상세한 설명은 생략하기로 한다.
도 3의 실시예에 따른 버퍼 제어부(201)는 인버터 IV18~IV20, 낸드게이트 ND5,ND6를 구비한다. 여기서, 낸드게이트 ND5는 인버터 IV18에 의해 반전된 로오 어드레스 제어신호 RAS_4Bb와, 인버터 IV19에 의해 반전된 모드신호 X4를 낸드연산한다. 낸드게이트 ND6는 낸드게이트 ND5의 출력과 인버터 IV20에 의해 반전된 클럭인에이블 신호 CKEb를 낸드연산한다. 낸드게이트 ND6의 출력은 인버터 IV4와, 어드레스 래치부(210)의 래치 제어부(211)에 출력된다.
그리고, 어드레스 래치부(210)의 래치 제어부(211)는 내부클럭 INT_CLKb과 버퍼 제어부(201)의 낸드게이트 ND6의 출력을 노아연산하는 노아게이트 NOR4를 구비한다.
이러한 구성을 갖는 도 3의 실시예에서 어드레스 버퍼부(200)의 입력 어드레스 IN_ADD가 <11>에 해당할 경우, 입력 어드레스 IN_ADD<11>는 X4 모드에서만 컬럼 어드레스로 사용된다. 따라서, X4 모드에서 모드신호 X4가 활성화될 경우 클럭인에이블 신호 CKEb에 따라 어드레스 버퍼부(200)를 활성화시키고, X4 모드가 아닌 4 뱅크 액티브시에는 어드레스 제어신호 RAS_4Bb에 따라 어드레스 버퍼부(200)를 비활성화시키도록 한다.
또한, 래치 제어부(211)는 X4 모드에서 내부클럭 INT_CLKb에 따라 어드레스 래치부(210)를 활성화시키고, X4 모드가 아닌 4 뱅크 액티브시에는 버퍼 제어부(201)의 출력인 낸드게이트 ND6의 출력에 따라 어드레스 래치부(210)를 비활성화시키도록 한다. 이때, 래치 제어부(211)에서 출력되는 신호와 내부클럭 INT_CLKb은 위상이 반대인 신호이다. 이에 따라, 입력 어드레스 IN_ADD가 <11>일 경우 4 뱅크의 액티브 동작시 어드레스 버퍼부(200)와 어드레스 래치부(210)를 디스에이블시켜 전류 소모를 줄일 수 있게 된다.
도 4는 본 발명에 따른 입력 어드레스 제어 회로의 또 다른 실시예이다.
본 발명은 어드레스 버퍼부(300), 어드레스 래치부(310) 및 글로벌 어드레스 생성부(320)를 구비한다. 도 4의 실시예에서는 어드레스 버퍼부(300)의 입력 어드레스 IN_ADD가 <12>에 해당하는 것을 그 실시예로 설명한다.
이에 따라, 도 4의 실시예에 따른 어드레스 버퍼부(300)는 종래의 어드레스 버퍼부(10)에 비해 버퍼 제어부(301)를 더 구비한다. 그리고, 도 4의 실시예에 따른 어드레스 래치부(310)는 종래의 어드레스 래치부(20)에 비해 래치 제어부(311)의 구성이 상이하다. 그 이외의 나머지 구성은 도 1과 동일하므로 그 구성 및 동작의 상세한 설명은 생략하기로 한다.
도 4의 실시예에 따른 버퍼 제어부(301)는 인버터 IV21와 낸드게이트 ND7를 구비한다. 여기서, 낸드게이트 ND7는 로오 어드레스 제어신호 RAS_4Bb와, 인버터 IV21에 의해 반전된 클럭인에이블 신호 CKEb를 낸드연산한다. 낸드게이트 ND7의 출력은 인버터 IV4와, 어드레스 래치부(310)의 래치 제어부(311)에 출력된다.
그리고, 어드레스 래치부(310)의 래치 제어부(311)는 내부클럭 INT_CLKb과 버퍼 제어부(301)의 낸드게이트 ND7의 출력을 노아연산하는 노아게이트 NOR5를 구비한다.
이러한 구성을 갖는 도 4의 실시예는 4 뱅크가 액티브되지 않을 경우 클럭인에이블 신호 CKEb에 따라 어드레스 버퍼부(300)를 활성화시키고, 4 뱅크 액티브시에는 어드레스 제어신호 RAS_4Bb에 따라 어드레스 버퍼부(300)를 비활성화시키도록 한다.
또한, 래치 제어부(311)는 4 뱅크가 액티브되지 않을 경우 내부클럭 INT_CLKb에 따라 어드레스 래치부(310)를 활성화시키고, 4 뱅크 액티브시에는 버퍼 제어부(301)의 출력인 낸드게이트 ND7의 출력에 따라 어드레스 래치부(310)를 비활성화시키도록 한다. 이때, 버퍼 제어부(301)에서 출력되는 신호와 내부클럭 INT_CLKb은 위상이 반대인 신호이다. 이에 따라, 입력 어드레스 IN_ADD가 <12>일 경우 4 뱅크의 액티브 동작시 어드레스 버퍼부(300)와 어드레스 래치부(310)를 디스에이블시켜 전류 소모를 줄일 수 있게 된다.
도 5는 본 발명에 따른 입력 어드레스 제어 회로의 또 다른 실시예이다.
본 발명은 어드레스 버퍼부(400), 어드레스 래치부(410) 및 글로벌 어드레스 생성부(420)를 구비한다. 도 5의 실시예에서는 어드레스 버퍼부(400)의 입력 어드레스 IN_ADD가 <13>에 해당하는 것을 그 실시예로 설명한다.
이에 따라, 도 5의 실시예에 따른 어드레스 버퍼부(400)는 종래의 어드레스 버퍼부(10)에 비해 버퍼 제어부(401)를 더 구비한다. 그리고, 도 5의 실시예에 따른 어드레스 래치부(410)는 종래의 어드레스 래치부(20)에 비해 래치 제어부(411)의 구성이 상이하다. 그 이외의 나머지 구성은 도 1과 동일하므로 그 구성 및 동작의 상세한 설명은 생략하기로 한다.
도 5의 실시예에 따른 버퍼 제어부(401)는 인버터 IV22,IV23, 노아게이트 NOR6 및 낸드게이트 ND8를 구비한다. 여기서, 노아게이트 NOR6는 모드신호 X4,X8를 노아연산한다. 낸드게이트 ND8는 로오 어드레스 제어신호 RAS_4Bb와, 인버터 IV22에 의해 반전된 클럭인에이블 신호 CKEb 및 인버터 IV23에 의해 반전된 노아게이트 NOR6의 출력을 낸드연산한다. 낸드게이트 ND8의 출력은 인버터 IV4와, 어드레스 래치부(410)의 래치 제어부(411)에 출력된다.
그리고, 어드레스 래치부(410)의 래치 제어부(411)는 내부클럭 INT_CLKb과 버퍼 제어부(401)의 낸드게이트 ND8의 출력을 노아연산하는 노아게이트 NOR6를 구 비한다.
이러한 구성을 갖는 도 5의 실시예에서 어드레스 버퍼부(400)의 입력 어드레스 IN_ADD가 <13>에 해당할 경우, X16 모드에서 어드레스 버퍼부(400)를 디스에이블시키도록 한다.
따라서, X4 모드 또는 X8 모드에서 모드신호 X4 또는 모드신호 X8가 활성화될 경우 클럭인에이블 신호 CKEb에 따라 어드레스 버퍼부(400)를 활성화시키고, X4 모드 또는 X8 모드가 아닌 4 뱅크 액티브시에는 어드레스 제어신호 RAS_4Bb에 따라 어드레스 버퍼부(400)를 비활성화시키도록 한다.
또한, 래치 제어부(411)는 X4 모드 또는 X8 모드에서 내부클럭 INT_CLKb에 따라 어드레스 래치부(410)를 활성화시키고, X4 모드 또는 X8 모드가 아닌 4 뱅크 액티브시에는 버퍼 제어부(401)의 출력인 낸드게이트 ND8의 출력에 따라 어드레스 래치부(410)를 비활성화시키도록 한다. 이때, 래치 제어부(411)에서 출력되는 신호와 내부클럭 INT_CLKb은 위상이 반대인 신호이다. 이에 따라, 입력 어드레스 IN_ADD가 <13>일 경우 4 뱅크의 액티브 동작시 어드레스 버퍼부(400)와 어드레스 래치부(410)를 디스에이블시켜 전류 소모를 줄일 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 4 뱅크 액티브 동작시 로오 어드레스 경로, 어드레스 버퍼 또는 어드레스 래치부를 디스에이블시켜, 4 뱅크 액티브 이후에 라이트/리드 동작이 곧바로 수행되는 경우, 버스트 모드 동작 전류(Burst Mode Operating Current)를 나타내는 IDD4R, IDD4W 패턴에서 전력 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (28)

  1. 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부;
    내부 클럭신호의 활성화시 상기 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및
    상기 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 상기 출력신호를 래치한 래치신호와 로오 어드레스 제어신호를 조합한 신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고,
    상기 글로벌 어드레스 생성부는
    뱅크의 액티브 상태를 나타내는 뱅크 액티브신호를 입력받아 모든 뱅크의 활성화시 상기 로오 어드레스 제어신호를 비활성화시켜 상기 로오 어드레스의 출력 경로를 디스에이블시키는 로오 어드레스 제어부를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  2. 제 1항에 있어서, 상기 뱅크 액티브신호는 각각의 뱅크가 액티브 되면 "하이"가 되고, 상기 각각의 뱅크의 프리차지시 "로우"가 되는 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  3. 제 1항에 있어서, 상기 로오 어드레스 제어신호는 모든 뱅크의 액티브시 "로우"가 되고, 상기 모든 뱅크 중 적어도 어느 하나의 뱅크가 프리차지될 경우 "하이"가 되는 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  4. 제 1항에 있어서, 상기 입력 어드레스는 어드레스 <2:10>에 해당하는 것을 특징으로 하는 입력 어드레스 제어 회로.
  5. 제 1항에 있어서, 상기 글로벌 어드레스 생성부는
    복수개의 뱅크 액티브 신호를 논리연산하는 제 1논리연산부;
    상기 제 1논리연산부의 출력을 일정시간 지연하는 지연부; 및
    상기 제 1논리연산부의 출력과 상기 지연부의 출력을 논리연산하여 상기 로오 어드레스 제어신호를 출력하는 제 2논리연산부를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  6. 제 5항에 있어서, 상기 제 1논리연산부는
    제 1뱅크 액티브신호와 제 2뱅크 액티브신호를 낸드연산하는 제 1낸드게이 트;
    제 3뱅크 액티브신호와 제 4뱅크 액티브신호를 낸드연산하는 제 2낸드게이트; 및
    상기 제 1낸드게이트의 출력과 상기 제 2낸드게이트의 출력을 노아연산하는 노아게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  7. 제 5항에 있어서, 상기 제 2논리연산부는
    상기 제 1논리연산부의 출력과 상기 지연부의 출력을 낸드연산하는 제 3낸드게이트; 및
    상기 제 3낸드게이트의 출력을 비반전 지연하여 상기 로오 어드레스 제어신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  8. 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부;
    내부 클럭신호의 활성화시 상기 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및
    상기 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 상기 출력신호를 래치한 래치신호를 지연하여 로오 어드레스를 생성하는 글 로벌 어드레스 생성부를 구비하고,
    상기 어드레스 버퍼부는
    제 1모드신호의 활성화시 상기 클럭 인에이블 신호를 활성화시키고, 모든 뱅크의 활성화시 로오 어드레스 제어신호에 따라 상기 클럭 인에이블 신호를 비활성화시켜 상기 어드레스 버퍼부를 디스에이블시키는 버퍼 제어부를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  9. 제 8항에 있어서, 상기 로오 어드레스 제어신호는 상기 모든 뱅크의 액티브시 "로우"가 되고, 상기 모든 뱅크 중 적어도 어느 하나의 뱅크가 프리차지될 경우 "하이"가 되는 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  10. 제 8항에 있어서, 상기 제 1모드신호는 X4 모드 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  11. 제 8항에 있어서, 상기 입력 어드레스는 어드레스 <11>에 해당하는 것을 특징으로 하는 입력 어드레스 제어 회로.
  12. 제 8항 또는 제 11항에 있어서, 상기 버퍼 제어부는
    반전된 상기 로오 어드레스 제어신호와 반전된 상기 제 1모드신호를 낸드연산하는 제 1낸드게이트; 및
    상기 제 1낸드게이트의 출력과 반전된 상기 클럭 인에이블 신호를 낸드연산하는 제 2낸드게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  13. 제 8항에 있어서, 상기 어드레스 래치부는
    상기 제 1모드신호의 활성화시 상기 내부클럭을 활성화시키고, 모든 뱅크의 활성화시 상기 버퍼 제어부의 출력에 따라 상기 내부클럭을 비활성화시켜 상기 어드레스 래치부를 디스에이블시키는 래치 제어부를 더 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  14. 제 13항에 있어서, 상기 래치 제어부는 상기 내부클럭과 상기 버퍼 제어부의 출력을 노아연산하는 노아게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  15. 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부;
    내부 클럭신호의 활성화시 상기 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및
    상기 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 상기 출력신호를 래치한 래치신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고,
    상기 어드레스 버퍼부는
    모든 뱅크의 활성화시 로오 어드레스 제어신호에 따라 상기 클럭 인에이블 신호를 비활성화시켜 상기 어드레스 버퍼부를 디스에이블시키는 버퍼 제어부를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  16. 제 15항에 있어서, 상기 로오 어드레스 제어신호는 상기 모든 뱅크의 액티브시 "로우"가 되고, 상기 모든 뱅크 중 적어도 어느 하나의 뱅크가 프리차지될 경우 "하이"가 되는 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  17. 제 15항에 있어서, 상기 입력 어드레스는 어드레스 <12>에 해당하는 것을 특징으로 하는 입력 어드레스 제어 회로.
  18. 제 15항 또는 제 17항에 있어서, 상기 버퍼 제어부는 반전된 상기 클럭 인에이블 신호와 상기 로오 어드레스 제어신호를 낸드연산하는 낸드게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  19. 제 15항에 있어서, 상기 어드레스 래치부는
    상기 모든 뱅크의 활성화시 상기 버퍼 제어부의 출력에 따라 상기 내부클럭을 비활성화시켜 상기 어드레스 래치부를 디스에이블시키는 래치 제어부를 더 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  20. 제 19항에 있어서, 상기 래치 제어부는 상기 내부클럭과 상기 버퍼 제어부의 출력을 노아연산하는 노아게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  21. 클럭 인에이블 신호의 활성화시 입력 어드레스와 기준전압을 비교하여 그 결과에 따른 신호를 버퍼링하여 입력신호를 출력하는 어드레스 버퍼부;
    내부 클럭신호의 활성화시 상기 입력신호를 래치하여 출력신호를 출력하는 어드레스 래치부; 및
    상기 출력신호를 래치하여 컬럼 어드레스를 생성하고, 로오액티브신호의 활성화시 상기 출력신호를 래치한 래치신호를 지연하여 로오 어드레스를 생성하는 글로벌 어드레스 생성부를 구비하고,
    상기 어드레스 버퍼부는
    제 1모드신호 또는 제 2모드신호의 활성화시 상기 클럭 인에이블 신호를 활성화시키고, 모든 뱅크의 활성화시 로오 어드레스 제어신호에 따라 상기 클럭 인에이블 신호를 비활성화시켜 상기 어드레스 버퍼부를 디스에이블시키는 버퍼 제어부를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  22. 제 21항에 있어서, 상기 로오 어드레스 제어신호는 상기 모든 뱅크의 액티브시 "로우"가 되고, 상기 모든 뱅크 중 적어도 어느 하나의 뱅크가 프리차지될 경우 "하이"가 되는 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  23. 제 21항에 있어서, 상기 제 1모드신호는 X4 모드 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  24. 제 21항에 있어서, 상기 제 2모드신호는 X8 모드 신호임을 특징으로 하는 입력 어드레스 제어 회로.
  25. 제 21항에 있어서, 상기 입력 어드레스는 어드레스 <13>에 해당하는 것을 특징으로 하는 입력 어드레스 제어 회로.
  26. 제 21항 또는 제 25항에 있어서, 상기 버퍼 제어부는
    상기 제 1모드신호와 상기 제 2모드신호를 노아연산하는 제 1노아게이트; 및
    상기 로오 어드레스 제어신호와 반전된 상기 클럭 인에이블 신호 및 반전된 상기 제 1노아게이트의 출력신호를 낸드연산하는 낸드게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  27. 제 21항에 있어서, 상기 어드레스 래치부는
    상기 제 1모드신호 또는 제 2모드신호의 활성화시 상기 내부클럭을 활성화시키고, 모든 뱅크의 활성화시 상기 버퍼 제어부의 출력에 따라 상기 내부클럭을 비활성화시켜 상기 어드레스 래치부를 디스에이블시키는 래치 제어부를 더 구비함을 특징으로 하는 입력 어드레스 제어 회로.
  28. 제 27항에 있어서, 상기 래치 제어부는 상기 내부클럭과 상기 버퍼 제어부의 출력을 노아연산하는 제 2노아게이트를 구비함을 특징으로 하는 입력 어드레스 제어 회로.
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