KR20070036598A - 프리차지 제어 장치 - Google Patents

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KR20070036598A
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Abstract

본 발명은 프리차지 제어 장치에 관한 것으로서, 특히, 병렬 테스트 신호에 따라 액티브 신호에 의해 발생되는 글리치를 방지함으로써 칩의 신뢰성을 향상시키고 테스트 시간을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 제 1뱅크의 액티브 정보를 포함하는 제 1카스신호와 프리-오토프리차지신호에 따라 제어신호를 출력하되, 테스트신호의 활성화시 제 1카스신호를 제외한 나머지 복수개의 카스신호의 활성화 여부와 무관하게 제어신호를 비활성화 상태로 유지시키는 프리차지 제어부와, 제 1카스신호의 활성화 상태에 따라 테스모드 제어신호와 라이트/리드신호를 논리조합한 제 1신호를 선택적으로 출력하고, 제 1신호와 제어신호 및 쉬프트 제어신호를 논리조합하여 프리-오토프리차지신호를 출력하는 제어신호 발생부, 및 프리-오토프리차지신호를 래치한 신호와 입력신호를 논리조합하여 프리차지 신호를 생성하는 프리차지신호 발생부를 포함한다.
병렬, 테스트, 오토, 프리차지, 뱅크

Description

프리차지 제어 장치{Device for controlling precharge}
도 1은 종래의 프리차지 제어 장치에 관한 회로도.
도 2는 도 1의 프리차지 제어 장치의 노말 동작시 동작 파형도.
도 3은 도 1의 프리차지 제어 장치의 병렬 테스트시 동작 파형도.
도 4는 도 1의 프리차지 제어 장치의 병렬 테스트시 패일을 나타낸 동작 파형도.
도 5는 본 발명에 따른 프리차지 제어 장치에 관한 회로도.
도 6은 본 발명에 따른 프리차지 제어 장치의 병렬 테스트시 동작 파형도. X
본 발명은 프리차지 제어 장치에 관한 것으로서, 특히, 병렬 테스트 신호에 따라 액티브 신호에 의해 발생되는 글리치를 방지함으로써 칩의 신뢰성을 향상시키고 테스트 시간을 줄일 수 있도록 하는 기술이다.
일반적으로 반도체 메모리 장치는 크게 동적 메모리 장치(DRAM)와 정적 메모 리 장치(SRAM)로 분류된다. 그 중에서 SRAM은 래치를 형성하는 4개의 트랜지스터로 기본 셀을 구현하기 때문에 전원이 제거되지 않는 한, 저장된 데이터는 손상없이 보존된다. 따라서, 데이터를 재충전시키는 리프레쉬 동작은 요구되지 않는다.
그러나, DRAM은 1개의 트랜지스터와 1개의 커패시터로 기본 셀을 구성하고, 커패시터에 데이터를 저장한다. 그런데, 커패시터 소자의 특성상 저장된 데이터를 나타내는 커패시터의 전하는 시간이 지나감에 따라 감소한다. 이에 따라, 디램 장치에서는 디램에 저장된 데이터를 계속 유지하기 위하여 반드시 일정 주기마다 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 요구된다.
이러한 리프레쉬 동작은 다음과 같은 일련의 과정을 통해 수행된다. 일정 시간마다 순차적으로 행번지를 바꿔가면서 메모리 셀의 워드라인이 선택된다. 그리고, 이 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여 저장된 데이터가 손상없이 보존된다.
이전에는 리프레쉬에 필요한 명령어 및 어드레스 등을 외부에 입력하는 방식으로 리프레쉬를 진행하였으나, 근래에 들어서는 제어의 간편화, 칩의 고속화 등을 이유로 내부에서 리프레쉬에 필요한 명령어 및 어드레스 등을 생성하여 리프레쉬를 진행하고 있다.
내부적으로 리프레위 어드레스를 생성하여 리프레쉬를 진행하는 방법으로는 오토(Auto) 리프레쉬와 셀프(Self) 리프레쉬 등이 있다.
먼저, 현재 디램에서는 저전력 소비를 구현하기 위해서 셀프 리프레쉬 모드 를 채용하고 있다. 셀프 리프레쉬 동작은 리프레쉬 동기신호로 사용되는 라스 /RAS 신호마저도 메모리 장치 내부장치에서 발생시키고, 라스 /RAS 신호보다 카스 /CAS 신호가 먼저 발생한 후, 일정한 조건이 되면 자체적으로 리프레쉬를 진행하는 방법이다.
셀프 리프레쉬 모드로 진입하면 셀프 리프레쉬 모드의 자체 카운터에 의해 일정한 주기마다 한 사이클씩 리프레쉬를 수행하게 된다. 이때, 워드라인을 인에이블시켜 리프레쉬를 수행하는 순서는 일반적인 리프레쉬 모드에서와 마찬가지로 카운터에서 발생되는 어드레스를 정보를 입력받아 로오 오드레스를 발생시킴으로써 전체 리프레쉬 사이클만큼 수행한다.
반면에, 오토 리프레쉬 장치에서는 외부로부터 리프레쉬 어드레스를 입력받는대신 메모리 장치 칩에 내장된 리프레쉬 어드레스 카운터가 로오 어드레스를 발생시켜 리프레쉬를 수행하는 방식으로, 일명 카스 비포 라스 리프레쉬(CAS-Before-Ras Refresh;CBR)라고 한다.
이는 라스 /RAS 신호보다 카스 /CAS 신호가 먼저 발생할 때, 외부에서 입력되는 어드레스를 무시하고 내부에서 발생된 어드레스를 이용하여 리프레쉬를 진행하는 방법이다. 즉, 리드 또는 라이트 동작 이후에 특별한 명령이 입력되지 않아도 자동으로 프리차지 동작을 수행하게 되는데, CBR 진입 후 일정한 시간이 지나면 셀프 리프레쉬 모드로 진입하게 된다.
도 1은 이러한 종래의 오토 프리차지 제어 장치에 관한 회로도이다.
종래의 프리차지 제어 장치는, 프리차지 제어부(10)와, 제어신호 발생부(20) 및 프리차지신호 발생부(30)를 구비한다.
여기서, 프리차지 제어부(10)는 복수개의 인버터 IV1~IV7와, 복수개의 낸드게이트 ND1~ND4와, 노아게이트 NOR1와, 지연라인(11,12)과, PMOS트랜지스터 P1,P2 및 NMOS트랜지스터 N1,N2를 구비한다.
그리고, 제어신호 발생부(20)는 복수개의 낸드게이트 ND5~ND9와, 지연라인(21)과, 인버터 IV8~IV12 및 전송게이트 T1를 구비한다. 또한, 프리차지신호 발생부(30)는 래치 R1와, 인버터 IV13~IV15와, 낸드게이트 ND10,ND11 및 지연라인(31)를 구비한다.
이러한 구성을 갖는 종래의 오토 프리차지 제어 장치는 뱅크별로 존재하게 되며, 뱅크 0에 관한 동작 과정을 도 2 내지 도 4의 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저, 노말 동작시 뱅크 0이 액티브 될 경우 도 2에서와 같이 카스신호 casp10<0>가 활성화된다. 이에 따라, 프리차지 제어신호 tp_apcg1가 하이 레벨로 활성화된다. 그리고, 버스트 동작의 종료를 알리는 버스트종료신호 ybstendb가 로우 펄스가 되면, 프리-오토프리차지신호 pre_apcgpb가 로우 펄스로 발생된다.
여기서, 프리-오토프리차지신호 pre_apcgpb의 로우 펄스는 노드 b를 하이 레벨로 유지시키기 위한 역할을 수행하고, 입력신호 trasminb가 로우 레벨인 상태에서 프리차지신호 apcg를 하이 펄스로 생성하도록 한다.
한편, 도 3에서와 같은 병렬 테스트 모드시에는 모든 뱅크가 액티브된다. 이에 따라, 카스신호 casp10<0:3>가 모두 하이 레벨이 된다. 그리고, 카스신호 casp10<0:3>에 의해 발생된 신호에 따라 노드 a가 로우 레벨로 천이한 이후에 프리차지 제어신호 tp_apcg1가 하이 레벨로 천이하면 정상적인 동작이 수행된다.
그런데, 도 4에서와 같이, 노드 a의 신호가 로우 레벨로 천이하기 이전에 프리차지 제어신호 tp_apcg1가 하이 레벨이 될 경우 제어신호 nsft_apcgpb가 로우 펄스가 된다. 이에 따라, 노드 b의 신호가 하이 레벨이 되고, 입력신호 trasminb가 로우 레벨로 천이하는 시점에서 프리차지신호 apcg가 발생하게 된다. 따라서, 버스트 동작이 끝나기도 전에 프리차지 동작이 수행되어 이후에 제어되는 데이터가 출력되지 못하게 되는 문제점이 있다.
이러한 경우 노말 오토 프리차지 동작시에는 문제가 되지 않는다 하더라도, 제품의 테스트시 쓰루풋(Throughput)을 위해 빠른 시간 내에 많은 양을 한꺼번에 테스트 하기 위한 병렬 테스트 모드시에는 병목현상(Bottle Neck) 문제가 발생하게 되며, 결국, 생산성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 병렬 테스트 신호에 따라 액티브 신호에 의해 발생되는 글리치를 방지함으로써 칩의 신뢰성을 향상시키고 테스트 시간을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 프리차지 제어 장치는, 제 1뱅크의 액티브 정보를 포함하는 제 1카스신호와 프리-오토프리차지신호에 따라 제어신호를 출력하되, 테스트신호의 활성화시 제 1카스신호를 제외한 나머지 복수개의 카스신호의 활성화 여부와 무관하게 제어신호를 비활성화 상태로 유지시키는 프리차지 제어부와, 제 1카스신호의 활성화 상태에 따라 테스모드 제어신호와 라이트/리드신호를 논리조합한 제 1신호를 선택적으로 출력하고, 제 1신호와 제어신호 및 쉬프트 제어신호를 논리조합하여 프리-오토프리차지신호를 출력하는 제어신호 발생부, 및 프리-오토프리차지신호를 래치한 신호와 입력신호를 논리조합하여 프리차지 신호를 생성하는 프리차지신호 발생부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 프리차지 제어 장치에 관한 회로도이다.
본 발명은 프리차지 제어부(100)와, 제어신호 발생부(200) 및 프리차지신호 발생부(300)를 구비한다.
프리차지 제어부(100)는 복수개의 인버터 IV16~IV22와, 복수개의 낸드게이트 ND12~ND14와, 지연라인(110,120)과, PMOS트랜지스터 P3,P4 및 NMOS트랜지스터 N3,N4 및 테스트 제어부(150)를 구비한다. 여기서, 테스트 제어부(150)는 노아게이트 NOR2와, 인버터 IV23 및 낸드게이트 ND15,ND16를 구비한다.
그리고, 제어신호 발생부(200)는 복수개의 낸드게이트 ND17~ND21와, 지연라인(210)과, 인버터 IV24~IV29 및 전송게이트 T2를 구비한다. 또한, 프리차지신호 발생부(300)는 래치 R2와, 인버터 IV30~IV32와, 낸드게이트 ND22,ND23 및 지연라 인(310)를 구비한다.
그 구성을 갖는 본 발명의 상세 구성을 더욱 상세하게 설명하면 다음과 같다.
먼저, 낸드게이트 ND12는 카스신호 casp10<0>와 인버터 IV16에 의해 반전된 어드레스 a10t8_ap를 낸드연산한다. PMOS트랜지스터 P3와 NMOS트랜지스터 N3,N4는 전원전압단과 접지전압단 사이에 직렬 연결된다. 여기서, PMOS트랜지스터 P3는 게이트 단자를 통해 낸드게이트 ND12의 출력이 인가되고, NMOS트랜지스터 N3는 게이트 단자를 통해 카스신호 casp10<0>가 인가되며, NMOS트랜지스터 N4는 게이트 단자를 통해 어드레스 a10t8_ap가 인가된다.
지연라인(110)은 인버터 IV17의 출력을 일정시간 지연하고, 인버터 IV18,IV19는 지연라인(110)의 출력을 비반전 지연한다. 지연라인(120)는 인버터 IV21,IV22에 의해 비반전 지연된 프리-오토프리차지신호 pre_apcgpb를 일정시간 지연하여 출력한다. 낸드게이트 ND13는 인버터 IV20에 의해 반전된 지연라인(120)의 출력과 인버터 IV21의 출력을 낸드연산한다.
노아게이트 NOD2는 카스신호 casp10<1>,casp10<2>,casp10<3>를 노아연산한다. 그리고, 인버터 IV23은 노아게이트 NOR2의 출력을 반전한다. 낸드게이트 ND15는 인버터 IV23의 출력과 테스트신호 PTESTb를 낸드연산한다. 낸드게이트 ND16는 낸드게이트 ND15의 출력과 버스트종료신호 ybstendb를 낸드연산한다. 낸드게이트 ND14는 낸드게이트 ND16의 출력과 인버터 IV19의 출력을 낸드연산하여 제어신호 nsft_apcgpb를 출력한다.
그리고, 낸드게이트 ND17는 카스신호 casp10i와 어드레스 a10t8_ap를 낸드연산한다. 지연라인(210)은 낸드게이트 ND17의 출력을 일정시간 지연한다. 낸드게이트 ND18는 인버터 IV24에 의해 반전된 테스트모드 제어신호 tm_wtr와 라이트/리드신호 wt6rd5b를 낸드연산한다. 전송게이트 T2는 지연라인(210)의 출력 상태에 따라 인버터 IV25에 의해 반전된 낸드게이트 ND18의 출력을 선택적으로 출력한다.
인버터 IV27,IV28을 포함하는 래치는 전송게이트 T2의 출력을 래치한다. 낸드게이트 ND19는 제어신호 nsft_apcgpb와 인버터 IV28의 출력을 낸드연산한다. 낸드게이트 ND20는 쉬프트 제어신호 sft_shift와 인버터 IV29의 출력을 낸드연산한다. 낸드게이트 ND21는 낸드게이트 ND19,ND20의 출력을 낸드연산하여 프리-오토프리차지신호 pre_apcgpb를 출력한다.
또한, 래치 R2는 파워업신호 pwrup에 따라 프리-오토프리차지신호 pre_apcgpb를 래치한다. 낸드게이트 ND22는 인버터 IV30에 의해 반전된 입력신호 trasminb와 래치 R2의 출력을 낸드연산한다. 지연라인(310)는 인버터 IV31의 출력을 일정시간 지연한다. 낸드게이트 ND23는 인버터 IV31의 출력과 지연라인(310)의 출력을 낸드연산한다. 인버터 IV32는 낸드게이트 ND23의 출력을 반전하여 프리차지신호 apcg를 출력한다.
이러한 구성을 갖는 본 발명의 오토 프리차지 제어 장치는 뱅크별로 존재하게 되며, 뱅크 0에 관한 동작 과정을 도 6의 동작 파형도를 참조하여 설명하면 다음과 같다.
먼저, 노말 동작시 뱅크 0이 액티브 될 경우 카스신호 casp10<0>가 활성화된 다. 이에 따라, 프리차지 제어신호 tp_apcg1가 하이 레벨로 활성화된다. 그리고, 버스트 동작의 종료를 알리는 버스트종료신호 ybstendb가 로우 펄스가 되면, 프리-오토프리차지신호 pre_apcgpb가 로우 펄스로 발생된다.
여기서, 프리-오토프리차지신호 pre_apcgpb의 로우 펄스는 노드 b를 하이 레벨로 유지시키기 위한 역할을 수행하고, 입력신호 trasminb가 로우 레벨인 상태에서 프리차지신호 apcg를 하이 펄스로 생성하여 프리차지 동작이 수행되도록 한다.
한편, 병렬 테스트시에는 디램 테스트 쓰루풋(Throughput)을 증가시키기 위해 테스트를 한꺼번에 여러 개(64para,128para,256para 등)를 수행하여 테스트 시간을 단축시키게 된다. 따라서, 노말 동작은 물론, 128para 등으로 뱅크 및 입출력 압축을 하여 테스트를 수행하는 경우에도 모든 동작이 오류 없이 수행되어야 한다.
여기서, 병렬 테스트 모드시에는 모든 뱅크가 액티브된다. 이에 따라, 카스신호 casp10<0:3>가 모두 하이 레벨이 된다. 그리고, 카스신호 casp10<0:3>에 의해 발생된 신호에 따라 노드 a가 로우 레벨로 천이한 이후에 프리차지 제어신호 tp_apcg1가 하이 레벨로 천이하면 정상적인 동작이 수행된다. 즉, 리드/라이트 동작을 수행한 이후에 비트라인 및 비트라인바를 프리차지시키도록 한다.
이때, 노드 a의 신호가 하이 레벨로 천이되는 것을 방지하기 위해 테스트신호 PTESTb가 로우 레벨로 활성화된다. 즉, 병렬 테스트시 병렬 테스트신호 PTESTb가 하이 레벨에서 로우 레벨로 천이할 경우 카스신호 casp10<1:3> 중 어느 하나가 하이 레벨로 입력될 경우에도 노드 c가 하이 레벨로 유지되어 노드 a가 하이 레벨 로 천이되는 것을 방지할 수 있도록 한다. 이에 따라, 노드 b가 카스신호 casp10<1:3>의 영향을 받지 않도록 한다.
따라서, 병렬 테스트시 카스신호 casp10<1:3>에 의해서 제어신호 nsft_apcgpb에 글리츠가 발생되는 것을 방지함으로써, 정상적인 병렬 테스트 동작이 수행되어 칩의 신뢰성을 향상시키고 생산성을 증가시킬 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 병렬 테스트 신호에 따라 액티브 신호에 의해 발생되는 글리츠를 방지함으로써 칩의 신뢰성을 향상시키고 테스트 시간을 줄여 생산성을 증가시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 제 1뱅크의 액티브 정보를 포함하는 제 1카스신호와 프리-오토프리차지신호에 따라 제어신호를 출력하되, 테스트신호의 활성화시 상기 제 1카스신호를 제외한 나머지 복수개의 카스신호의 활성화 여부와 무관하게 상기 제어신호를 비활성화 상태로 유지시키는 프리차지 제어부;
    상기 제 1카스신호의 활성화 상태에 따라 테스모드 제어신호와 라이트/리드신호를 논리조합한 제 1신호를 선택적으로 출력하고, 상기 제 1신호와 상기 제어신호 및 쉬프트 제어신호를 논리조합하여 상기 프리-오토프리차지신호를 출력하는 제어신호 발생부; 및
    상기 프리-오토프리차지신호를 래치한 신호와 입력신호를 논리조합하여 프리차지 신호를 생성하는 프리차지신호 발생부를 포함하는 것을 특징으로 하는 프리차지 제어 장치.
  2. 제 1항에 있어서, 상기 프리차지 제어부는 상기 테스트신호의 활성화시 버스트 동작의 종료를 알리는 버스트종료신호가 활성화되기 이전까지 상기 제어신호를 비활성화 상태로 유지시킴을 특징으로 하는 프리차지 제어 장치.
  3. 제 1항에 있어서, 테스트 모드시 상기 테스트신호가 활성화되어 상기 제 1카스신호를 포함한 상기 복수개의 카스신호가 모두 활성화됨을 특징으로 하는 프리차지 제어 장치.
  4. 제 1항에 있어서, 상기 프리차지 제어부는
    상기 테스트신호의 활성화시 버스트종료신호가 활성화되기 이전까지 상기 복수개의 카스신호의 활성화 여부와 무관하게 상기 제어신호를 비활성화 상태로 유지시키는 테스트 제어부를 포함하는 것을 특징으로 하는 프리차지 제어 장치.
  5. 제 4항에 있어서, 상기 프리차지 제어부는
    상기 복수개의 카스신호를 논리연산하는 제 1논리소자;
    상기 제 1논리소자의 출력의 반전신호와 상기 테스트신호를 논리조합하는 제 2논리소자; 및
    상기 버스트종료신호와 상기 제 2논리소자의 출력을 논리조합하는 제 3논리소자를 포함하는 것을 특징으로 하는 프리차지 제어 장치.
  6. 제 5항에 있어서, 상기 제 1논리소자는 노아게이트 임을 특징으로 하는 프리 차지 제어 장치.
  7. 제 5항에 있어서, 상기 제 2논리소자는 제 1낸드게이트 임을 특징으로 하는 프리차지 제어 장치.
  8. 제 5항에 있어서, 상기 제 3논리소자는 제 2낸드게이트 임을 특징으로 하는 프리차지 제어 장치.
  9. 제 4항에 있어서, 상기 프리차지 제어부는
    상기 제 1카스신호와 입력 어드레스를 논리조합하여 출력하는 제 1논리조합부;
    상기 제 1카스신호의 활성화시 상기 제 1논리조합부의 출력에 따라 전원전압을 선택적으로 공급하는 구동수단;
    상기 프리-오토프리차지신호를 지연하여 상기 구동수단의 구동능력을 증가시키는 제 1지연수단;
    상기 구동수단의 출력을 일정시간 지연하는 제 2지연수단; 및
    상기 제 2지연수단의 출력과 상기 테스트 제어부의 출력을 논리조합하여 상 기 제어신호를 출력하는 제 4논리소자를 포함하는 것을 특징으로 하는 프리차지 제어 장치.
  10. 제 1항에 있어서, 상기 테스트신호는 노말 동작시 하이 레벨을 유지하고, 테스트 모드시 로우 레벨을 유지하는 신호임을 특징으로 하는 프리차지 제어 장치.
KR1020060029648A 2005-09-29 2006-03-31 프리차지 제어 장치 KR20070036598A (ko)

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