KR20090066908A - 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치 - Google Patents
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Abstract
본 발명에 따른 프리차지 제어회로는 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부, 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어 신호로 출력하는 출력부를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 프리차지 시점을 결정하는 로우 액티브 신호를 발생하는 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(DRAM)에서 오토 프리차지 모드가 실행되면, 로우 액티브(Row Active)가 스펙에 정해진 시간 내에 완료되어야 한다. 이러한 로우 액티브 시간(tRAS)은 회로 내부 딜레이에 의해서 결정되며, 지연 신호를 피드백 받아 일정한 지연 시간 이후에 로우 액티브 신호는 비활성화된다. 이후 로우 액티브 신호가 비활성화 상태를 유지하는 구간이 로우 프리차지 시간(tRP)으로 정해진다.
도 1을 참조하면, 종래의 프리차지 제어회로(10)는 뱅크 액티브 신호가 인에이블 되면, 프리차지 제어회로(10)는 뱅크 액티브 신호를 소정시간만큼 지연시키고 래치하여 프리차지 시점을 결정하는 프리차지 제어신호를 생성한다.
상기 프리차지 제어신호는 프리차지 블럭(미도시)으로 전달되어서, 프리차지 명령 신호가 뜨도록 하여 프리차지 시점의 결정을 제어함으로써, 로우 액티브 시 간(tRAS)을 보장하도록 해준다.
여기서, 종래의 프리차지 제어회로(10)의 제 1 지연단(20)과 제 2 지연단(30)은 외부 환경(PVT: Process, Voltage, Temperature)에 의한 변형을 줄이기 위해 RC 지연 회로를 사용하고 있다.
하지만, 이러한 RC 지연회로는 레이아웃상에서 큰 비중의 면적을 차지한다. 또한, 오토 프리차지를 제어하는 경우, 뱅크 수에 따라 프리차지 제어회로가 구비되어야 하기 때문에, 종래의 프리차지 제어회로는 칩의 넷 다이를 감소시키고, 셀 효율을 떨어뜨리는 원인으로 작용한다.
본 발명에 의하면, 레이아웃 효율을 증가시키고, 칩의 넷 다이를 증가시킬 수 있는 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치를 제공한다.
본 발명에 따른 프리차지 제어회로는 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부; 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어 신호로 출력하는 출력부;를 포함한다.
이중, 상기 뱅크 액티브 신호 전달부는 상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호를 이용함이 바람직하다.
또한, 상기 뱅크 액티브 신호 전달부는 상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용할 수 있다.
그리고, 상기 지연부는 고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖음이 바람직하다.
본 발명에 따른 반도체 메모리 장치는 뱅크 액티브 신호가 인에이블되면, 센스앰프의 풀업 구동을 위한 복수의 센스앰프 구동 제어신호를 생성하는 센스앰프 구동 제어신호 인에이블부; 및 상기 뱅크 액티브 신호를 복수의 상기 센스앰프 구 동 중 어느 하나에 동기시켜, 프리차지 시점을 결정하는 프리차지 제어신호를 생성하는 프리차지 제어부;를 포함한다.
이중, 상기 프리차지 제어부는 상기 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부;와 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어신호로 출력하는 출력부;를 포함할 수 있다.
그리고, 상기 프리차지 제어부는 상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호를 이용함이 바람직하다.
또한, 상기 프리차지 제어부는 상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용함이 바람직하다.
그리고, 상기 지연부는 고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖음이 바람직하다.
본 발명에 따른 반도체 메모리 장치의 프리차지 제어방법은 메모리 셀이 액티브된 상태에서 뱅크 액티브 신호가 생성되고, 상기 뱅크 액티브 신호에 연동하여 센스앰프를 구동시키기 위한 센스앰프 구동 제어신호가 인에이블되며, 상기 뱅크 액티브 신호는 상기 센스 앰프 구동 제어신호에 동기되며, 소정 시간 지연된 후 프리차지가 수행되게 한다.
본 발명에 의하면, 프리차지 제어신호를 생성하기 위한 지연회로의 면적 비중을 줄임으로써, 칩의 넷 다이를 증가시키며, 셀 효율을 높일 수 있다.
본 발명은 프리차지 시점을 결정하기 위한 프리차지 제어신호를 생성함에 있어서, 센스 앰프 구동 제어신호를 이용한 지연회로를 구현함으로써, 프리차지 제어회로가 칩에서 차지하는 면적 비중을 줄일 수 있는 회로를 제시한다.
구체적으로, 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 뱅크 액티브 신호 생성부(100), 워드라인 신호 인에이블부(200), 제 1 센스앰프 제어신호 인에이블부(300), 제 2 센스앰프 제어신호 인에이블부(400) 및 프리차지 제어신호 생성부(500)를 포함한다.
액티브 모드시 뱅크 액티브 신호 생성부(100)에서 뱅크 액티브 신호 BA_EN가 인에이블되면, X addess와의 마진 확보를 위해 워드라인 신호 인에이블부(200)에서 일정 시간이 지연된 후 워드라인 인에이블 신호 WL_EN가 생성된다.
이어서, 워드라인 인에이블 신호 WL_EN가 생성된 이후, 제 1 센스앰프 제어신호 인에이블부(300)는 센스앰프(미도시)를 접지전압 VSS 레벨로 구동시키기 위한 제 1 NMOS 제어신호 SAN, 전원전압 VDD 레벨로 오버 드라이브하기 위한 제 1 PMOS 제어신호 SAP1을 생성한다.
그리고, 제 1 PMOS 제어신호 SAP1이 디스에이블됨과 동시에 센스앰프를 코어 전압 VCORE 레벨로 구동하기 위한 제 2 PMOS 제어신호 SAP2가 생성된다.
한편, 뱅크 액티브 동작 후 리드 위드 오토 프리차지(Read with auto precharge) 명령이 인가되면, 프리차지 제어회로(500)는 로우 액티브 시간(tRAS) 이후에 프리차지 시점을 결정하는 프리차지 제어신호 TRASMINb를 출력한다. 이 프리차지 제어 신호 TRASMINb는 오토 프리차지 블럭(미도시)으로 전달되어, 프리차지 제어회로(500)에 의한 지연 후에 프리차지 명령 신호 Precharge command가 수행되게 한다.
자세하게는, 프리차지 제어회로(500)는 제 2 센스앰프 제어신호 SAP2에 동기되어 뱅크 액티브 신호 BA의 전달을 결정하는 뱅크 액티브 신호 전달부(520), 뱅크 액티브 신호 전달부(520)에서 전달되는 신호를 일정 시간 지연시키는 지연부(540) 및 지연부(540)의 출력과 뱅크 액티브 신호를 래치시켜서 프리차지 제어신호 TRASMINb로 출력하는 출력부(560)를 포함한다.
뱅크 액티브 신호 전달부(520)는 뱅크 액티브 신호 생성부(100)로부터 전달받은 뱅크 액티브 인에이블 신호 BA_EN를 제 2 센스앰프 제어신호 인에이블부(400)로부터 전달받은 제 2 센스앰프 제어신호 SAP2에 동기하여 출력하며, 인버터(IV1, IV2)와 낸드 게이트(ND1)로 구성될 수 있다.
뱅크 액티브 신호 전달부(520)는 도 1에 도시된 종래의 프리차지 제어회로(10)와 비교하여, 제 1 RC 지연단(20) 대신 제 2 센스앰프 제어신호 SAP2를 이용함으로써, 동일한 지연량을 구현하며, RC 지연 회로를 제거함으로써 그만큼의 면적을 확보할 수 있다.
지연부(540)는 고정된 로우 액티브 시간 tRAS 중 상기 언급한 제 1 RC 지연단(20)의 지연량을 대체한 즉, 뱅크 액티브 신호 인에이블 시점으로부터 제 2 센스 앰프 제어신호 SAP2가 인에이블된 시점까지의 시간을 뺀 차이만큼의 지연량을 갖도록 구성하며, 인버터들(IV6, IV7, IV8), RC 지연단(542) 및 낸드 게이트(ND2)로 구성될 수 있다.
예를 들어, 로우 액티브 시간 tRAS이 최소한 35ns만큼 보장되어야 한다면,뱅크 액티브 시점으로부터 제 2 센스앰프 제어신호 SAP2가 인에이블되는 시점까지의 시간이 25ns라고 할 때, RC 지연단(542)은 10ns만큼의 지연량을 구비하면 된다. 따라서, 25ns만큼의 지연량을 구현하기 위한 지연 회로의 면적을 확보할 수 있다.
출력부(560)는 신호 입력부(520)와 제 2 지연부(560)로부터 출력되는 신호들을 일정시간 동안 유지시키는 RS 래치(582)와 두 개의 인버터(IV9, IV10)로 구성되며, 최종적으로 다음 단계의 오토 프리차지 블럭(미도시)로 로우 액티브 신호를 전달시켜 오토 프리차지 시점이 결정되게 한다.
출력부(560)는 뱅크 액티브 신호 생성부(100)로부터 전달된 뱅크 액티브 인에이블 신호 BA_EN를 일정 시간 지연시키고, 상기 언급한 지연부(540)에 의해 지연된 신호를 래치함으로써, 프리차지 제어신호 TRASMINb를 생성한다.
이러한 출력부(560)는 뱅크 액티브 인에이블 신호 BA_EN를 전달받는 인버터들(IV6, IV7,IV8)과 낸드 게이트(ND3), 지연부(540)로부터 전달된 신호와 낸드 게이트(ND3)로부터 전달된 신호를 래치하는 두 낸드 게이트(ND4, ND5) 및 상기 래치된 신호를 프리차지 제어신호 TRASMINb로 출력하는 인버터들(IV9, IV10)로 구성될 수 있다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 프리차지 제어회 로(500)가 뱅크 액티브 신호 BA_EN가 인에이블된 시점으로부터 제 2 센스앰프 제어신호 SAP2가 인에이블된 시점까지의 시간(A)을 프리차지 제어신호 TRASMINb를 생성하기 위한 지연량으로 이용함을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 센스앰프 구동 제어신호를 입력으로 하여 로우 액티브 시간을 보장하고 프리차지 시점을 결정하는 프리차지 제어신호를 생성하기 위한 지연량으로 이용함으로써, 이에 상응하는 지연 회로만큼의 면적을 확보하며, 넷 다이를 증가시키고, 셀 효율을 증가시킬 수 있다.
또한, 본 발명은 코어 동작을 위한 지연단을 공유함으로써, 로우 액티브 시간과 코어 동작 타이밍을 일원화하여 불량을 최소화할 수 있는 장점이 있다.
도 1은 종래의 반도체 메모리 장치를 도시한 도면.
도 2는 본 발명에 따른 반도체 메모리 장치를 도시한 도면.
도 3은 동작에 따른 타이밍 다이어그램.
Claims (10)
- 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부;상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어 신호로 출력하는 출력부;를 포함하는 프리차지 제어회로.
- 제 1 항에 있어서,상기 뱅크 액티브 신호 전달부는상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호를 이용하는 프리차지 제어회로.
- 제 1 항에 있어서,상기 뱅크 액티브 신호 전달부는상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용하는 프리차지 제어회로.
- 제 1 항에 있어서,상기 지연부는고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖는 프리차지 제어회로.
- 뱅크 액티브 신호가 인에이블되면, 센스앰프의 풀업 구동을 위한 복수의 센스앰프 구동 제어신호를 생성하는 센스앰프 구동 제어신호 인에이블부; 및상기 뱅크 액티브 신호를 복수의 상기 센스앰프 구동 중 어느 하나에 동기시켜, 프리차지 시점을 결정하는 프리차지 제어신호를 생성하는 프리차지 제어부;를 포함하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 프리차지 제어부는상기 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부;와 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어신호로 출력하는 출력부;를 포함하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 프리차지 제어부는상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호 를 이용하는 프리차지 제어회로.
- 제 5 항에 있어서,상기 프리차지 제어부는상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용하는 프리차지 제어회로.
- 제 5 항에 있어서,상기 지연부는고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖는 프리차지 제어회로.
- 메모리 셀이 액티브된 상태에서 뱅크 액티브 신호가 생성되고,상기 뱅크 액티브 신호에 연동하여 센스앰프를 구동시키기 위한 센스앰프 구동 제어신호가 인에이블되며,상기 뱅크 액티브 신호는 상기 센스 앰프 구동 제어신호에 동기되며, 소정 시간 지연된 후 프리차지가 수행되게 하는 반도체 메모리 장치의 프리차지 제어방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |