KR20110035183A - 뱅크액티브신호생성회로 - Google Patents

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Abstract

뱅크액티브신호생성회로는 프리패치신호에 응답하여, 뱅크액세스신호를 디코딩하거나 뱅크액세스신호 및 로우어드레스를 디코딩하여, 디코딩신호를 생성하는 디코딩신호생성부와, 상기 디코딩신호, 액티브펄스 및 프리차지펄스를 입력받아 뱅크액티브신호를 생성하는 액티브신호생성부를 포함한다.
뱅크액티브신호, 프리패치신호

Description

뱅크액티브신호생성회로{Bank Active Signal Generation Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 뱅크액티브신호생성회로에 관한 것이다.
일반적으로 반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)은 액티브동작과 프리차지동작을 수행한다. 여기서, 액티브동작은 로우어드레스를 디코딩하여 메모리어레이셀을 선택하고, 선택된 메모리셀어레이의 데이터를 증폭하여 컬럼동작이 가능한 상태로 만드는 동작이고, 프리차지동작은 다음 액티브동작이 가능하도록 액티브동작이 수행되기 이전 상태로 만드는 동작이다.
최근, 4 뱅크 또는 8뱅크 구조의 DRAM이 일반화됨에 따라 액티브동작이 수행되는 경우 뱅크액티브신호생성회로는 로우어드레스를 디코딩하여 뱅크액티브신호를 생성함으로써 다수의 뱅크 중 액티브동작이 수행되는 뱅크를 선택한다. 뱅크가 선택되고 난 후에는 워드라인구동회로가 로우어드레스를 디코딩하여 선택된 뱅크에 포함된 특정 메인워드라인 및 서브워드라인을 활성화시켜 메모리셀어레이를 선택하 게 된다. DRAM 중에서 콤보 DRAM은 2비트의 데이터를 동시에 처리하는 2-비트 프리패치(prefetch) 방식과 4비트의 데이터를 동시에 처리하는 4-비트 프리패치(prefetch) 방식을 모두 지원한다.
한편, 모바일 기기의 소모전력 및 데이터 전송 속도를 획기적으로 개선한 LPDDR2(Low Power DDR2) 기술이 최근 개발되었다. LPDDR2 기술은 1.2(V)의 전압에서 업계 최고속인 800Mbps의 데이터 전송 속도를 구현할 수 있고, LPDDR2 기술을 적용하는 경우 66 나노(nano) 초미세 공정이 적용되어 모바일 메모리 칩을 9mm*12mm 크기로 패키징(packaging)할 수 있다. LPDDR2 기술은 소모전력을 획기적으로 줄일 수 있고, 데이터 전송 속도 또한 획기적으로 증가시킬 수 있어 급속히 진화되고 있는 모바일 기기에 최적화된 기술이다.
본 발명은 프리패치방식에 관계없이 동일한 액티브구간을 확보할 수 있는 뱅크액티브신호생성회로를 개시한다.
이를 위해 본 발명은 프리패치신호에 응답하여, 뱅크액세스신호를 디코딩하거나 뱅크액세스신호 및 로우어드레스를 디코딩하여, 디코딩신호를 생성하는 디코딩신호생성부와, 상기 디코딩신호, 액티브펄스 및 프리차지펄스를 입력받아 뱅크액티브신호를 생성하는 액티브신호생성부를 포함하는 뱅크액티브신호생성회로를 제공한다.
또한, 본 발명은 프리패치신호에 응답하여 제1 뱅크액세스신호 또는 로우어드레스를 선택적으로 전달하되, 상기 제1 뱅크액티브신호 및 로우어드레스는 동일 클럭에지에 동기되어 입력되는 전달부와, 상기 전달부의 출력신호와 제2 뱅크액세스신호를 입력받아 디코딩하여 뱅크액티브신호의 생성을 위한 디코딩신호를 생성하는 디코딩부를 포함하는 뱅크액티브신호생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 뱅크액티브신호생성회로의 구성을 도시한 블럭도이고, 도 2는 디코딩신호생성부의 회로도이며, 도 3은 액티브신호생성부의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 뱅크액티브신호생성회로는 디코딩신호생성부(1) 및 액티브신호생성부(2)로 구성된다.
도 2를 참고하면 디코딩신호생성부(1)는 선택전달부(10)와 디코딩부(11)로 구성된다. 선택전달부(10)는 프리패치신호(S2)가 로우레벨인 경우 제3 뱅크액세스신호(BA2)를 전달하는 전달게이트(T10)와, 프리패치신호(S2)가 하이레벨인 경우 제12 로우어드레스신호(RA12)를 전달하는 전달게이트(T11)로 구성된다. 디코딩부(11)는 제1 뱅크액세스(BA0), 제2 뱅크액세스신호(BA1) 및 선택전달부(10)의 출력신호를 입력받아 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다. 여기서, 프리패치신호(S2)는 2-비트 프리패치 방식으로 동작하는 경우 하이레벨이고, 4-비트 프리패치 방식으로 동작하는 경우 로우레벨인 신호이다. 따라서, 디코딩신호생성부(1)는 2-비트 프리패치 방식으로 동작하는 경우에는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제12 로우어드레스신호(RA12)를 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성하고, 4-비트 프리패치 방식으로 동작하는 경우에는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)를 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다.
도 3을 참고하면 액티브신호생성부(2)는 구동부(20) 및 래치부(21)로 구성된다. 구동부(20)는 제1 내지 제8 디코딩신호(BADEC<0:7>)와 프리차지펄스(PCGP)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND20)와, 전원전압(VDD)과 노드(nd20) 사이에 연결되어 낸드게이트(ND20)의 출력신호에 응답하여 노드(nd20)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P20)와, 노드(nd20)와 노드(nd21) 사이에 연결되어 액티브펄스(ACTP)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N20)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어 제1 내지 제8 디코딩신호(BADEC<0:7>)에 응답하여 턴온되어 풀다운소자로 동작하는 NMOS 트랜지스터(N21)로 구성된다. 래치부(21)는 노드(nd20)의 신호를 래치하여 제1 내지 제8 뱅크액티브신호(BANKACT<0:7>)를 생성한다. 여기서, 프리차지펄스(PCGP)는 프리차지커맨드가 입력되고 난 후 소정구간 경과 후 발생되는 펄스를 포함하는 신호이고, 액티브펄스(ACTP)는 액티브커맨드가 입력되고 난 후 소정구간 경과 후 발생되는 펄스를 포함하는 신호이다. 도 2에서 액티브신호생성부(2)를 하나의 회로로 표현하였지만 제1 내지 제8 디코딩신호(BADEC<0:7>)를 각각 입력받아 제1 내지 제8 뱅크액티브신호(BANKACT<0:7>)를 각각 출력하는 별도의 회로로 구현하는 것이 바람직하다.
이와 같은 구성의 액티브신호생성부(2)는 제1 내지 제8 디코딩신호(BADEC<0:7>)가 하이레벨로 인에이블된 상태에서 액티브펄스(ACTP)가 하이레벨로 인에이블되는 경우 하이레벨로 인에이블된 제1 내지 제8 뱅크액티브신호(BANKACT<0:7>)를 생성하고, 제1 내지 제8 디코딩신호(BADEC<0:7>)가 로우레벨로 디스에이블된 상태에서 프리차지펄스(PCGP)가 하이레벨로 인에이블되는 경우 로우레벨로 디스에이블된 제1 내지 제8 뱅크액티브신호(BANKACT<0:7>)를 생성한다.
한편, 도 4를 참고하면 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1), 제3 뱅크액세스신호(BA2) 및 제12 로우어드레스신호(RA12)를 생성하는 신호입력회 로의 구성을 확인할 수 있다. 신호입력회로는 클럭(CLK)을 버퍼링하여 라이징클럭(RCLK) 및 폴링클럭(FCLK)을 생성하는 클럭버퍼(3)와, 제1 내지 제10 커맨드어드레스핀(CA0~9)의 신호를 버퍼링하여 제1 내지 제10 커맨드어드레스신호(CA<0:9>)를 생성하는 커맨드어드레스버퍼(4)와, 액티브커맨드(ACTCMD) 또는 프리차지커맨드(PCGCMD)가 입력된 상태에서 라이징클럭(RCLK)에 동기하여 제1 내지 제10 커맨드어드레스신호(CA<0:9>)를 래치하여 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1), 제3 뱅크액세스신호(BA2) 및 제12 로우어드레스신호(RA12)를 생성하는 커맨드어드레스 래치부(5)로 구성된다.
아래 도시된 표 1을 참고하면 LPDDR2(Low Power DDR2) 규격(specification)에 따라 액티브커맨드(ACTCMD)가 입력되는 상태에서 제1 내지 제10 커맨드어드레스핀(CA0~9)을 통해 입력되는 신호를 확인할 수 있다.
<표 1>
Figure 112009060109133-PAT00001
표 1에서 확인할 수 있듯이 액티브커맨드(ACTCMD)가 입력된 상태에서 커맨드어드레스 래치부(5)는 제7 내지 제10 커맨드어드레스핀(CA6~9)의 신호를 버퍼링하여 생성된 제7 내지 제10 커맨드어드레스신호(CA<6:9>)를 라이징클럭(RCLK)에 동기 하여 래치하여 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1), 제3 뱅크액세스신호(BA2) 및 제12 로우어드레스신호(RA12)를 생성한다. 따라서, 제12 로우어드레스신호(RA12) 및 제3 뱅크액세스신호(BA2)는 모두 클럭(CLK)의 라이징에지(RISING EDGE)에 동기되어 입력되므로, 2-비트 프리패치 방식으로 동작하는 경우와 4-비트 프리패치 방식으로 동작하는 경우에 있어 생성되는 제1 내지 제8 디코딩신호(BADEC<0:7>)의 인에이블 타이밍은 동일하다.
이와 같이 구성된 뱅크액티브신호생성회로의 동작을 도5 및 도 6을 참고하여 4-비트 프리패치 방식으로 동작하는 경우와 2-비트 프리패치 방식으로 동작하는 경우를 나누어 설명하면 다음과 같다.
이하, 도 5를 참고하여 4-비트 프리패치 방식으로 동작하는 경우 뱅크액티브신호생성회로의 동작을 살펴본다.
우선, t1 시점에서 액티브커맨드(ACTCMD)가 입력되는 경우 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)는 클럭(CLK)의 라이징에지에 동기하여 입력되고, 액티브펄스(ACTP)는 클럭(CLK)의 폴링에지에 동기하여 발생된다. 4-비트 프리패치 방식으로 동작하는 경우 프리패치신호(S2)는 로우레벨이므로, 디코딩신호생성부(1)는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)를 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다.
다음으로, 액티브신호생성부(2)는 제1 내지 제8 디코딩신호(BADEC<0:7>)가 하이레벨로 인에이블된 상태에서 액티브펄스(ACTP)가 하이레벨로 인에이블되는 시 점에서 하이레벨로 인에이블되는 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다. 여기서, 제1 내지 제8 디코딩신호(BADEC<0:7>)는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)가 모두 하이레벨인 상태에서 모두 하이레벨로 생성된다.
이후, t6 시점에서 프리차지커맨드(PCGCMD)가 입력되는 경우 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)는 클럭(CLK)의 라이징에지에 동기하여 입력되고, 프리차지펄스(PCGP)는 클럭(CLK)의 폴링에지에 동기하여 발생된다. 4-비트 프리패치 방식으로 동작하는 경우 프리패치신호(S2)는 로우레벨이므로, 디코딩신호생성부(1)는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)를 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다.
다음으로, 액티브신호생성부(2)는 제1 내지 제8 디코딩신호(BADEC<0:7>)가 하이레벨로 인에이블된 상태에서 프리차지펄스(PCGP)가 하이레벨로 인에이블되는 시점에서 하이레벨로 인에이블되는 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다.
이하, 도 6을 참고하여 2-비트 프리패치 방식으로 동작하는 경우 뱅크액티브신호생성회로의 동작을 살펴본다.
우선, t1 시점에서 액티브커맨드(ACTCMD)가 입력되는 경우 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제12 로우어드레스신호(RA12)는 클럭(CLK)의 라이징에지에 동기하여 입력되고, 액티브펄스(ACTP)는 클럭(CLK)의 폴링에지에 동 기하여 발생된다. 2-비트 프리패치 방식으로 동작하는 경우 프리패치신호(S2)는 하이레벨이므로, 디코딩신호생성부(1)는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제12 로우어드레스신호(RA12)를 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다.
다음으로, 액티브신호생성부(2)는 제1 내지 제8 디코딩신호(BADEC<0:7>)가 하이레벨로 인에이블된 상태에서 액티브펄스(ACTP)가 하이레벨로 인에이블되는 시점에서 하이레벨로 인에이블되는 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다. 여기서, 제1 내지 제8 디코딩신호(BADEC<0:7>)는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제3 뱅크액세스신호(BA2)가 모두 하이레벨인 상태에서 모두 하이레벨로 생성된다.
이후, t6 시점에서 프리차지커맨드(PCGCMD)가 입력되는 경우 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제12 로우어드레스신호(RA12)는 클럭(CLK)의 라이징에지에 동기하여 입력되고, 프리차지펄스(PCGP)는 클럭(CLK)의 폴링에지에 동기하여 발생된다. 2-비트 프리패치 방식으로 동작하는 경우 프리패치신호(S2)는 하이레벨이므로, 디코딩신호생성부(1)는 제1 뱅크액세스신호(BA0), 제2 뱅크액세스신호(BA1) 및 제12 로우어드레스신호(RA12)를 디코딩하여 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한다.
다음으로, 액티브신호생성부(2)는 제1 내지 제8 디코딩신호(BADEC<0:7>)가 하이레벨로 인에이블된 상태에서 프리차지펄스(PCGP)가 하이레벨로 인에이블되는 시점에서 하이레벨로 인에이블되는 제1 내지 제8 디코딩신호(BADEC<0:7>)를 생성한 다.
이상 설명한 바와 같이 본 실시예의 뱅크액티브신호생성회로는 2-비트 프리패치 방식과 4-비트 프리패치 방식을 모두 지원하는 콤보 DRAM에 있어서, 프리패치 방식에 관계없이 뱅크액티브신호의 인에이블 구간, 즉, 액티브구간이 동일하게 형성되도록 한다.
도 1은 본 발명의 일실시예에 따른 뱅크액티브신호생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 뱅크액티브신호생성회로에 포함된 디코딩신호생성부의 회로도이다.
도 3은 도 1에 도시된 뱅크액티브신호생성회로에 포함된 액티브신호생성부의 회로도이다.
도 4는 도 1에 도시된 디코딩신호생성부에 입력되는 제1 내지 제3 뱅크액세스신호 및 제12 로우액티브신호를 생성하는 신호입력회로의 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 뱅크액티브신호생성회로의 4-비트 프리패치(prefetch) 방식의 동작을 보여주기 위한 타이밍도이다.
도 6는 도 1에 도시된 뱅크액티브신호생성회로의 2-비트 프리패치(prefetch) 방식의 동작을 보여주기 위한 타이밍도이다.

Claims (15)

  1. 프리패치신호에 응답하여, 뱅크액세스신호를 디코딩하거나 뱅크액세스신호 및 로우어드레스를 디코딩하여, 디코딩신호를 생성하는 디코딩신호생성부; 및
    상기 디코딩신호, 액티브펄스 및 프리차지펄스를 입력받아 뱅크액티브신호를 생성하는 액티브신호생성부를 포함하는 뱅크액티브신호생성회로.
  2. 제 1 항에 있어서,
    상기 뱅크액세스신호와 상기 로우어드레스는 동일 클럭에지에 동기되어 입력되는 뱅크액티브신호생성회로.
  3. 제 1 항에 있어서,
    상기 프리패치신호는 2-비트 프리패치 방식으로 동작하는 경우 제1 레벨을 갖고, 4-비트 프리패치 방식으로 동작하는 경우 제2 레벨을 갖는 뱅크액티브신호생성회로.
  4. 제 3 항에 있어서, 상기 디코딩신호생성부는
    상기 프리패치신호가 제1 레벨인 경우 제1 내지 제2 뱅크액세스신호를 디코딩하여 상기 디코딩신호를 생성하고, 상기 프리패치신호가 제2 레벨인 경우 제1 뱅크액세스신호와 로우어드레스를 디코딩하여 상기 디코딩신호를 생성하되, 상기 제1 뱅크액세스신호와 로우어드레스는 동일 클럭에지에서 입력되는 뱅크액티브신호생성회로.
  5. 제 3 항에 있어서, 상기 디코딩신호생성부는
    상기 프리패치신호에 응답하여 상기 제2 뱅크액세스신호 또는 상기 로우어드레스를 선택적으로 전달하는 선택전달부; 및
    상기 제1 뱅크액세스신호 및 상기 선택전달부의 출력신호를 디코딩하여 상기 디코딩신호를 생성하는 디코딩부를 포함하는 뱅크액티브신호생성회로.
  6. 제 5 항에 있어서, 상기 선택전달부는
    상기 프리패치신호에 응답하여 상기 제2 뱅크액세스신호를 전달하는 제1 전달게이트; 및
    상기 프리패치신호에 응답하여 상기 로우어드레스를 전달하는 제1 전달게이트를 포함하는 뱅크액티브신호생성회로.
  7. 제 1항에 있어서, 상기 액티브신호생성부는
    상기 디코딩신호가 인에이블된 상태에서 액티브펄스가 인에이블되는 경우 제1 노드를 풀다운구동하고, 상기 디코딩신호가 인에이블된 상태에서 프리차지펄스가 인에이블되는 경우 상기 제1 노드를 풀업구동하는 구동부; 및
    상기 제1 노드의 신호를 래치하여 상기 뱅크액티브신호를 생성하는 래치부를 포함하는 뱅크액티브신호생성회로.
  8. 제 7 항에 있어서, 상기 구동부는
    상기 디코딩신호와 상기 프리차지펄스를 입력받아 논리연산을 수행하는 논리소자;
    전원전압과 상기 제1 노드 사이에 연결되어, 상기 논리소자의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 풀업소자;
    상기 제1 노드와 제2 노드 사이에 연결되어, 상기 액티브펄스에 응답하여 턴온되는 제1 풀다운소자; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 디코딩신호에 응답하여 턴온되는 제2 풀다운소자를 포함하는 뱅크액티브신호생성회로.
  9. 제 8 항에 있어서, 상기 제1 및 제2 풀다운소자는 상기 디코딩신호가 인에이블된 상태에서 상기 액티브펄스가 인에이블되는 경우 모두 턴온되어 상기 제1 노드를 풀다운 구동하는 뱅크액티브신호생성회로.
  10. 제 1 항에 있어서,
    클럭을 버퍼링하여 내부클럭을 생성하는 클럭버퍼;
    커맨드어드레스핀의 신호를 버퍼링하여 커맨드어드레스신호를 생성하는 커맨드어드레스버퍼; 및
    상기 커맨드어드레스신호를 상기 내부클럭에 응답하여 래치하여 상기 뱅크액세스신호 및 로우어드레스를 생성하는 커맨드어드레스 래치부를 더 포함하는 뱅크액티브신호생성회로.
  11. 제 10 항에 있어서,
    상기 내부클럭은 상기 클럭의 라이징에지에 동기되어 생성되는 뱅크액티브신호생성회로.
  12. 프리패치신호에 응답하여 제1 뱅크액세스신호 또는 로우어드레스를 선택적으 로 전달하되, 상기 제1 뱅크액티브신호 및 로우어드레스는 동일 클럭에지에 동기되어 입력되는 전달부; 및
    상기 전달부의 출력신호와 제2 뱅크액세스신호를 입력받아 디코딩하여 뱅크액티브신호의 생성을 위한 디코딩신호를 생성하는 디코딩부를 포함하는 뱅크액티브신호생성회로.
  13. 제 12항에 있어서, 상기 선택전달부는
    상기 프리패치신호에 응답하여 상기 제1 뱅크액세스신호를 전달하는 제1 전달게이트; 및
    상기 프리패치신호에 응답하여 상기 로우어드레스를 전달하는 제1 전달게이트를 포함하는 뱅크액티브신호생성회로.
  14. 제 12 항에 있어서,
    클럭을 버퍼링하여 내부클럭을 생성하는 클럭버퍼;
    제1 내지 제3 커맨드어드레스핀의 신호를 버퍼링하여 제1 내지 제3 커맨드어드레스신호를 생성하는 커맨드어드레스버퍼; 및
    상기 제1 내지 제3 커맨드어드레스신호를 상기 내부클럭에 응답하여 래치하여 상기 제1 및 제2 뱅크액세스신호와 상기 로우어드레스를 생성하는 커맨드어드레 스 래치부를 더 포함하는 뱅크액티브신호생성회로.
  15. 제 14 항에 있어서,
    상기 내부클럭은 상기 클럭의 라이징에지에 동기되어 생성되는 뱅크액티브신호생성회로.
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