KR20140080918A - 어드래스래치회로 - Google Patents

어드래스래치회로 Download PDF

Info

Publication number
KR20140080918A
KR20140080918A KR1020120150094A KR20120150094A KR20140080918A KR 20140080918 A KR20140080918 A KR 20140080918A KR 1020120150094 A KR1020120150094 A KR 1020120150094A KR 20120150094 A KR20120150094 A KR 20120150094A KR 20140080918 A KR20140080918 A KR 20140080918A
Authority
KR
South Korea
Prior art keywords
latch
delay
bank access
signal
internal node
Prior art date
Application number
KR1020120150094A
Other languages
English (en)
Inventor
김진아
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120150094A priority Critical patent/KR20140080918A/ko
Publication of KR20140080918A publication Critical patent/KR20140080918A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

어드래스래치회로는 액티브동작 시 인에이블되는 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호를 생성하는 래치펄스신호생성부; 및 상기 래치펄스신호에 동기하여 어드래스의 제1 논리레벨의 신호를 입력받아 내부노드를 구동하고, 상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 어드래스래치부를 포함한다.

Description

어드래스래치회로{ADDRESS LATCH CIRCUIT}
본 발명은 어드래스를 래치하는 어드래스 래치회로에 관한 것이다.
일반적으로, 디램(DRAM)은 액티브동작, 리드/라이트(read/write) 동작 및 리프레시(refresh) 동작 등을 수행한다. 액티브동작은 로우어드래스를 입력받고, 입력된 로우어드래스를 디코딩하여 고전압(VPP)으로 구동되는 서브워드라인을 선택하는 방식으로 진행된다. 또한, 리드/라이트동작은 액티브동작이 선행된 후 비트라인과 입출력라인 간의 데이터 교환을 위해 컬럼어드래스를 디코딩하여 활성화되는 출력선택신호(Yi)를 선택하는 방식으로 진행된다.
이상 살펴본 바와 같이, 디램이 동작하기 위해서는 로우어드래스 및 컬럼어드래스 등의 어드래스를 입력받아야 하므로, 디램에는 다양한 어드래스를 입력받기 위한 어드래스 래치회로들이 포함된다. 어드래스 래치회로는 입력되는 어드래스의 논리레벨에 따라 내부노드를 풀업구동하거나 풀다운구동하기 위한 구성이 포함된다. 또한, 어드래스 래치회로는 입력된 어드래스를 일정 시간 동안 유지하기 위해 래치회로가 구비된다.
본 발명은 면적 소모가 적고, PVT 변동에 영향을 감소시킬 수 있는 어드래스래치회로를 제공한다.
이를 위해 본 발명은 액티브동작 시 인에이블되는 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호를 생성하는 래치펄스신호생성부; 및 상기 래치펄스신호에 동기하여 어드래스의 제1 논리레벨의 신호를 입력받아 내부노드를 구동하고, 상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 어드래스래치부를 포함하는 어드래스래치회로를 제공한다.
또한, 본 발명은 내부전압과 내부노드 사이에 연결되어, 액티브동작 시 인에이블되는 뱅크엑세스신호에 응답하여 상기 내부노드를 상기 내부전압으로 풀업구동하여 상기 내부노드를 제1 논리레벨로 초기화하는 초기화소자; 상기 내부노드와 접지전압 사이에 연결되어, 상기 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호에 응답하여 상기 어드래스의 상기 제1 논리레벨을 입력받아 상기 내부노드를 상기 제2 논리레벨로 풀다운구동하는 구동부; 및 상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 래치부를 더 포함하는 어드래스래치회로를 제공한다.
또한, 본 발명은 내부노드와 접지전압 사이에 연결되어, 액티브동작 시 인에이블되는 뱅크엑세스신호에 응답하여 상기 내부노드를 상기 내부전압으로 풀다운구동하여 상기 내부노드를 상기 제1 논리레벨로 초기화하는 초기화소자; 내부전압과 상기 내부노드 사이에 연결되어, 상기 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호에 응답하여 상기 어드래스의 상기 제2 논리레벨을 입력받아 상기 내부노드를 상기 제2 논리레벨로 풀업구동하는 구동부; 및 상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 래치부를 더 포함하는 어드래스래치회로를 제공한다.
본 발명에 의하면 어드래스래치회로에 사용되는 소자의 수를 감소시켜 면적소모를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 입력되는 어드레스가 특정 논리레벨일 경우에는 내부노드를 구동시키지 않아 PVT 변동에 따른 영향을 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 어드래스래치회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 어드래스래치회로에 포함된 래치펄스신호생성부의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 어드래스래치회로에 포함된 어드래스래치부의 일 실시예에 따른 회로도이다.
도 4 및 도 5는 도 1에 도시된 어드래스래치회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 어드래스래치회로에 포함된 어드래스래치부의 다른 실시예에 따른 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 어드래스래치회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 어드래스래치회로는 래치펄스신호생성부(1) 및 어드래스래치부(2)를 포함한다. 래치펄스신호생성부(1)는 뱅크엑세스신호(BA<1>)에 동기하여 발생되는 펄스를 포함하는 래치펄스신호(LPUL)를 생성한다. 뱅크엑세스신호(BA<1>)는 다수의 뱅크를 포함한 반도체메모리장치에서 제1 뱅크에 대한 액티브동작 시 인에이블되는 신호이다. 어드래스래치부(2)는 뱅크엑세스신호(BA<1>)가 인에이블되기 전 래치어드래스를 초기화하고, 뱅크엑세스신호(BA<1>)가 인에이블된 구간에서 래치펄스신호(LPUL)의 펄스에 동기하여 어드래스(RADD)를 래치하여 래치어드래스(LAX)를 생성한다.
도 2는 래치펄스신호생성부(1)의 일 실시예에 따른 회로도이다.
도 2에 도시된 바와 같이, 래치펄스신호생성부(1)는 지연부(11), 반전지연부(12) 및 논리부(13)로 구성된다. 지연부(11)는 뱅크엑세스신호(BA<1>)를 제1 지연구간만큼 지연시켜 지연뱅크엑세스신호(BAd<1>)를 생성한다. 반전지연부(12)는 지연뱅크엑세스신호(BAd<1>)를 반전시키면서 제2 지연구간만큼 지연시켜 반전뱅크엑세스신호(BAb<1>)를 생성한다. 논리부(13)는 지연뱅크엑세스신호(BAd<1>) 및 반전뱅크엑세스신호(BAb<1>)가 모두 로직하이레벨로 인에이블된 구간에서 로직하이레벨로 인에이블되는 펄스를 포함하는 래치펄스신호(LPUL)를 생성한다.
이와 같은 구성의 래치펄스신호생성부(1)에서 생성되는 래치펄스신호(LPUL)의 펄스는 뱅크엑세스신호(BA<1>)가 로직하이레벨로 인에이블되는 시점부터 제1 지연구간만큼 경과된 시점에서 발생하고, 제2 지연구간만큼의 펄스폭을 갖는다.
도 3은 어드래스래치부(2)의 일 실시예에 따른 회로도이다.
도 3에 도시된 바와 같이, 어드래스래치부(2)는 초기화소자(21), 구동부(22) 및 래치부(23)를 포함한다. 초기화소자(21)는 뱅크엑세스신호(BA<1>)가 로직로우레벨로 디스에이블되는 구간에서 내부노드(nd21)를 내부전압(VPERI)으로 풀업구동한다. 즉, 초기화소자(21)는 뱅크엑세스신호(BA<1>)가 제1 뱅크에 대한 액티브동작을 위해 로직하이레벨로 인에이블되기 전 내부노드(nd21)를 로직하이레벨로 초기화한다. 따라서, 래치부(23)를 통해 래치되어 출력되는 래치어드래스(LAX)는 액티브동작 전 로직로우레벨로 초기화된다. 구동부(22)는 래치펄스신호(LPUL)의 펄스가 입력되는 구간에서 로직하이레벨의 어드래스(RADD)를 입력받아 내부노드(nd21)를 접지전압(VSS)으로 풀다운구동한다. 따라서, 래치부(23)를 통해 래치되어 출력되는 래치어드래스(LAX)는 로직하이레벨의 어드래스(RADD)가 입력될 때 로직하이레벨로 출력된다. 한편, 래치펄스신호(LPUL)의 펄스가 입력되는 구간에서 로직로우레벨의 어드래스(RADD)가 입력되는 경우 래치부(23)를 통해 래치되어 출력되는 래치어드래스(LAX)는 로직로우레벨을 유지한다.
이상 살펴본 바와 같이 구성된 본 실시예의 어드래스래치회로의 동작을 도 4 및 도 5를 참고하여 살펴보되, 로직하이레벨의 어드래스(RADD)가 입력받아 래치어드래스(LAX)를 생성하는 경우와 로직로우레벨의 어드래스(RADD)가 입력받아 래치어드래스(LAX)를 생성하는 경우를 나누어 설명한다.
우선, 도 4에 도시된 바와 같이, t11 시점에서 제1 뱅크에 대한 액티브동작이 개시되고, t14 시점에서 제2 뱅크에 대한 액티브동작이 개시되며, t15 시점에서 프리차지동작이 수행되면 뱅크엑세스신호(BA<1>)는 t11~t15 구간에서 로직하이레벨로 인에이블된다. 지연뱅크엑세스신호(BAd<1>)는 t11 시점에서부터 제1 지연구간(td1)만큼 지연된 t12 시점에서 로직하이레벨로 인에이블되고, 반전뱅크엑세스신호(BAb<1>)는 t12 시점에서부터 제2 지연구간(td2)만큼 지연된 t13 시점에서 로직로우레벨로 인에이블된다. 따라서, 래치펄스신호생성부(1)에서 생성되는 래치펄스신호(LPUL)의 펄스는 t12~t13 구간에서 로직하이레벨로 발생된다. 래치펄스신호(LPUL)의 펄스가 입력되는 t12~t13 구간에서 로직하이레벨의 어드래스(RADD)가 입력되면 래치어드래스(LAX)는 t12~t15 구간만큼 로직하이레벨로 생성된다.
다음으로, 도 5에 도시된 바와 같이, t21 시점에서 제1 뱅크에 대한 액티브동작이 개시되고, t24 시점에서 제2 뱅크에 대한 액티브동작이 개시되며, t25 시점에서 프리차지동작이 수행되면 뱅크엑세스신호(BA<1>)는 t21~t25 구간에서 로직하이레벨로 인에이블된다. 지연뱅크엑세스신호(BAd<1>)는 t21 시점에서부터 제1 지연구간(td1)만큼 지연된 t22 시점에서 로직하이레벨로 인에이블되고, 반전뱅크엑세스신호(BAb<1>)는 t22 시점에서부터 제2 지연구간(td2)만큼 지연된 t23 시점에서 로직로우레벨로 인에이블된다. 따라서, 래치펄스신호생성부(1)에서 생성되는 래치펄스신호(LPUL)의 펄스는 t22~t23 구간에서 로직하이레벨로 발생된다. 래치펄스신호(LPUL)의 펄스가 입력되는 t22~t23 구간에서 로직로우레벨의 어드래스(RADD)가 입력되면 래치어드래스(LAX)는 t22~t25 구간만큼 로직로우레벨로 생성된다.
이상을 정리하면 본 실시예에 따른 어드래스래치회로는 뱅크엑세스신호(BA<1>)에 동기하여 래치펄스신호(LPUL)의 펄스를 생성하고, 래치펄스신호(LPUL)의 펄스에 응답하여 로직하이레벨의 어드래스(RADD)가 입력될 때만 래치어드래스(LAX)를 구동한다. 즉, 본 실시예에 따른 어드래스래치회로는 로직로우레벨의 어드래스(RADD)가 입력될 때는 래치어드래스(LAX)를 구동하지 않고, 로직로우레벨로 초기화된 레벨을 유지하도록 한다. 따라서, 본 실시예에 따른 어드래스래치회로는 로직로우레벨의 어드래스(RADD)가 입력될 때 래치어드래스(LAX)를 구동하기 위한 구동소자들을 부가하지 않으므로, 작은 면적으로 구현할 수 있다. 또한, 본 실시예에 따른 어드래스래치회로는 로직로우레벨의 어드래스(RADD)가 입력될 때 래치어드래스(LAX)가 래치부(23)에 의해 래치된 상태를 유지하므로, PVT 변동에 따라 어드래스래치부(2)에 포함된 MOS 트랜지스터의 특성이 변화하더라도 래치어드래스(LAX)는 영향을 받지 않는다.
도 6은 어드래스래치부(2)의 다른 실시예에 따른 회로도이다.
도 6에 도시된 바와 같이, 어드래스래치부(2)는 초기화소자(24), 구동부(25) 및 래치부(26)를 포함한다. 초기화소자(24)는 뱅크엑세스신호(BA<1>)가 로직로우레벨로 디스에이블되는 구간에서 내부노드(nd22)를 접지전압(VSS)으로 풀다운구동한다. 즉, 초기화소자(24)는 뱅크엑세스신호(BA<1>)가 제1 뱅크에 대한 액티브동작을 위해 로직하이레벨로 인에이블되기 전 내부노드(nd22)를 로직로우레벨로 초기화한다. 따라서, 래치부(26)를 통해 래치되어 출력되는 래치어드래스(LAX)는 액티브동작 전 로직로우레벨로 초기화된다. 구동부(25)는 래치펄스신호(LPUL)의 펄스가 입력되는 구간에서 로직하이레벨의 어드래스(RADD)를 입력받아 내부노드(nd22)를 내부전압(VPERI)으로 풀업구동한다. 따라서, 래치부(26)를 통해 래치되어 출력되는 래치어드래스(LAX)는 로직하이레벨의 어드래스(RADD)가 입력될 때 로직하이레벨로 출력된다. 한편, 래치펄스신호(LPUL)의 펄스가 입력되는 구간에서 로직로우레벨의 어드래스(RADD)가 입력되는 경우 래치부(23)를 통해 래치되어 출력되는 래치어드래스(LAX)는 로직로우레벨을 유지한다.
1: 래치펄스신호생성부 2: 어드래스래치부
11: 지연부 12: 반전지연부
13: 논리부
-어드래스래치부의 일 실시예(도 3)-
21: 초기화소자 22: 구동부
23: 래치부
-어드래스래치부의 다른 실시예(도 6)-
24: 초기화소자 25: 구동부
26: 래치부

Claims (19)

  1. 액티브동작 시 인에이블되는 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호를 생성하는 래치펄스신호생성부; 및
    상기 래치펄스신호에 동기하여 어드래스의 제1 논리레벨의 신호를 입력받아 내부노드를 구동하고, 상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 어드래스래치부를 포함하는 어드래스래치회로.
  2. 제 1 항에 있어서, 상기 래치펄스신호는 상기 뱅크엑세스신호가 인에이블되는 시점부터 제1 지연구간이 경과된 시점에서부터 제2 지연구간만큼의 펄스폭을 갖는 펄스를 포함하는 어드래스래치회로.
  3. 제 2 항에 있어서, 상기 래치펄스신호생성부는
    상기 뱅크엑세스신호를 상기 제1 지연구간만큼 지연시키켜 지연뱅크엑세스신호를 생성하는 지연부;
    상기 지연뱅크엑세스신호를 상기 제2 지연구간만큼 지연시키고, 반전시켜 반전뱅크엑세스신호를 생성하는 반전지연부; 및
    상기 지연뱅크엑세스신호 및 상기 반전뱅크엑세스신호를 입력받아 상기 래치펄스신호를 생성하는 논리부를 포함하는 어드래스래치회로.
  4. 제 3 항에 있어서, 상기 논리부는 상기 지연뱅크엑세스신호 및 상기 반전뱅크엑세스신호가 모두 인에이블되는 구간에서 인에이블되는 상기 래치펄스신호를 생성하는 어드래스래치회로.
  5. 제 1 항에 있어서, 상기 어드래스래치부는 상기 뱅크엑세스신호에 응답하여 상기 내부노드를 제1 논리레벨로 초기화하고, 상기 래치펄스신호의 펄스가 입력되는 구간동안 상기 어드래스를 입력받아 상기 내부노드를 제2 논리레벨로 구동하는 어드래스래치회로.
  6. 제 5 항에 있어서, 상기 어드래스래치부는
    내부전압과 상기 내부노드 사이에 연결되어, 상기 뱅크엑세스신호에 응답하여 상기 내부노드를 상기 내부전압으로 풀업구동하여 상기 내부노드를 상기 제1 논리레벨로 초기화하는 초기화소자; 및
    상기 내부노드와 접지전압 사이에 연결되어 상기 래치펄스신호의 펄스가 입력되는 구간동안 상기 어드래스의 상기 제1 논리레벨을 입력받아 상기 내부노드를 상기 제2 논리레벨로 풀다운구동하는 구동부를 포함하는 어드래스래치회로.
  7. 제 6 항에 있어서, 상기 제1 논리레벨은 로직하이레벨이고, 상기 제2 논리레벨은 로직로우레벨인 어드래스래치회로.
  8. 제 6 항에 있어서, 상기 내부노드의 신호를 래치하여 상기 래치어드래스를 생성하는 래치부를 더 포함하는 어드래스래치회로.
  9. 제 5 항에 있어서, 상기 어드래스래치부는
    상기 내부노드와 접지전압 사이에 연결되어, 상기 뱅크엑세스신호에 응답하여 상기 내부노드를 상기 내부전압으로 풀다운구동하여 상기 내부노드를 상기 제1 논리레벨로 초기화하는 초기화소자; 및
    내부전압과 상기 내부노드 사이에 연결되어, 상기 래치펄스신호의 펄스가 입력되는 구간동안 상기 어드래스의 상기 제2 논리레벨을 입력받아 상기 내부노드를 상기 제2 논리레벨로 풀업구동하는 구동부를 포함하는 어드래스래치회로.
  10. 제 9 항에 있어서, 상기 제1 논리레벨은 로직로우레벨이고, 상기 제2 논리레벨은 로직하이레벨인 어드래스래치회로.
  11. 제 9 항에 있어서, 상기 내부노드의 신호를 래치하여 상기 래치어드래스를 생성하는 래치부를 더 포함하는 어드래스래치회로.
  12. 내부전압과 내부노드 사이에 연결되어, 액티브동작 시 인에이블되는 뱅크엑세스신호에 응답하여 상기 내부노드를 상기 내부전압으로 풀업구동하여 상기 내부노드를 제1 논리레벨로 초기화하는 초기화소자;
    상기 내부노드와 접지전압 사이에 연결되어, 상기 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호에 응답하여 상기 어드래스의 상기 제1 논리레벨을 입력받아 상기 내부노드를 상기 제2 논리레벨로 풀다운구동하는 구동부; 및
    상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 래치부를 더 포함하는 어드래스래치회로.
  13. 제 12 항에 있어서, 상기 제1 논리레벨은 로직하이레벨이고, 상기 제2 논리레벨은 로직로우레벨인 어드래스래치회로.
  14. 제 12 항에 있어서, 상기 뱅크엑세스신호가 인에이블되는 시점부터 제1 지연구간이 경과된 시점에서부터 제2 지연구간만큼의 펄스폭을 갖는 펄스를 포함하는 래치펄스신호를 생성하는 래치펄스신호생성부를 더 포함하는 어드래스래치회로.
  15. 제 14 항에 있어서, 상기 래치펄스신호생성부는
    상기 뱅크엑세스신호를 상기 제1 지연구간만큼 지연시키켜 지연뱅크엑세스신호를 생성하는 지연부;
    상기 지연뱅크엑세스신호를 상기 제2 지연구간만큼 지연시키고, 반전시켜 반전뱅크엑세스신호를 생성하는 반전지연부; 및
    상기 지연뱅크엑세스신호 및 상기 반전뱅크엑세스신호를 입력받아 상기 래치펄스신호를 생성하는 논리부를 포함하는 어드래스래치회로.
  16. 내부노드와 접지전압 사이에 연결되어, 액티브동작 시 인에이블되는 뱅크엑세스신호에 응답하여 상기 내부노드를 상기 내부전압으로 풀다운구동하여 상기 내부노드를 상기 제1 논리레벨로 초기화하는 초기화소자;
    내부전압과 상기 내부노드 사이에 연결되어, 상기 뱅크엑세스신호에 동기하여 발생되는 펄스를 포함하는 래치펄스신호에 응답하여 상기 어드래스의 상기 제2 논리레벨을 입력받아 상기 내부노드를 상기 제2 논리레벨로 풀업구동하는 구동부; 및
    상기 내부노드의 신호를 래치하여 래치어드래스를 생성하는 래치부를 더 포함하는 어드래스래치회로.
  17. 제 16 항에 있어서, 상기 제1 논리레벨은 로직로우레벨이고, 상기 제2 논리레벨은 로직하이레벨인 어드래스래치회로.
  18. 제 16 항에 있어서, 상기 뱅크엑세스신호가 인에이블되는 시점부터 제1 지연구간이 경과된 시점에서부터 제2 지연구간만큼의 펄스폭을 갖는 펄스를 포함하는 래치펄스신호를 생성하는 래치펄스신호생성부를 더 포함하는 어드래스래치회로.
  19. 제 18 항에 있어서, 상기 래치펄스신호생성부는
    상기 뱅크엑세스신호를 상기 제1 지연구간만큼 지연시키켜 지연뱅크엑세스신호를 생성하는 지연부;
    상기 지연뱅크엑세스신호를 상기 제2 지연구간만큼 지연시키고, 반전시켜 반전뱅크엑세스신호를 생성하는 반전지연부; 및
    상기 지연뱅크엑세스신호 및 상기 반전뱅크엑세스신호를 입력받아 상기 래치펄스신호를 생성하는 논리부를 포함하는 어드래스래치회로.
KR1020120150094A 2012-12-20 2012-12-20 어드래스래치회로 KR20140080918A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120150094A KR20140080918A (ko) 2012-12-20 2012-12-20 어드래스래치회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120150094A KR20140080918A (ko) 2012-12-20 2012-12-20 어드래스래치회로

Publications (1)

Publication Number Publication Date
KR20140080918A true KR20140080918A (ko) 2014-07-01

Family

ID=51732330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120150094A KR20140080918A (ko) 2012-12-20 2012-12-20 어드래스래치회로

Country Status (1)

Country Link
KR (1) KR20140080918A (ko)

Similar Documents

Publication Publication Date Title
KR101008993B1 (ko) 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
JP2007012244A (ja) 半導体メモリ装置のレイテンシ制御回路
KR20160139495A (ko) 초기화 동작을 수행하는 반도체장치 및 반도체시스템
US9013935B2 (en) Data input circuits
KR20170130685A (ko) 반도체장치 및 반도체시스템
KR20150080261A (ko) 액티브 제어 장치 및 이를 포함하는 반도체 장치
US7206252B2 (en) Circuit and method for generating word line control signals and semiconductor memory device having the same
US20120008420A1 (en) Command Generation Circuit And Semiconductor Memory Device
KR20120087570A (ko) 오토 프리차지 제어회로
US9336844B2 (en) Semiconductor device
KR100599216B1 (ko) 반도체 메모리 장치의 출력회로 및 데이터 출력방법
CN108027787B (zh) 伪双端口存储器
US8477559B2 (en) Burst termination control circuit and semiconductor memory using the same
US8033139B2 (en) Bank precharge signal generation circuit
KR100642395B1 (ko) 반도체 장치
KR100955684B1 (ko) 플래그신호 생성회로 및 반도체 메모리 장치
KR20160133073A (ko) 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR101082106B1 (ko) 뱅크액티브신호생성회로
KR20140080918A (ko) 어드래스래치회로
KR100999876B1 (ko) 오토프리차지신호 생성회로
TWI773616B (zh) 半導體記憶裝置
US20190080735A1 (en) Multiple data rate memory
US20070070714A1 (en) Synchronous semiconductor memory device
KR101047002B1 (ko) 데이터버퍼 제어회로 및 반도체 메모리 장치
US8169840B2 (en) Address latch circuit and semiconductor memory apparatus using the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination