TWI773616B - 半導體記憶裝置 - Google Patents

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Abstract

本發明的半導體記憶裝置包括傳輸電路與控制電路。傳輸電路被配置為當使晶片選擇訊號有效時，根據外部時鐘訊號取得寫入資料，並且傳輸到記憶體單元陣列。控制電路被配置為根據外部時鐘訊號，在寫入資料的第一寫入資料輸入期間，在晶片選擇訊號從有效變為無效時，維持傳輸電路的運作，以使第一寫入資料傳送到記憶體單元陣列。

Description

半導體記憶裝置
本發明涉及一種半導體記憶裝置，特別是有關於與外部時鐘訊號非同步地操作的半導體記憶裝置。
現有的半導體記憶裝置包括同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory, SDRAM)與偽靜態隨機存取記憶體(pseudo-Static Random Access Memory, pSRAM)。例如美國專利公報第5594704號所公開的SDRAM，其是與外部時鐘訊號同步地操作。
另外，pSRAM是與外部時鐘訊號非同步地操作，其將動態隨機存取記憶體(DRAM)作為記憶體單元陣列以儲存資料，且具有與靜態隨機存取記憶體(Static Random Access Memory, SRAM)相容之介面。pSRAM採用雙倍數資料速率(Double Data Rate, DDR)方法作為資料傳輸方法，且可以使用擴展序列周邊介面(Expanded Serial Peripheral Interface, xSPI)、HyperBus TM介面、或Xccella TM介面作為存取介面。
第1圖(a)和第1圖(b)係為在現有的半導體記憶裝置中，各個訊號響應於寫入指令的輸入的時序圖。在此，是以使用HyperBus TM介面的pSRAM為例。於此例中，pSRAM被配置為當晶片選擇訊號CS#有效(低位準)時，執行寫入操作；當晶片選擇訊號CS#無效(高位準)時，停止外部時鐘訊號CK的輸入接收器的運作，以停止生成內部時鐘訊號。如此一來，晶片選擇訊號CS#的有效與外部時鐘訊號CK是非同步地。
在第1圖的寫入指令序列中，以延遲計數為3並且寫入資料的叢發長度為4的情況為例。於此例中，自晶片選擇訊號CS#變為無效(高位準)起，經過時間tRWR(半導體記憶裝置返回讀/寫操作所需的時間)，接著經過3個外部時鐘訊號CK的延遲計數後，在外部時鐘訊號CK的第六時鐘的上升邊緣時輸入寫入資料。在此雖然延遲計數以3為例，但是延遲計數的值取決於外部時鐘訊號CK的頻率。例如，當外部時鐘訊號CK的頻率越高，延遲計數越大。
在第1圖之示例中，晶片選擇訊號CS#從無效(高位準)變為有效(低位準)後，根據外部時鐘訊號CK的第一至第三時鐘，依序地輸入指令(CMD)，列位址(Row Address,RA)，以及欄位址(Column Address, CA)。之後，根據外部時鐘訊號CK的第六時鐘，將所輸入的寫入資料(DE6，DO6)寫入到指定的記憶體單元。 接下來，根據外部時鐘訊號CK的第七時鐘，將所輸入的寫入資料(DE7，DO7)寫入到指定的記憶體單元。
然後，當寫入指令中的寫入資料全部輸入完畢時，晶片選擇訊號CS#從有效變為無效，以結束寫入操作。
然而，如第1圖(b)所示，若晶片選擇訊號CS#在寫入資料(DE7，DO7)的輸入期間從有效變為無效，半導體記憶裝置中的某些電路將被立即結束操作，導致所輸入之寫入資料(DE7，DO7)不能被傳輸到記憶體單元陣列，結果，可能難以將寫入資料(DE7，DO7) 寫入到指定的記憶體單元。
鑑於上述課題，本發明的目的是解決半導體記憶裝置在資料寫入期間被非活化，導致資料無法完整地被寫入半導體記憶裝置的問題。
為了解決上述課題，本發明提供一種半導體記憶裝置，響應於有效狀態的晶片選擇訊號而執行寫入操作。半導體記憶裝置包括記憶體單元陣列、傳輸電路與控制電路。當晶片選擇訊號為有效狀態時，傳輸電路根據外部時鐘訊號取得寫入資料，並傳輸到記憶體單元陣列。控制電路根據外部時鐘訊號，在輸入寫入資料的第一寫入資料期間，在晶片選擇訊號從有效狀態變為無效狀態時，維持傳輸電路的運作，以使第一寫入資料傳輸到記憶體單元陣列。
根據本發明，在根據外部時鐘訊號輸入第一寫入資料的期間，即使晶片選擇訊號從有效變為無效時，也可將第一寫入資料傳輸到記憶體單元陣列，以將第一寫入資料寫入到記憶體單元陣列中的記憶體單元。因此，即使在資料寫入期間執行半導體記憶裝置的非活化時，也可適當地將資料寫入到半導體記憶裝置。
以下，參照於圖式，詳細地說明與本發明實施例有關之的半導體記憶裝置。但是，本發明並不限於這些實施例。再者，在本說明書中之「第一」、「第二」、「第三」等標記用於區別某元件和其他元件，並不限於該元件之數目、順序、優先順序等。
第2圖係為與本發明之實施例1有關之半導體記憶裝置之配置方塊圖。與本實施例有關之半導體記憶裝置為對於外部時鐘訊號CK非同步地執行藉由晶片選擇訊號CS#的非活化之半導體記憶裝置：其中，上述半導體記憶裝置包括輸入輸出介面(I/O)部10、控制邏輯部20，以及具有以矩陣配置之複數記憶體單元的記憶體單元陣列(圖式省略)。
I/O部10被配置為執行與外部裝置(例如，記憶體控制器)之間的訊號 (例如，晶片選擇訊號CS#、資料訊號DQ、外部時鐘訊號CK等) 的接收與傳送。另外，控制邏輯部20被配置為基於從外部裝置所接收的指令，以控制對記憶體單元的資料的讀取或寫入等操作。進一步，I/O部10、控制邏輯部20、以及記憶體單元陣列可以由專用的硬體裝置或邏輯電路配置。
與本實施例有關之半導體記憶裝置，可以是對於外部時鐘訊號CK非同步地執行藉由晶片選擇訊號CS#的非活化之任何的半導體記憶裝置 (例如，DRAM，pSRAM，SRAM等)。在本實施例中，半導體記憶裝置是以HyperBus TM介面的pSRAM為例進行說明。另外，在本實施例中，與第1圖的示例相同，寫入指令序列中的延遲計數為3並且寫入資料的叢發長度為4。在本實施例中，適當地使用並且說明與第1圖所示的訊號相同的訊號。
I/O部10包括連接到資料端子(DQ端子)的接收器11、資料時鐘(DCK)緩衝器12，延遲正反器(DFF)13、連接到晶片選擇端子(CS#端子)的接收器14、晶片選擇(CS)緩衝器15，連接到外部時鐘端子(CK端子)的接收器16、以及時鐘(CK)緩衝器17。為了簡化說明，此處未繪示I/O部10中的其他已知的配置(例如，發送或接收其他訊號(資料選通訊號，重置訊號等)的電路)。
CS緩衝器15被配置為輸出訊號CSADQX，且訊號CSADQX被配置為在有效狀態下可活化(activate，又稱為致能)接收器11。接收器11被配置為當從CS緩衝器15接收有效狀態的訊號CSADQX時，藉由DQ端子接收來自外部裝置的資料訊號DQ。在此，資料訊號DQ是根據外部時鐘訊號CK被輸入，且包括各別的特定長度(在本實施例中，8位元)的指令、位址(列位址、欄位址等)以及寫入資料。另外，接收器11將所輸入之資料訊號DQ作為訊號ADQINX輸出到DFF 13。
DCK緩衝器12被配置為根據有效狀態的訊號ENCADRV和訊號ENDQDRV被活化，其中訊號ENCADRV和訊號ENDQDRV可由指令解碼器21(將於後文描述)所提供。
另外，在訊號ENCADRV為有效狀態的期間，響應於CK緩衝器17所提供的內部時鐘訊號CLK1的時鐘的每個上升邊緣，在與上述時鐘對應的外部時鐘訊號CK的上升邊緣中，DCK緩衝器12產生用於取得所輸入的指令、位址，以及寫入資料(包括訊號ADQINX)的訊號ACLKE，並將其輸出到DFF 13。在此情況下，訊號ACLKE也可以是具有與內部時鐘訊號CLK1的時鐘相同相位的訊號。
再者，當訊號ENCADRV為有效的期間，響應於CK緩衝器17所輸入的內部時鐘訊號CLK1的時鐘的每個下降邊緣，在與上述時鐘對應的外部時鐘訊號CK的下降邊緣中，DCK緩衝器12產生用於取得所輸入的指令、位址，以及寫入資料(包括訊號ADQINX)的訊號ACLKO，並將其輸出到DFF 13。在此情況下，訊號ACLKO也可以是具有與內部時鐘訊號CLK1的時鐘相反相位的訊號。
再者，當訊號ENDQDRV為有效的期間，響應於CK緩衝器17所輸入的內部時鐘訊號CLK1的時鐘的每個下降邊緣，根據與上述時鐘對應的外部時鐘訊號CK，DCK緩衝器12產生用於所輸入的寫入資料(包括訊號ADQINX)傳輸到記憶體單元陣列的資料時鐘訊號DCLK，並將其輸出到DFF 13。在此情況下，資料時鐘訊號DCLK的時鐘寬度可以與內部時鐘訊號CLK1的時鐘寬度相同或不同。
在使晶片選擇訊號CS#有效時，根據外部時鐘訊號CK，DFF 13取得所輸入的寫入資料，並傳輸到記憶體單元陣列。另外，DFF 13被配置為即使在使晶片選擇訊號CS#無效時(高位準)，在使訊號ENCADRV或訊號ENDQDRV有效時也進行操作。另外， DFF 13是本發明中的「傳輸電路」的示例。
具體來說，當使訊號ENCADRV為有效時，每當從DCK緩衝器12接收訊號ACLKE和訊號ACLKO時，DFF 13取得從接收器11輸出的訊號ADQINX。然後，DFF 13將表示包括在訊號ADQINX中的指令和位址的訊號ADD輸出到指令解碼器21和記憶體陣列控制電路22(稍後描述)。另外，當使訊號ENDQDRV有效時，每當從DCK緩衝器12接收訊號ACLKE和訊號ACLKO時，DFF 13取得從接收器11輸出的訊號ADQINX的同時，每當DFF 13從DCK緩衝器12輸入資料時鐘訊號DCLK時，平行轉換並儲存包括已取得訊號ADQINX的寫入資料。然後，DFF 13根據資料時鐘訊號DCLK將表示包括訊號ADQINX的寫入資料的訊號DQ輸出(傳輸)到記憶體單元陣列。
接收器14將經由CS#端子從外部裝置輸入的晶片選擇訊號CS#作為內部晶片選擇訊號CSINX輸出到CS緩衝器15。
當使內部晶片選擇訊號CSINX有效 (低位準) 時，或者當使由CK緩衝器17提供的第一控制訊號CSACTB有效 (高位準)時，CS緩衝器15進行操作。具體來說，CS緩衝器15對來自接收器14的內部晶片選擇訊號CSINX進行邏輯反相，並且將反相晶片選擇訊號CSACT輸出到CK緩衝器17。 另外，CS緩衝器15將在有效(高位準)狀態下的訊號CSADQX輸出到接收器11，並且將在有效(高位準)狀態下的用於活化接收器16的訊號CSCLKX輸出到接收器16。
當從CS緩衝器15輸入有效的訊號CSCLKX時，接收器16將經由CK端子從外部裝置輸入的外部時鐘訊號CK作為訊號CLKX輸出到CK緩衝器17。另外，不論是否使晶片選擇訊號CS#有效，外部時鐘訊號CK可以以固定的頻率輸入。
當從CS緩衝器15輸入有效的(高位準)反相晶片選擇訊號CSACT時，CK緩衝器17使第一控制訊號CSACTB有效(高位準)並將其輸出到CS緩衝器15和指令解碼器21。另外，CK緩衝器17將從接收器16輸入的訊號CLKX作為內部時鐘訊號CLK1，並將其輸出到DCK緩衝器12和指令解碼器21。 內部時鐘訊號CLK1的頻率可以與外部時鐘訊號CK的頻率相同或不同。 另外，內部時鐘訊號CLK1的頻率可以隨時間變化，例如，用在臨時加速資料讀取或寫入操作。
另外，根據外部時鐘訊號CK，在第一寫入資料(在此是寫入資料(DE7，DO7))輸入期間，晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時，CK緩衝器17操作DFF 13(傳輸電路)將寫入資料(DE7，DO7)傳輸到記憶體單元陣列。 在此，CK緩衝器17是本發明中的「控制電路」的示例。
另外，上述第一寫入資料可以是寫入指令中的最後寫入資料(在本實施例中，寫入資料(DE7，DO7))。 由此，根據外部時鐘訊號CK，在寫入資料(DE7，DO7)輸入期間，即使晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時， 由於可以將寫入資料(DE7，DO7)傳輸到記憶體單元陣列，所以可以將寫入資料(DE7，DO7)寫入到記憶體單元陣列中的記憶體單元。 由此，在寫入指令中所輸入的全部的寫入資料可以適當地被寫入到半導體記憶裝置。
另外，即使晶片選擇訊號CS#在變為無效(高位準)後，CK緩衝器17也可藉由將用以操作DFF 13(傳輸電路)的第一控制訊號CSACTB維持在有效(高位準)狀態而使DFF 13運作，第一控制訊號CSACTB(控制訊號)係基於晶片選擇訊號CS#而產生。由此，即使當晶片選擇訊號CS#從有效變為無效時，由於使第一控制訊號CSACTB有效(高位準)，所以可以基於有效的第一控制訊號CSACTB來操作DFF 13。
另外，內部時鐘訊號CLK1係基於外部時鐘訊號CK而產生，在用於產生上述資料時鐘訊號DCLK的內部時鐘訊號CLK1為有效(高位準)的期間，CK緩衝器17可以維持第一控制訊號CSACTB(控制訊號)在有效(高位準)狀態；上述資料時鐘訊號DCLK係用於傳輸第一寫入資料(在此為寫入資料(DE7，DO7))到記憶體單元陣列的訊號。由此，基於內部時鐘訊號CLK1，當產生用於將寫入資料(DE7，DO7)傳輸到記憶體單元陣列的資料時鐘訊號DCLK時，可以操作DFF 13。根據所產生的內部時鐘訊號CLK1，可以將寫入資料(DE7，DO7)傳輸到記憶體單元陣列。
另外，在晶片選擇訊號CS#從有效(低位準)變為無效(高位準)之後到下一次有效之期間，CK緩衝器17結束DFF 13(傳輸電路)的操作。由此，晶片選擇訊號CS#在下一次有效(即，下一次讀或寫入操作開始)前，可以重置DFF 13。
接下來，將說明控制邏輯部20的配置。控制邏輯部20包括指令解碼器21和記憶體陣列控制電路22。另外，為了簡化說明，此處未表示控制邏輯部20中的其他已知的配置(例如，控制記憶體單元的更新操作的電路)。
當從CK緩衝器17輸入有效的(高位準)第一控制訊號CSACTB時，在從CK緩衝器17輸入的內部時鐘訊號CLK1的特定時鐘(在第4圖的示例中，第一時鐘)的上升邊緣到特定時鐘(在第4圖的示例中，第三時鐘)的下降邊緣期間，指令解碼器21將有效的(高位準)訊號ENCADRV輸出到DCK緩衝器12。另外，當從CK緩衝器17輸入的有效的第一控制訊號CSACTB時，在內部時鐘訊號CLK1的特定時鐘(在第4圖的示例中，第六時鐘)的上升邊緣到特定時鐘(在第4圖的示例中，第七時鐘)的下降邊緣期間，指令解碼器21將有效的(高位準)訊號ENDQDRV輸出到DCK緩衝器12。
另外，基於從DFF 13輸入的訊號ADD而識別出所輸入的全部的列位址之後，當輸入內部時鐘訊號CLK1的時鐘(在第4圖的示例中，第三時鐘)時，指令解碼器21藉由所輸入的列位址，將用於活化所選擇的字線的列控制訊號RAS有效(高位準)，並且輸出到記憶體陣列控制電路22。
另外，在內部時鐘訊號CLK1的特定時鐘(在第4圖的示例中，各別的第六時鐘和第七時鐘)的下降邊緣中，指令解碼器21根據與上述時鐘對應的外部時鐘訊號CK，將用於選擇所輸入的寫入資料寫入到記憶體陣列的位元線的欄控制訊號CASP有效(高位準)，並且將其輸出到記憶體陣列控制電路22。 在此，基於包括從DFF 13輸入的訊號ADD的欄位址來選擇記憶體單元的位元線。
另外，當從CK緩衝器17輸入無效(低位準)的第一控制訊號CSACTB時，在欄控制訊號CASP的時鐘(在第4圖的示例中，第七時鐘)的下降邊緣中，指令解碼器21將用於預充電訊號PRE有效(高位準)，並輸出到記憶體陣列控制電路22，同時使列控制訊號RAS無效(低位準)。上述欄控制訊號CASP是用於選擇最後的寫入資料(在第4圖的示例中，寫入資料(DE7，DO7))寫入到記憶體單元的位元線的訊號。
進一步，當經過特定的預先充電時間時，指令解碼器21使訊號PRE無效(低位準)，結束操作，並轉移到待機狀態。
基於從DFF 13輸入的訊號ADD、從指令解碼器21輸入的列控制訊號RAS、欄控制訊號CASP、以及訊號PRE，記憶體陣列控制電路22控制對記憶體單元陣列的指令、位址、以及資料。進一步，因為對記憶體單元陣列的指令，位址和資料的控制細節與已知的技術相同，因此在本實施例中將省略其說明。
接下來，參照於第3圖，說明關於一部分的CK緩衝器17的配置和操作。參照第3圖的(a)，本發明一實施例的CK緩衝器17包括P通道型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)100，N通道型MOSFET 101，四個反相器102、103、104、105和延遲電路106。
P通道型MOSFET 100的源極連接到高電壓電源，MOSFET 100的汲極連接到反相器103的高電壓電源側。內部時鐘訊號CLK1被輸入到MOSFET 100的閘極。
N通道型MOSFET 101的汲極連接到反相器103的低電壓電源側。MOSFET 101的源極連接到低電壓電源。MOSFET 101的閘極連接到反相器102的輸出端子。
內部時鐘訊號CLK1被輸入到反相器102的輸入端子。反相器102將所輸入的內部時鐘訊號CLK1進行邏輯反相，並且將邏輯反相後的訊號輸出到MOSFET 101的閘極。
反相晶片選擇訊號CSACT被輸入到反相器103的輸入端子。反相器103的輸出端子連接到反相器104的輸入端子。當各別的MOSFET 100和MOSFET 101處於導通狀態時，操作反相器103。具體來說，反相器103對反相晶片選擇訊號CSACT進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器104。
反相器104的輸入端子連接到反相器103的輸出端子。反相器104的輸出端子連接到延遲電路106。 反相器104將從反相器103輸出的訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到延遲電路106。
反相器105的輸入端子連接到反相器104和延遲電路106之間的節點n01。另外，反相器105的輸出端子連接到反相器103與反相器104之間的節點。 反相器105將從反相器104輸出的訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器104。
延遲電路106將從反相器104輸出的訊號延遲特定時間，並且將延遲的訊號作為第一控制訊號CSACTB輸出到CS緩衝器15和指令解碼器21。
接下來，參照第3圖的(b)說明關於如第3圖的(a)所示的一部分的CK緩衝器17的操作。於本實施例中，在用於輸入如第4圖所示的寫入資料(DE7，DO7)的外部時鐘訊號CK的時鐘(第七時鐘)為有效的期間，晶片選擇訊號CS#從有效(低位準)變為無效(高位準)。首先，當使反相晶片選擇訊號CSACT有效(高位準)，並且使內部時鐘訊號CLK1無效(低位準)時，反相晶片選擇訊號CSACT經由反相器103和104被輸入到延遲電路106。然後，將延遲電路106所輸入的訊號進行延遲，並且從延遲電路106輸出作為有效的(高位準)第一控制訊號CSACTB。
接下來，當使外部時鐘訊號CK的第七時鐘有效(高位準)時，在時間t1中，使內部時鐘訊號CLK1的第七時鐘有效(高位準)。 在此情況下，由於各別的MOSFET 100和MOSFET 101變為截止狀態，所以反相器103的操作停止，並且反相器103的輸出端子的電位維持在低位準。由此，從延遲電路106輸出的第一控制訊號CSACTB維持在有效(高位準)狀態。
然後，在時間t2中，在外部時鐘訊號CK的第七個時鐘為有效的期間，晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時，反相晶片選擇訊號CSACT從有效變為無效(低位準)。 在此，由於使內部時鐘訊號CLK1的第七時鐘保持為有效(高位準)，所以各別的MOSFET 100和MOSFET 101都保持在截止狀態。因此，從延遲電路106輸出保持為有效的第一控制訊號CSACTB。
這樣一來，內部時鐘訊號CLK1係基於外部時鐘訊號CK而產生，在用於產生資料時鐘訊號DCLK的內部時鐘訊號CLK1為有效的期間，CK緩衝器17維持第一控制訊號CSACTB在有效狀態；上述資料時鐘訊號DCLK係用於傳輸寫入資料(DE7，DO7)到記憶體單元陣列的訊號。
進一步，基於從延遲電路106輸出的第一控制訊號CSACTB，指令解碼器21輸出有效的訊號ENDQDRV。 另外，DCK緩衝器12產生用於將寫入資料(DE7，DO7)傳輸到記憶體單元陣列的資料時鐘訊號DCLK，並將其輸出到DFF 13。另外，DFF 13根據訊號ACLKE、訊號ACLKO、以及資料時鐘訊號DCLK的輸入而取得訊號ADQINX，並且將表示包括訊號ADQINX的寫入資料的訊號DQ輸出(傳輸)到記憶體單元陣列。
這樣一來，即使晶片選擇訊號CS#變為無效(高位準)，CK緩衝器17仍可藉由將用以操作DFF 13的第一控制訊號CSACTB維持在有效(高位準)狀態而使DFF 13運作，第一控制訊號CSACTB係基於晶片選擇訊號CS#而產生。
另外，這樣一來，根據外部時鐘訊號CK，在寫入資料(DE7，DO7)輸入期間，晶片選訊號CS#從有效(低位準)變為無效(高位準)時，CK緩衝器17操作DFF 13以將寫入資料(DE7，DO7)傳輸到記憶體單元陣列。
接下來，在時間t3中，當內部時鐘訊號CLK1的第七時鐘從有效(高位準)變為無效(低位準)時，各別的MOSFET 100和MOSFET 101變為導通狀態。在此情況下，反相器103將無效的(低位準)反相晶片選擇訊號CSACT進行邏輯反相，並輸出邏輯反相後的訊號。然後，從反相器103輸出的訊號經由反相器104輸入到延遲電路106。然後，將延遲電路106所輸入的訊號進行延遲，在時間t4中，從延遲電路106輸出無效(低位準)的第一控制訊號CSACTB。此時，基於從延遲電路106輸出的第一控制訊號CSACTB，指令解碼器21輸出無效(低位準)的訊號ENDQDRV。由此，結束DCK緩衝器12的操作，進一步，結束DFF 13的操作。
於一實施例中，延遲電路106中的延遲時間可以任意設定，例如，可以設定為小於半導體記憶裝置中的讀取或寫入操作之間晶片選擇訊號CS#的無效持續時間(例如，在HyperBus TM介面規格中的tCSHI)。在此情況下，在晶片選擇訊號CS#從有效變為無效之後，再到下一次有效時之期間，CK緩衝器17可以結束DFF 13的操作。
第4圖係為當輸入寫入指令時半導體記憶裝置中的訊號的變化的時序圖。首先，當晶片選擇訊號CS#從無效(高位準)變為有效(低位準)時，藉由使內部晶片選擇訊號CSINX有效(低位準)，CS緩衝器15開始操作。此時，藉由使反相晶片選擇訊號CSACT有效(高位準)，CK緩衝器17開始運作(即被啟用或被活化)。 另外，當使訊號CSADQX和訊號CSCLKX有效(高位準)時，接收器11和接收器16開始運作。另外，藉由使第一控制訊號CSACTB有效(高位準)時，指令解碼器21開始運作，根據上述動作，DCK緩衝器12，DFF 13和記憶體陣列控制電路22開始運作。
接下來，在從外部時鐘訊號CK的第一時鐘的上升邊緣至第三時鐘的下降邊緣之間輸入指令(CMD)、列位址(RA)、以及欄位址(CA)。 然後，在外部時鐘訊號CK的第二時鐘的下降邊緣中，當輸入全部的列位址時，響應於根據外部時鐘訊號CK所產生的內部時鐘訊號CLK1的第三時鐘的上升邊緣，使列控制訊號RAS有效，上述列控制訊號RAS為用於活化由輸入的列位址所選擇的字線的訊號。由此，藉由列位址，以使選擇的字線活化。
接下來，在外部時鐘訊號CK的第六時鐘的上升邊緣和下降邊緣中，輸入寫入資料(DE6，DO6)。 然後，響應於內部時鐘訊號CLK1的第六時鐘的下降邊緣，使資料時鐘訊號DCLK的時鐘(第六時鐘)有效，上述資料時鐘訊號DCLK為用於藉由外部時鐘訊號CK的第六時鐘所輸入的資料(DE6，DO6)傳輸到記憶體單元陣列的訊號。根據上述時鐘，寫入資料(DE6，DO6)被傳輸到記憶體單元陣列。
然後，在使內部時鐘訊號CLK1的第六時鐘無效(低位準)之後，使欄控制訊號CASP的時鐘(第六時鐘)有效(高位準)，上述欄控制訊號CASP為用於選擇寫入資料(DE6，DO6)寫入到記憶體單元的位元線的訊號，並且使由欄位址所選擇的位元線活化。由此，藉由外部時鐘訊號CK的第六時鐘，所輸入的寫入資料(DE6，DO6)被寫入到記憶體單元。
接下來，在外部時鐘訊號CK的第七時鐘的上升邊緣和下降邊緣中，輸入寫入資料(DE7，DO7)。 在此，在外部時鐘訊號CK的第七時鐘有效(高位準)期間，當晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時，使內部晶片選擇訊號CSINX無效(高位準)，進一步，使反相晶片選擇訊號CSACT無效(低位準)。
另一方面，如第3圖的(b)所述，在晶片選擇訊號CS#從有效(低位準)變為無效(高位準)後，第一控制訊號CSACTB仍可維持在有效(高位準)狀態，使得訊號CSADQX和訊號CSCLKX也維持在有效(高位準)狀態。在此情況下，接收器11和接受器16，DCK緩衝器12，DFF 13，CS緩衝器15，CK緩衝器17，指令解碼器21和記憶體陣列控制電路22繼續運作。由此，在內部時鐘訊號CLK1的第七時鐘的下降邊緣中，使資料時鐘訊號DCLK的時鐘(第七時鐘)有效(高位準)，上述資料時鐘訊號DCLK為用於由外部時鐘訊號CK的第七時鐘所輸入的資料(DE7，DO7)傳輸到記憶體單元陣列的訊號。藉由上述有效的資料時鐘訊號DCLK，所輸入的資料(DE7，DO7)被傳輸到記憶體單元陣列。
然後，在使內部時鐘訊號CLK1的第七時鐘無效(低位準)之後，使欄控制訊號CASP的時鐘(第七時鐘)有效(高位準)，上述欄控制訊號CASP為用於選擇寫入資料(DE7，DO7) 寫入到記憶體單元的位元線的訊號，並且將由欄位址所選擇的位元線活化。由此，由外部時鐘訊號CK的第七時鐘所輸入的寫入資料(DE7，DO7)被寫入到記憶體單元。
進一步，在從內部時鐘訊號CLK1的第七時鐘無效(低位準)開始經過特定時間後，使第一控制訊號CSACTB無效(低位準)，以使訊號CSADQX和訊號CSCLKX無效(低位準)。藉此，接收器11、接收器16、DCK緩衝器12、DFF 13、CS緩衝器15、以及CK緩衝器17結束運作。
另外，在欄控制訊號CASP的第七時鐘的下降邊緣中，將用於預充電訊號PRE有效(高位準)，同時列控制訊號RAS無效(低位準)。 然後，當經過特定的預先充電期間時，使訊號PRE無效(低位準)。此時，指令解碼器21和記憶體陣列控制電路22結束運作。
如此，根據外部時鐘訊號CK，在寫入資料(DE7，DO7)輸入期間，當晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時，可以將寫入資料(DE7，DO7)傳輸到記憶體單元陣列，並且可以將寫入資料(DE7，DO7)寫入到記憶體單元陣列中的記憶體單元。
如上所述，根據與本實施例有關的半導體記憶裝置，根據外部時鐘訊號CK，在寫入資料(DE7，DO7)(第一寫入資料)輸入期間，即使晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時，仍可以將寫入資料(DE7，DO7)傳輸到記憶體單元陣列，並且可以將寫入資料(DE7，DO7)寫入到記憶體單元陣列中的記憶體單元。由此，即使在資料寫入操作期間執行半導體記憶裝置的非活化時，仍可以適當地將資料寫入到半導體記憶裝置。
另外，根據與本實施例有關的半導體記憶裝置，無論是否使晶片選擇訊號CS#有效(低位準)，即使外部時鐘訊號CK以固定頻率輸入時，可以將寫入資料(DE7，DO7)(第一寫入資料)傳輸到記憶體單元陣列，並且可以將寫入資料(DE7，DO7)寫入到記憶體單元陣列中的記憶體單元。另外，根據與本實施例有關的半導體記憶裝置，從外部裝置對半導體記憶裝置的外部時鐘訊號的供應時序不受限制(例如，擴大或縮小外部時鐘訊號的連續兩個時鐘的間隔等)。由於可以以固定的頻率將外部時鐘訊號提供給半導體記憶裝置，因此可以實現提高操作性的半導體記憶裝置。
在下文中，將說明關於本發明的實施例2。本實施例的半導體記憶裝置與實施例1的不同之處在於，CK緩衝器17(控制電路)操作DFF 13(傳輸電路)，直到寫入資料(DE7，DO7)(第一寫入資料)寫入到記憶體單元陣列中的任何記憶體單元為止。 在下文中，將說明關於與實施例1不同的配置。
第5圖係為與本實施例有關之半導體記憶裝置之 I/O部以及控制邏輯部20之配置方塊圖。在第5圖的示例中，第二控制訊號CSACTC(控制訊號)係基於晶片選擇訊號CS#而產生，以及用於操作DFF 13的第二控制訊號CSACTC係從CK緩衝器17輸入到指令解碼器21。
當從CS緩衝器15輸入有效(高位準)的反相晶片選擇訊號CSACT時，CK緩衝器17使第一控制訊號CSACTB有效(高位準)，並將其輸出到CS緩衝器15和指令解碼器21。另外，在本實施例中，當從CS緩衝器15輸入有效(高位準)的反相晶片選擇訊號CSACT時，CK緩衝器17使第二控制訊號CSACTC有效(高位準)，並且將其輸出到指令解碼器21。
另外，在本實施例中，在用於選擇寫入資料(DE7，DO7)(第一寫入資料)寫入到記憶體單元的位元線的欄控制訊號CASP為有效(高位準)的期間，CK緩衝器17操作DFF 13(傳輸電路)。 由此，由於在用於選擇寫入資料(DE7，DO7)寫入到記憶體單元的位元線的欄控制訊號CASP為有效(高位準)的期間，可以操作DFF 13，因此，寫入資料(DE7，DO7)可以更確實地傳輸到記憶體單元陣列。
在本實施例中，當從CK緩衝器17輸入有效的(高位準)第一控制訊號CSACTB或有效的(高位準)第二控制訊號CSACTC時，在從CK緩衝器17輸入的內部時鐘訊號CLK1的特定時鐘(在此為第一時鐘)的上升邊緣到特定時鐘(在此為第三時鐘)的下降邊緣期間，指令解碼器21將有效的(高位準)訊號ENCADRV輸出到DCK緩衝器12。另外，當從CK緩衝器17輸入有效的(高位準)第一控制訊號CSACTB或有效的(高位準)第二控制訊號CSACTC時，在從CK緩衝器17輸入的內部時鐘訊號CLK1的特定時鐘(在此為第六時鐘)的上升邊緣到特定時鐘(在此為第七時鐘)的下降邊緣期間，指令解碼器21將有效的(高位準)訊號ENDQDRV輸出到DCK緩衝器12。
接下來，參照第6圖的(a)，CK緩衝器17包括延遲電路200，串聯連接到三個反相器201、202、203，NAND電路204，串聯連接到三個反相器205、206、207，NOR電路208，反相器209，用兩個NAND電路210、211所構成的RS正反器，兩個反相器212、213，P通道型MOSFET  214，N通道型MOSFET 215，以及三個反相器216、217、218。
內部時鐘訊號CLK1被輸入到延遲電路200。 延遲電路200將輸入的內部時鐘訊號CLK1延遲特定時間，並且將延遲訊號CLK1D輸出到NAND電路204和反相器201。
反相器201的輸入端子連接到延遲電路200和NAND電路204之間的節點。另外，反相器203對經由反相器201和202輸入的訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到NAND電路204。
從延遲電路200輸出的訊號CLK1D被輸入到NAND電路204的一個輸入端子。另外，從反相器203輸出的訊號被輸入到NAND電路204的另一個輸入端子。另外，NAND電路204基於輸入訊號執行NAND計算，並且將訊號CLKDRP作為計算結果輸出到NAND電路210。
欄控制訊號CASP被輸入到反相器205的輸入端子。另外，反相器207經由反相器205和206對所輸入的訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到NOR電路208。
欄控制訊號CASP被輸入到NOR電路208的一個輸入端子。另外，從反相器207輸出的訊號被輸入到NOR電路208的另一個輸入端子。另外，NOR電路208基於輸入訊號執行NOR計算，並且將計算結果輸出到反相器209。
反相器209對從NOR電路208輸入的訊號進行邏輯反相，並且將邏輯反相後的訊號作為訊號CASPFP輸出到NAND電路211。
從NAND電路204輸出的訊號CLK1DRP被輸入到RS正反器的NAND電路210的一個輸入端子。另外，NAND電路210的另一個輸入端子連接到NAND電路211的輸出端子。另外，NAND電路210的輸出端子連接到反相器212的輸入端子和NAND電路211的一個輸入端子。另外，從反相器209輸出的訊號CASPFP被輸入到NAND電路211的另一個輸入端子。
反相器212對從NAND電路210輸出的訊號進行邏輯反相，並且將邏輯反相後的訊號作為訊號MASK2輸出到反相器213和MOSFET 215。
反相器213對從反相器212輸出的訊號MASK2進行邏輯反相，並且將邏輯反相後的訊號作為訊號MASK1輸出到MOSFET 214。
進一步，MOSFET 214、215和三個反相器216、217、218的配置使訊號MASK1輸入到MOSFET 214的閘極，訊號MASK2輸入到MOSFET 215的閘極，除了如第6圖的(a)所示的節點n01的訊號被輸入到反相器216，以及第二控制訊號CSACTC從反相器217輸出之外，與第3圖的(a)所示的MOSFET 100、101和三個反相器103、104、105的配置相同。
參照第6圖的(b)，首先，當使反相晶片選擇訊號CSACT有效(高位準)，使內部時鐘訊號CLK1無效(低位準)，以及使欄控制訊號CASP無效(低位準)時，訊號MASK1變為低位準，以及訊號MASK2變為高位準。 由此，反相器216對節點n01所輸入的訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器217。另外，反相器217對輸入訊號進行邏輯反相，並輸出邏輯反相後的訊號作為有效(高位準)的第二控制訊號CSACTC。
接下來，當使外部時鐘訊號CK的第六時鐘有效(高位準)時，在時間t11中，使內部時鐘訊號CLK1的第六時鐘有效(高位準)。 之後，使訊號CLK1D有效(高位準)，並且將訊號CLK1DRP變為低位準。 此時，藉由設定RS正反器，訊號MASK1變為高位準，以及訊號MASK2變為低位準。在此情況下，由於各別的MOSFET 214和MOSFET 215變為截止狀態，所以停止反相器216的運作，並且反相器216的輸出端子的電位維持在低位準。 由此，第二控制訊號CSACTC維持在有效(高位準)狀態。
接下來，在從內部時鐘訊號CLK1的第六時鐘的下降邊緣開始經過特定時間後，使欄控制訊號CASP的時鐘(第六時鐘) 有效(高位準)。由此，由外部時鐘訊號CK的第六時鐘所輸入的寫入資料(DE6，DO6)寫入到記憶體單元。然後，當使欄控制訊號CASP的時鐘(第六時鐘)無效(低位準)時，在時間t12中，訊號CASPFP變為低位準。此時，藉由重置RS正反器，訊號MASK1變為低位準，以及訊號MASK2變為高位準。在此情況下，各別的MOSFET 214和MOSFET 215變為導通狀態，並且反相器216對節點n01的輸入訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器217。在此，由於節點n01的訊號的邏輯位準與第一控制訊號CSACTB的邏輯位準相同(此時為高位準)，所以第二控制訊號CSACTC維持在有效(高位準)狀態。
接下來，在時間t13中，基於使內部時鐘訊號CLK1的第七時鐘有效(高位準)，訊號CLK1DRP變為低位準。在此情況下，如上所述，基於重置RS觸發器，各別的MOSFET 214和MOSFET 215變為截止狀態。由此，第二控制訊號CSACTC維持在有效(高位準)狀態。
接下來，當在內部時鐘訊號CLK1的第七時鐘為有效(高位準)的期間，反相晶片選擇訊號CSACT從有效(高位準)變為無效(低位準)時，在從內部時鐘訊號CLK1的第七時鐘有效(高位準)開始經過特定時間後，使第一控制訊號CSACTB無效(低位準)。
然後，在從內部時鐘訊號CLK1的第七時鐘的下降邊緣開始經過特定時間後，使欄控制訊號CASP的時鐘(第七時鐘)有效(高位準)。由此，由外部時鐘訊號CK的第七時鐘所輸入的寫入資料(DE7，DO7)寫入到記憶體單元。然後，當使欄控制訊號CASP的時鐘（第7時鐘）無效(低位準)時，在時間t14中，訊號CASPFP變為低位準。此時，藉由重置RS正反器，訊號MASK1變為低位準，以及訊號MASK2變為高位準。在此情況下，各別的MOSFET 214和MOSFET 215變為導通狀態，並且反相器216對節點n01的輸入訊號進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器217。在此，由於節點n01的訊號的邏輯位準與第一控制訊號CSACTB的邏輯位準相同(此時為低位準)，因此使第二控制訊號CSACTC無效(低位準)。
此時，由於使各別的第一控制訊號CSACTB和第二控制訊號CSACTC無效(低位準)，因此指令解碼器21輸出無效(低位準)的訊號ENDQDRV。 由此，結束DCK緩衝器12的運作，並且進一步，結束DFF 13的運作。
以此方式，在用於選擇寫入資料(DE7，DO7)寫入到記憶體單元的位元線的欄控制訊號CASP為有效的期間，CK緩衝器17可以操作DFF 13。
另外，根據外部時鐘訊號CK，在寫入資料(DE7，DO7) 輸入期間，即使晶片選擇訊號CS#從有效(低位準)變為無效(高位準)，CK緩衝器17也可以操作DFF 13，直到寫入資料(DE7，DO7)寫入到記憶體單元陣列中的任何記憶體單元為止。
進一步，在本實施例中，應當注意，必需設定延遲電路200的延遲時間，以使RS正反器交互地設定和重置(即，在使下一次內部時鐘訊號CLK1的延遲訊號CLK1D的時鐘(例如，第七時鐘)有效(高位準)之前，使基於內部時鐘訊號CLK1的時鐘(例如，第六時鐘)所產生的欄控制訊號CASP的時鐘(例如，第六時鐘)無效(低位準))。
第7圖係為當輸入寫入指令時本實施例中的半導體記憶裝置中的訊號的時間變化的時序圖。在此，將說明與第4圖所示的時序圖不同的部分。
首先，當晶片選擇訊號CS#從無效(高位準)變為有效(低位準)時，使內部晶片選擇訊號CSINX有效(低位準)，並且使反相晶片選擇訊號CSACT有效(高位準)。由此，使第一控制訊號CSACTB和第二控制訊號CSACTC有效(高位準)。
在此，如第6圖的(b)所述，直到將用於選擇寫入資料(DE7，DO7) 寫入到記憶體單元的位元線的欄控制訊號CASP的時鐘(第七時鐘)無效(低位準)為止的期間，第二控制訊號CSACTC維持在有效(高位準)狀態。在此情況下，如第7圖所示，因為第二控制訊號CSACTC的有效(高位準)狀態比第一控制訊號CSACTB的有效(高位準)狀態長，所以基於有效的第二控制訊號CSACTC，以使DCK緩衝器12和DFF 13長時間操作。由此，與實施例1相比，由於可以擴大資料時鐘訊號DCLK的第七時鐘的寬度，所以可以更確實地將寫入資料(DE7，DO7)傳輸到記憶體單元陣列。
如上所述，根據本實施例有關的半導體記憶裝置，由於直到寫入資料(DE7，DO7)(第一寫入資料)寫入到記憶體單元為止仍可以操作DFF 13(傳輸電路)，所以可以更確實地將寫入資料(DE7，DO7)(第一寫入資料)傳輸到記憶體單元陣列。
在下文中，將說明上述實施例2的變形例。在本變形例中，與實施例2的不同之處在於，藉由寫入資料(DE7，DO7)(第一寫入資料)寫入到任何記憶體單元，CK緩衝器17(控制電路)可以操作DFF 13(傳輸電路)，直到寫入指令中寫入到任何的記憶體單元的寫入資料的數量達到寫入指令中所輸入的寫入資料的數量為止。在下文中，將說明與實施例2不同的配置。
第8圖係為與本發明之變形例有關之半導體記憶裝置之I/O部10以及控制邏輯部20之配置圖。在第8圖的示例中，CK緩衝器17被配置為基於從指令解碼器21所輸入的訊號MASK1，輸出第二控制訊號CSACTC。
接下來，參照第9圖，將說明關於在本變形例中的指令解碼器21和CK緩衝器17的配置。參照第9圖的(a)，指令解碼器21包括第一計數器300、第二計數器301、比較器30、反相器303、以及NAND電路304。
在表示寫入操作狀態的訊號WRSTA在有效(高位準)狀態下輸入期間，在從CK緩衝器17輸入的內部時鐘訊號CLK1的時鐘的寫入資料中，在每個與上述寫入資料對應的時鐘的下降邊緣時，第一計數器300對寫入資料中所輸入的寫入資料的數量進行計數。然後，第一計數器300將表示計數值的訊號CNTDIN輸出到比較器302。
在此，訊號WRSTA可以藉由指令解碼器21產生。根據外部時鐘訊號CK，當輸入指令(CMD)表示為寫入指令時，指令解碼器21可以產生有效(高位準)的訊號WRSTA。
訊號WRSTA在有效(高位準)狀態下輸入期間，在每個從指令解碼器21輸入的欄控制訊號CASP的時鐘的下降邊緣時，第二計數器301對在寫入指令中寫入到任何的記憶體單元的寫入資料的數量進行計數。然後，第二計數器301將表示計數值的訊號CNTWR輸出到比較器302。
比較器302將從第一計數器300輸入的訊號CNTDIN與從第二計數器301輸入的訊號CNTWR進行比較。然後，當由各別的訊號CNTDIN和CNTWR的表示值一致時，比較器302將高位準訊號WRMTC輸出到NAND電路304。另外，當由各別的訊號CNTDIN和CNTWR的表示值不一致時，比較器302將低位準訊號WRMTC輸出到NAND電路304。
反相器303對從CK緩衝器17輸入的內部時鐘訊號CLK1進行邏輯反相，並且將邏輯反相後的訊號輸出到NAND電路304。
從比較器302輸出的訊號WRMTC被輸入到NAND電路304的一個輸入端子。另外，從反相器303輸出的訊號被輸入到NAND電路304的另一個輸入端子。另外，NAND電路304基於輸入訊號執行NAND計算，並將計算結果訊號MASK1輸出到CK緩衝器17。
接下來，參照於第9圖的(b)，將說明一部分的CK緩衝器17的配置。CK緩衝器17包括P通道型MOSFET 400，N通道型MOSFET 401以及四個反相器402、403、404和405。
進一步，MOSFET 400、401和四個反相器402、403、404、405的配置為，除了訊號MASK1輸入到MOSFET 400的閘極，訊號MASK2輸入到MOSFET 401的閘極，以及從反相器404輸出控制訊號CSACTC之外，與第3圖(a)所示的MOSFET 100、101和四個反相器102、103、104、105的配置相同。
參照第10圖，將說明第9圖(a)所示的一部分的指令解碼器21的操作，以及第9圖(b)所示的一部分的CK緩衝器17的操作。在此，第10圖的(a)表示，在使下一次內部時鐘訊號CLK1的的時鐘(例如，第七時鐘)有效(高位準)之前，使基於內部時鐘訊號CLK1的時鐘(例如，第六時鐘)所產生的欄控制訊號CASP的時鐘(例如，第六時鐘)無效(低位準)的情況。另外，第10圖的(b)表示，在使下一次內部時鐘訊號CLK1的的時鐘(例如，第七時鐘)有效(高位準)之前，使基於內部時鐘訊號CLK1的時鐘(例如，第六時鐘)所產生的欄控制訊號CASP的時鐘(例如，第六時鐘)沒有無效(低位準)的情況。
首先，參照第10圖的(a)，當使反相晶片選擇訊號CSACT有效(高位準)，使內部時鐘訊號CLK1無效(低位準)，以及由第一計數器300和第二計數器301的計數值一致時(即，訊號WRMTC為高位準)，訊號MASK1為低位準，以及訊號MASK2為高位準。由此，反相器403對所輸入的反相晶片選擇訊號CSACT進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器404。另外，反相器404對輸入訊號進行邏輯反相，並輸出邏輯反相後的訊號作為有效(高位準)的第二控制訊號CSACTC。
接下來，當使外部時鐘訊號CK的第六時鐘有效(高位準)時，在時間t21中，使內部時鐘訊號CLK1的第六時鐘有效(高位準)。 此時，訊號MASK1變為高位準，以及訊號MASK2變為低位準。 在這種情況下，由於各別的MOSFET 400和MOSFET 403變為截止狀態，所以停止反相器403的運作，並且反相器403的輸出端子的電位維持在低位準。由此，第二控制訊號CSACTC維持在有效(高位準)狀態。
接下來 ，在時間t22中，使內部時鐘訊號CLK1的第六時鐘無效(低位準)。此時，藉由第一計數器300的計數值增加，因為各別的訊號CNTDIN和CNTWR的值不同，所以訊號WRMTC變為低準。在這種情況下，由於訊號MASK2為低位準，因此第二控制訊號CSACTC維持在有效(高位準)狀態。
然後，在從內部時鐘訊號CLK1的第六時鐘的下降邊緣開始經過特定時間後，使欄控制訊號CASP的時鐘(第六時鐘)有效(高位準)。由此，由外部時鐘訊號CK的第六時鐘所輸入的寫入資料(DE6，DO6)寫入到記憶體單元。然後，在時間t23中，當使欄控制訊號CASP的時鐘(第六時鐘)無效(低位準)時，第二計數器301的計數值增加。由此，因為各別的訊號CNTDIN和CNTWR的值相等，所以訊號WRMTC變為高位準。另外，當訊號MASK1變為低位準，並且訊號MASK2變為高位準時，反相器403開始操作。進一步，此時，第二控制訊號CSACTC維持在有效(高位準)狀態。
另外，內在部時鐘訊號CLK1的第七時鐘為有效(高位準)的期間，晶片選擇訊號CS#從有效(低位準)變為無效(高位準)時，反相晶片選擇訊號CSACT從有效(高位準)變為無效(低位準)。
接下來，在時間t24中，使內部時鐘訊號CLK1的第七時鐘無效(低位準)。此時，藉由第一計數器300的計數值增加，因為各別的訊號CNTDIN和CNTWR的值不同，所以訊號WRMTC變為低位準。在此，因為訊號MASK2為低位準，所以第二控制訊號CSACTC維持在有效(高位準)狀態。
然後，在從內部時鐘訊號CLK1的第七時鐘的下降邊緣開始經過特定時間後，使欄控制訊號CASP的時鐘(第七時鐘)有效(高位準)。由此，由外部時鐘訊號CK的第七時鐘所輸入的寫入資料(DE7，DO7)寫入到記憶體單元。然後，在時間t25中，當使欄控制訊號CASP的時鐘(第七時鐘)無效(低位準)時，第二計數器301的計數值增加。由此，因為各別的訊號CNTDIN和CNTWR的值相等，所以訊號WRMTC變為高位準。另外，當訊號MASK1變為低位準，並且訊號MASK2變為高位準時，反相器403開始運作。反相器403對輸入的反相晶片選擇訊號CSACT進行邏輯反相，並且將邏輯反相後的訊號輸出到反相器404。在此，因為第一控制訊號CSACTB的邏輯位準與反相晶片選擇訊號CSACT的邏輯位準相同(此時為低位準)，所以使第二控制訊號CSACTC無效(低位準)。
此時，因為使各別的第一控制訊號CSACTB和第二控制訊號CSACTC無效(低位準)，所以指令解碼器21輸出無效(低位準)的訊號ENDQDRV。 由此，結束DCK緩衝器12的運作，並且進一步，結束DFF 13的運作。
以此方式，藉由將寫入資料(DE7，DO7)寫入任何記憶體單元，CK緩衝器17可以操作DFF13，直到寫入指令中寫入到任何的記憶體單元的寫入資料的數量達到上述寫入指令中輸入的寫入資料的數量為止。
接下來，將說明關於第10圖(b)所示的情況。 在此，時間t31中和時間t32中的各別的訊號的狀態與第10圖(a)的時間t21中和時間t22中的各別的訊號的狀態相同。
在時間t33中，在欄控制訊號CASP的時鐘(第七時鐘) 為有效(高位準)的期間，當使內部時鐘訊號CLK1的第七時鐘有效(高位準)時，因為各別的訊號CNTDIN，和CNTWR的值仍然不同，所以訊號WRMTC變為低位準。另外，由於訊號MASK2為低位準，因此第二控制訊號CSACTC維持在有效(高位準)狀態。
接下來，在時間t34中，當使欄控制訊號CASP的時鐘(第六時鐘)無效(低位準)時，第二計數器301的計數值增加。由此，因為各別的訊號CNTDIN和CNTWR的值相等，所以訊號WRMTC變為高位準。在此，由於使內部時鐘訊號CLK1的第七時鐘有效(高位準)，因此訊號MASK2仍然為低位準。因此，第二控制訊號CSACTC維持在有效(高位準)狀態。
然後，在時間t35中，使內部時鐘訊號CLK1的第七時鐘無效(低位準)。此時，藉由第一計數器300的計數值的增加，因為各別的訊號CNTDIN和CNTWR的值不同，所以訊號WRMTC變為低位準。在這種情況下，由於訊號MASK2為低位準，因此第二控制訊號CSACTC維持在有效(高位準)狀態。
在時間t36中的各別的訊號的狀態與第10圖(a)中在時間t25中的各別的訊號的狀態相同。
如上所述，根據本變形例，無需調整在內部時鐘訊號CLK1與欄控制訊號CASP之間的有效時序，就可以獲得與上述實施例2相同的效果。進一步，由於當輸入寫入指令時本變形例的半導體記憶裝置中的訊號的時間變化與上述實施例2的訊號的時間變化相同，因此將其省略說明。
如上所述，根據本變形例的半導體記憶裝置，直到在寫入指令中寫入到記憶體單元的寫入資料的數量達到在寫入指令中輸入的寫入資料的數量(即，寫入資料(DE7，DO7)( 第一寫入資料)寫入到記憶體單元)為止，由於維持DFF13(傳輸電路)的運作，因此可以將寫入資料(DE7，DO7)更確實地傳送到記憶體單元陣列。
進一步，在上述各個實施例及變形例中，雖半導體記憶裝置是以使用HyperBus TM介面的pSRAM的情況為例進行說明，但在這種情況下，發揮了下文中所述的進一步的效果。
第11圖的(a)係為基於現有的半導體記憶裝置規格，晶片選擇訊號CS#的輸入時序之說明示例圖，在HyperBus TM介面規格中，定義晶片選擇訊號CS#的動態特性(AC特性)。第11圖的(a)表示當外部時鐘訊號CK為200Mhz時，各別的參數的最小值之示例。 在此，tCSS為直到下一次外部時鐘訊號CK的上升邊緣為止的晶片選擇訊號CS#的設定時間，tCSH為在外部時鐘訊號CK的下降邊緣後的晶片選擇訊號CS#的保持時間。另外，tCK為時鐘週期，tCKHP為時鐘的半週期。
如第11圖的(a)所示，基於個別的參數，當調整晶片選擇訊號CS#的輸入時序時，外部時鐘訊號CK的第零時鐘和第一時鐘之間的間隔，以及第七時鐘第八時鐘之間的間隔，因為與其他時鐘之間的間隔不同，，因此難以以固定的頻率輸入外部時鐘訊號CK。
因此，如第11圖的(b)所示，無論是否使晶片選擇訊號CS#有效(低位準)，當重新定義各別的參數，以便可以以固定的頻率輸入外部時鐘訊號CK時，由於tCSH的時序餘裕的範圍窄至大約0.7 ns，因此仍然難以固定頻率輸入，例如，200Mhz等的高頻外部時鐘訊號CK。另外，在現有的半導體記憶裝置中，在外部時鐘訊號CK的時鐘(在此為第七時鐘)為有效(高位準)的期間，當使晶片選擇訊號CS#無效(高位準)時，在上述時鐘所輸入的寫入資料沒有被傳送到記憶體單元陣列，結果，可能難以將寫入資料寫入到記憶體單元陣列中的記憶體單元。
另一方面，如第11圖的(c)所示，根據上述各個實施例以及變形例的半導體記憶裝置，在輸入寫入資料期間，即使晶片選訊號CS#從有效(低位準)變為無效(高位準)時，也可以將上述寫入資料傳輸到記憶體單元陣列，進一步，由於可以將上述寫入資料寫入到記憶體單元陣列中的記憶體單元，因此tCSH的值可以往負的方向增加(例如，-1.5 ns)。由此，tCSH的時序餘裕範圍可以擴大到約1.85（= 1.5 + 0.35）ns。因此，根據上述各實施例以及變形例的半導體記憶裝置，在維持與HyperBus TM介面規格的相容性的同時，不論是否使晶片選擇訊號CS#有效，都可以繼續輸入200 Mhz等的高頻外部時鐘訊號CK。因此，可以改善結合外部裝置(例如，記憶體控制器)和半導體記憶裝置的系統的性能。
以上所述各個實施例以及變形例是用於簡單地理解本發明，沒有描述為限制本發明。因此，上述各個實施例以及變形例中所示之各個特徵，意在包括屬於本發明的技術範圍的全部設計變更和均等物。
例如，在上述各個實施例以及變形例中，雖是以使用HyperBus TM介面的情況為例進行說明，但本發明不限於此。 例如，即使用Xccella TM介面的情況時，也可以獲得與上述各個實施例以及變形例相同的效果。
另外，在上述各個實施例以及變形例中，低位準時有效的訊號可以變更為高位準時有效。 另外，高位準時有效的訊號可以變更為低位準時有效。
另外，在上述各個實施例以及變形例中，雖以CK緩衝器17為控制電路的情況為例進行了說明，但本發明並不限於此。 例如，可以提供具有第3圖的(a)，第6圖的(a)，及/或第9圖的(b)所示的配置的其他的電路作為控制電路。
另外，在上述各個實施例以及變形例中，雖以指令解碼器21具有第9圖的(a)所示的配置的情況為例進行了說明，但本發明並不限於此。 例如，第9圖的(a)所示的配置可以被提供在CK緩衝器17中，或者可以被提供在另一電路中。
另外，在上述各個實施例以及變形例中，雖以在寫入指令中的最後的寫入資料(寫入資料(DE7，DO7))輸入期間，晶片選擇訊號CS#從有效變為無效的情況為例進行了說明。 但本發明並不限於此。例如，即使在其他寫入資料(例如，寫入資料(DE6，DO6))輸入期間，晶片選擇訊號CS#從有效變為無效時，上述各個實施例以及變形例也可以獲得與上述相同的作用和效果。
另外，第3圖的(a)，第6圖的(a)，第9圖的(a)和第9圖的(b)所示的配置為示例，可以適當地變更，也可以採用其他各種的配置。
另外，上述各個實施例以及變形例中的I/O部10和控制邏輯部20的配置為示例，可以適當地變更，也可以採用其他各種的配置。
10:I/O部 11:接收器 12:DCK緩衝器 13:DFF 14:接收器 15:CS緩衝器 16:接收器 17:CK緩衝器 20:控制邏輯部 21:指令解碼器 22:記憶體陣列控制電路 100:P通道型MOSFET 101:N通道型MOSFET 102:反相器 103:反相器 104:反相器 105:反相器 106:延遲電路 200:延遲電路 201:反相器 202:反相器 203:反相器 204:NAND電路 205:反相器 206:反相器 207:反相器 208:NOR電路 209:反相器 210:NAND電路 211:NAND電路 212:反相器 213:反相器 214:P通道型MOSFET 215:N通道型MOSFET 216:反相器 217:反相器 218:反相器 300:第一計數器300 301:第二計數器301 302:比較器 303:反相器 304:NAND電路 400:P通道型MOSFET 401:N通道型MOSFET 402:反相器 403:反相器 404:反相器 405:反相器 n01:反相器104和延遲電路106之間的節點 ACLKE:從DCK緩衝器12輸入的訊號 ACLKO:從DCK緩衝器12輸入的訊號 ADD:從DFF 13輸入的訊號 ADQINX:從接收器11輸出的訊號 CASP:欄控制訊號 CASPFP:從反相器209輸出的訊號 CK:外部時鐘訊號 CLK1:內部時鐘訊號 CLK1D:延遲訊號 CLK1DRP:從NAND電路204輸出的訊號 CLKX:CK緩衝器17從接收器16輸入的訊號 CMD:指令 CS#:晶片選擇訊號 CSACT:反相晶片選擇訊號 CSACTB:第一控制訊號 CSACTC:第二控制訊號 CSADQX:用於活化接收器11的訊號 CSCLKX:用於活化接收器16的訊號 CSINX:內部晶片選擇訊號 DCLK:資料時鐘訊號 DQ:資料訊號 ENCADRV:用於活化DCK緩衝器12的訊號 ENDQDRV:用於活化DCK緩衝器12的訊號 MASK1:MASK2邏輯反相的訊號 MASK2:從反相器212輸出的訊號(第6圖)、從反相器402輸出的訊號(第9圖) RA:列位址 RAS:列控制訊號 CA:欄位址 DE6,DO6:寫入資料 DE7,DO7:寫入資料 PRE:預充電訊號 WRSTA:表示寫入操作狀態的訊號 WRMTC:從比較器302輸出的訊號 CNTDIN:第一計數器300表示計數值的訊號 CNTWR:第二計數器301表示計數值的訊號
第1圖的(a)~(b)係為當輸入寫入指令時，現有的半導體記憶裝置中的訊號的時間變化的時序圖。 第2圖係為與本發明之實施例1有關之半導體記憶裝置之輸入輸出介面(I/O)部以及控制邏輯部之配置方塊圖。 第3圖的(a)係為一部分的時鐘(CK)緩衝器的配置示例圖，第3圖的(b)係為一部分的CK緩衝器中的訊號的時間變化的時序圖。 第4圖係為當輸入寫入指令時半導體記憶裝置中的訊號的變化的時序圖。 第5圖係為與本發明之實施例2有關之半導體記憶裝置之I/O部以及控制邏輯部之配置方塊圖。 第6圖的(a)係為一部分的時鐘(CK)緩衝器的配置示例圖，第6圖的(b)係為一部分的CK緩衝器中的訊號的時間變化的時序圖。 第7圖係為當輸入寫入指令時半導體記憶裝置中的訊號的時間變化的時序圖。 第8圖係為與本發明之變形例有關之半導體記憶裝置之I/O部以及控制邏輯部之配置方塊圖。 第9圖的(a)係為一部分的指令解碼器的配置示例圖，第9圖的(b)係為一部分的CK緩衝器的配置示例圖。 第10圖的(a)~(b)係為一部分的指令解碼器和一部分的CK緩衝器中的訊號的時間變化的時序圖。 第11圖的(a)係為基於現有的半導體記憶裝置規格，晶片選擇訊號的輸入時序之說明示例圖，第11圖的(b)係為基於現有的半導體記憶裝置中，用以輸入固定頻率的時鐘訊號而調整晶片選擇訊號的輸入時序的情況之說明示例圖，第11圖的(c)係為與本發明之實施例和變形例有關之半導體記憶裝置中晶片選擇訊號的輸入時序之說明示例圖。
10:I/O部 11:接收器 12:DCK緩衝器 13:DFF 14:接收器 15:CS緩衝器 16:接收器 17:CK緩衝器 20:控制邏輯部 21:指令解碼器 22:記憶體陣列控制電路 DQ:資料訊號 CS#:晶片選擇訊號 CK:外部時鐘訊號 ENCADRV:用於活化DCK緩衝器12的訊號 ENDQDRV:用於活化DCK緩衝器12的訊號 CLK1:內部時鐘訊號 ADQINX:從接收器11輸出的訊號 CSADQX:用於活化接收器11的訊號 CSINX:內部晶片選擇訊號 CSACTB:第一控制訊號 CSCLKX:用於活化接收器16的訊號 CSACT:反相晶片選擇訊號 CLKX:CK緩衝器17從接收器16輸入的訊號 ADD:從DFF 13所輸入的訊號 ACLKE:從DCK緩衝器12所輸入的訊號 ACLKO:從DCK緩衝器12所輸入的訊號 DCLK:資料時鐘訊號 RAS:列控制訊號 CASP:欄控制訊號 PRE:預充電訊號

Claims (17)

  1. 一種半導體記憶裝置，響應於有效狀態的晶片選擇訊號而執行寫入操作，包括： 記憶體單元陣列，包括多個記憶體單元； 傳輸電路，當該晶片選擇訊號為該有效狀態時，根據外部時鐘訊號取得寫入資料，並且傳輸到該記憶體單元陣列；以及 控制電路，根據該外部時鐘訊號，在該寫入資料的第一寫入資料輸入期間，在該晶片選擇訊號從該有效狀態變為無效狀態後，維持該傳輸電路的運作，以使該第一寫入資料傳輸到該記憶體單元陣列。
  2. 如請求項1之半導體記憶裝置； 其中，該第一寫入資料為在寫入指令中最後的寫入資料。
  3. 如請求項1之半導體記憶裝置； 其中，該控制電路被配置為根據反向的該晶片選擇訊號產生第一控制訊號，且該控制電路被配置為即使在該晶片選擇訊號變為該無效狀態後，藉由將用以活化該傳輸電路的該第一控制訊號維持在有效狀態，而使該傳輸電路維持運作。
  4. 如請求項3之半導體記憶裝置； 其中，該控制電路還被配置為根據該外部時鐘訊號產生內部時鐘訊號，且在用於產生資料時鐘訊號的該內部時鐘訊號為有效狀態的期間，該控制電路維持該第一控制訊號在該有效狀態；該資料時鐘訊號係用於傳輸該第一寫入資料到該記憶體單元陣列的訊號。
  5. 如請求項1之半導體記憶裝置； 其中，該控制電路操作該傳輸電路，直到該第一寫入資料寫入到該記憶體單元陣列中的任何的記憶體單元為止。
  6. 如請求項5之半導體記憶裝置； 其中，該控制電路被配置為接收欄控制訊號，且在該欄控制訊號為有效狀態的期間，該控制電路操作該傳輸電路；該欄控制訊號係用於選擇該第一寫入資料被寫入之記憶體單元的位元線的訊號。
  7. 如請求項5或6之半導體記憶裝置； 其中，藉由該第一寫入資料寫入到任何的該記憶體單元，該控制電路操作該傳輸電路，直到在寫入指令中寫入到任何的該記憶體單元的寫入資料的數量達到在該寫入指令中輸入的寫入資料的數量為止。
  8. 如請求項1之半導體記憶裝置； 其中，在該晶片選擇訊號從該有效狀態變為該無效狀態之後；再到使下一次該晶片選擇訊號變為該有效狀態之期間，該控制電路結束該傳輸電路的運作。
  9. 如請求項1之半導體記憶裝置； 其中，該外部時鐘訊號是以固定頻率輸入。
  10. 如請求項4之半導體記憶裝置，更包括： 指令解碼器，耦接至該控制電路以接收該內部時鐘訊號與該第一控制訊號，且被配置以產生資料時鐘緩衝器控制訊號；以及 資料時鐘緩衝器，耦接至該傳輸電路，該資料時鐘緩衝器被配置為根據有效狀態的該資料時鐘緩衝器控制訊號被活化，在該資料時鐘緩衝器被活化的期間，響應於該內部時鐘訊號產生用於取得該寫入資料的訊號與該資料時鐘訊號。
  11. 如請求項10之半導體記憶裝置，更包括： 晶片選擇訊號接收器，被配置以根據該晶片選擇訊號產生內部晶片選擇訊號； 晶片選擇緩衝器，耦接至該晶片選擇訊號接收器，且被配置以輸出資料接收器控制訊號與外部時鐘訊號接收器控制訊號； 資料接收器，耦接至該傳輸電路與該晶片選擇緩衝器，該資料接收器被配置為根據有效狀態的該資料接收器控制訊號被活化以接收來自外部裝置的該寫入資料；以及 外部時鐘訊號接收器，耦接該控制電路與該晶片選擇緩衝器；且被配置為根據該外部時鐘訊號接收器控制訊號被活化，以將該外部時鐘訊號輸出到該控制電路。
  12. 如請求項10之半導體記憶裝置； 其中，當該資料時鐘緩衝器控制訊號為該有效狀態時，每當從該資料時鐘緩衝器接收用於取得該寫入資料的該訊號時，該傳輸電路從該資料接收器取得該寫入資料，然後將所取得的該寫入資料中的位址訊號輸出到該指令解碼器。
  13. 如請求項10之半導體記憶裝置； 其中，在該傳輸電路從該資料接收器取得該寫入資料的同時；每當從該資料時鐘緩衝器接收該資料時鐘訊號時，平行轉換並儲存該寫入資料，然後根據該資料時鐘訊號將該寫入資料傳輸到該記憶體單元陣列。
  14. 如請求項10之半導體記憶裝置； 其中，該控制電路根據該反相的該晶片選擇訊號產生有效狀態的第二控制訊號，並且將該第二控制訊號輸出至該指令解碼器，當該指令解碼器所接收的該第一控制訊號或該第二控制訊號的任一者為該有效狀態，該指令解碼器產生該有效狀態的該資料時鐘緩衝器控制訊號。
  15. 如請求項1之半導體記憶裝置； 其中，該控制電路包括延遲電路，根據內部時鐘訊號將該晶片選擇訊號提供至該延遲電路，該延遲電路被配置為將所接收的該晶片選擇訊號進行延遲，以產生第一控制訊號，且自該晶片選擇訊號從該有效狀態變成該無效狀態起，在該內部時鐘訊號維持為有效狀態的期間，該延遲電路將該第一控制訊號維持在有效狀態，而使該傳輸電路維持運作。
  16. 如請求項15之半導體記憶裝置； 其中，自該晶片選擇訊號與該內部時鐘訊號變成該無效狀態後，在該延遲電路進行延遲的期間，該延遲電路將該第一控制訊號維持在有效狀態，而使該傳輸電路維持運作。
  17. 如請求項10之半導體記憶裝置； 其中，該指令解碼器更被配置為根據該內部時鐘訊號與欄控制訊號產生計算結果訊號，且該控制電路被配置為根據計算結果訊號產生第二控制訊號，其中該控制電路將該第二控制訊號維持為該有效狀態的期間配置為大於該第一控制訊號維持為該有效狀態的期間。
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