KR20110045394A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 리프레쉬(refresh) 동작을 수행하는 반도체 메모리 장치와 그의 구동 방법에 관한 것으로, 리프레쉬 동작시 활성화되는 제어신호를 생성하기 위한 제어신호 생성수단, 상기 제어신호에 응답하여 내부클럭신호의 토글링 동작을 제한하기 위한 클럭제어수단, 상기 클럭제어수단의 출력신호에 응답하여 입력신호를 동기화시켜 출력하기 위한 동기화수단을 구비하는 반도체 메모리 장치를 제공한다.
Figure P1020090101951
리프레쉬 동작, 내부클럭신호, 반도체 메모리 장치, 클럭 제어

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리프레쉬(refresh) 동작을 수행하는 반도체 메모리 장치와 그의 구동 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 칩셋(chipset)으로부터 입력되는 외부 클럭신호, 클럭 인에이블 신호, 외부 커맨드 신호, 어드레스 신호, 및 데이터 신호에 따라 다양한 동작을 수행한다. 이러한 동작들 중에는 읽기 동작, 쓰기 동작, 프리차지 동작, 및 리프레쉬 동작 등이 있다.
도 1 내지 도 3 은 기존 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 도 1 은 클럭신호에 동기화되어 생성되는 내부커맨드신호 및 어드레스신호와 관련되는 블록도이다.
도 1 을 참조하면, 클럭 버퍼링부(101)는 외부클럭신호인 'CLK', '/CLK' 클 럭신호를 버퍼링하여 'CK0' 내부클럭신호를 생성한다. 클럭 버퍼링부(101)는 'CLK' 클럭신호와 '/CLK' 클럭신호를 차동으로 입력받는 버퍼(buffer)로 구성되며, 클럭 버퍼링부(101)에서 출력되는 'CK0' 내부클럭신호는 클럭 제어부(102)와 클럭인에이블 래칭부(103)로 입력된다.
한편, 클럭인에이블 버퍼링부(104)는 'CKE' 클럭인에이블신호를 버퍼링하고, 클럭인에이블 래칭부(103)는 클럭인에이블 버퍼링부(104)의 출력신호를 'CK0' 내부클럭신호에 따라 래칭하여 출력한다. 이어서, 클럭 제어부(102)는 클럭인에이블 래칭부(103)의 출력신호(LCKE)에 응답하여 'CK0' 내부클럭신호를 'CCKB' 내부클럭신호로 출력한다. 이렇게 생성되는 'CCKB' 내부클럭신호는 로우클럭 지연부(105)와 컬럼클럭 지연부(106)로 전달되며, 각각 해당하는 지연시간이 반영되어 'ROW_CLK' 내부클럭신호와 'COL_CLK' 내부클럭신호로 출력된다. 여기서, 로우클럭 지연부(105)와 컬럼클럭 지연부(106)에서 반영되는 지연 시간은 외부에서 인가되는 'CMD' 커맨드신호와 'ROW_CLK', 'COL_CLK' 내부클럭신호의 동기화를 위한 시간이 포함된다.
한편, 커맨드 버퍼링부(107)는 'CMD' 커맨드신호를 버퍼링하고, 커맨드 셋업/홀드 지연부(108)는 커맨드 버퍼링부(107)의 출력신호에 지연시간을 반영하여 출력한다. 여기서, 커맨드 셋업/홀드 지연부(108)에서 반영되는 지연 시간은 'CCKB' 내부클럭신호 대비 'CMD' 커맨드신호의 셋업/홀드 타임(setup/hold time)을 보장하기 위한 시간이 포함된다. 커맨드 래칭부(109)는 커맨드 셋업/홀드 지연부(108)의 출력신호를 'CCKB' 내부클럭신호에 따라 래칭하여 'LCMD' 내부커맨드신호를 생성한 다.
이어서, 로우커맨드 디코딩부(110)는 'LCMD' 내부커맨드신호를 'ROW_CLK' 내부클럭신호에 동기화시켜 'AFACT', 'MRS', 'ACT', 'PCG' 내부커맨드신호를 생성하고, 컬럼커맨드 디코딩부(111)는 'LCMD' 내부커맨드신호를 'COL_CLK' 내부클럭신호에 동기화시켜 'WT', 'RD' 내부커맨드신호를 생성한다. 여기서, 'AFACT' 내부커맨드신호는 반도체 메모리 장치의 리프레쉬 동작을 위한 신호이고, 'MRS' 내부커맨드신호는 모드 레지스터 셋(mode register set)을 셋팅하기 위한 신호이고, 'ACT' 내부커맨드신호는 메모리 뱅크(memory bank)의 액티브 동작을 위한 신호이며, 'PCG' 내부커맨드신호는 메모리 뱅크의 프리차지 동작을 위한 신호이다. 또한, 'WT' 내부커맨드신호는 반도체 메모리 장치의 쓰기 동작을 위한 신호이고, 'RD' 내부 커맨드신호는 반도체 메모리 장치의 읽기 동작을 위한 신호이다.
참고로, 로우커맨드 디코딩부(110)와 컬럼커맨드 디코딩부(111)는 리프레쉬 동작이나 스탠바이 동작시 'LCMD' 내부커맨드신호를 차단하여 'AFACT', 'MRS', 'ACT', 'PCG', 'WT', 'RD' 내부커맨드신호가 생성되지 않도록 제어되며, 이를 제어하기 위한 신호가 'IDL' 모드제어신호와 'DIOFF' 모드제어신호이다.
한편, 인에이블신호 생성부(112)는 클럭제어부(102)에서 생성되는 'CCKB' 내부클럭신호를 입력받아 'EN_ACKB' 인에이블신호를 생성하고, 클럭 드라이빙부(113)는 'EN_ACKB' 인에이블신호와 'CCKB' 내부클럭신호를 입력받아 'ACK' 내부클럭신호를 생성한다.
이어서, 어드레스 버퍼링부(114)는 외부에서 인가되는 'ADD<0:8>' 어드레스 신호를 입력받아 버퍼링하고, 어드레스 셋업/홀드 지연부(115)는 어드레스 버퍼링부(114)의 출력신호에 지연시간을 반영하여 출력한다. 여기서, 어드레스 셋업/홀드 지연부(115)는 'ACK' 내부클럭신호 대비 'ADD<0:8>' 어드레스신호의 셋업/홀드 타임을 보장하기 위한 시간이 포함된다. 어드레스 래칭부(116)는 어드레스 셋업/홀드 지연부(115)의 출력신호를 'ACK' 내부클럭신호에 따라 래칭하여 'TLADD<0:8>' 어드레스신호를 생성한다.
도 2 는 기존 반도체 메모리 장치의 일부 구성을 설명하기 위한 것으로, 메모리 뱅크를 제어하는 신호들과 관련되는 블록도이다.
도 2 를 참조하면, 뱅크어드레스 디코딩부(201)는 'TLADD<14:16>' 뱅크어드레스신호를 입력받아 디코딩하여 예컨대, 8 개의 메모리 뱅크에 각각 대응하는 'ATPEFG<0:7>' 뱅크어드레스신호를 출력한다. 액티브동작 제어부(202)는 'ATPEFG<0:7>' 뱅크어드레스신호와 'ACT' 내부커맨드신호에 응답하여 'BA<0:7>' 뱅크액티브신호를 생성하고, 프리차지동작 제어부(203)는 'ATPEFG<0:7>' 뱅크어드레스신호와 'PCG' 내부커맨드신호에 응답하여 'PRE<0:7>' 뱅크프리차지신호를 생성한다. 참고로, 액티브동작 제어부(202)와 프리차지동작 제어부(203)에 입력되는 'FACT<0:3>' 뱅크제어신호와, 'RE<0:3>' 뱅크제어신호는 파일드 리프레쉬 스킴(piled refresh scheme)을 적용하기 위한 신호로서, 이 신호에 의하여 다수의 메모리 뱅크가 그룹(group)지어 리프레쉬 동작을 수행한다. 이 신호를 생성하는 구성은 도 3 에서 알아보기로한다.
도 3 은 기존 반도체 메모리 장치의 일부 구성을 설명하기 위한 것으로, 리 프레쉬 동작을 제어하는 신호들과 관련되는 블록이다.
도 3 을 참조하면, 리프레쉬커맨드 래칭부(301)는 'AFACT' 내부커맨드신호에 응답하여 플립-플롭(flip-flop) 동작을 수행하고, 'IDL' 모드제어신호에 응답하여 리셋 동작을 수행한다. 타이밍 제어부(302)는 'BA<0:7>' 뱅크액티브신호를 입력받아 타이밍을 조절하여 출력한다. 이어서, 뱅크제어신호 생성부(303)는 리프레쉬커맨드 래칭부(301)에서 생성되는 'REF' 제어신호와 타이밍제어부(302)에서 출력되는 신호를 입력받아 'FACT<0:3>', 'RE<0:3>' 뱅크제어신호를 생성한다. 만약, 반도체 메모리 장치가 2 파일드 리프레쉬 스킴이 적용된 경우라면, 'BA<0:7>' 뱅크액티브신호는 'FACT<0:3>' 및 'RE<0:3>' 뱅크제어신호에 의하여 2 개의 그룹으로 나뉘어 활성화 및 비활성화되며, 다수의 메모리 뱅크는 'BA<0:7>' 뱅크액티브신호에 의하여 2 그룹으로 나뉘어 리프레쉬 동작을 수행한다.
한편, 모드제어신호 생성부(304)는 리프레쉬커맨드 래칭부(301)에서 생성되는 'REFB' 제어신호와 액티브동작 제어부(202, 도 2 참조)에서 생성되는 'BA<0:7>' 뱅크액티브신호에 응답하여 'IDL' 및 'DIOFF' 모드제어신호를 생성한다. 여기서, 'REFB' 제어신호는 'REF' 제어신호를 반전한 신호다.
도 4 는 도 1 내지 도 3 에서 설명된 각 신호들의 동작을 알아보기 위한 타이밍도이다.
도 1 내지 도 4 를 참조하면, 반도체 메모리 장치는 외부클럭신호인 'CLK' 클럭신호가 토글링하며 입력된다. 이때, 리프레쉬 명령(AREF)이 인가되면, 외부커맨드신호인 'CMD' 커맨드신호 중 'CSB' 커맨드신호가 예정된 펄스 폭으로 활성화되 면서, 반도체 메모리 장치의 리프레쉬 동작이 수행된다. 'CSB' 커맨드신호에 응답하여 'AFACT' 내부커맨드신호가 활성화되며, 리프레쉬커맨드 래칭부(301, 도 3 참조)는 'AFACT' 내부커맨드신호에 응답하여 'REF' 제어신호를 논리'로우'에서 논리'하이'로 천이시킨다. 이때, 파일드 리프레쉬 동작에 따라 'FACT<0:3>' 제어신호가 활성화되며, 'BA<0:7>' 뱅크액티브신호는 'FACT<0:3>' 제어신호에 따라 두 그룹으로 나뉘어 활성화된다. 이어서, 'IDL' 모드제어신호는 'BA<0:7>' 뱅크액티브신호에 응답하여 논리'하이'에서 논리'로우'로 천이한다.
한편, 뱅크제어신호 생성부(303)는 리플레쉬 동작 구간(tRFC) 이후 'RE<0:3>' 제어신호를 활성화시키며, 이에 따라 'BA<0:7>' 뱅크액티브신호는 두 그룹으로 나뉘어 비활성화된다. 이어서, 'IDL' 모드제어신호는 'BA<0:7>' 뱅크액티브신호에 응답하여 다시 논리'로우'에서 논리'하이'로 천이하고, 리프레쉬커맨드 래칭부(301)에서 출력되는 'REF' 제어신호는 'IDL' 모드제어신호에 응답하여 논리'하이'에서 다시 논리'로우'로 천이한다. 이로써 리프레쉬 동작이 종료된다.
이하, 기존 반도체 메모리 장치의 문제점을 살펴보기로 한다.
일반적으로 반도체 메모리 장치는 리프레쉬 동작시 어떠한 외부명령신호를 입력받지 않는다. 이와 관련하여 다시 도 1 을 참조하면, 리프레쉬 동작 구간(tRFC) 구간 동안 'IDL' 모드제어신호에 의하여 'AFACT' 내부명령신호와, 'MRS' 내부명령신호와, 'ACT' 내부명령신호, 및 'PCG' 내부명령신호는 활성화되지 않으며, 'DIOFF' 모드제어신호에 의하여, 'WT' 내부명령신호와 'RD' 내부명령신호는 활성화되지 않는다. 즉, 'AFACT' 내부명령신호에 응답하여 리프레쉬 동작에 진입한 이후에는 'IDL' 모드제어신호와 'DIOFF' 모드제어신호에 의하여 어떠한 내부명령신호도 활성화되지 않으며, 리프레쉬 동작 이외에 내부명령신호에 의한 어떠한 회로 동작도 이루어지지 않는다. 따라서, 리프레쉬 동작 구간(tREF) 동안 내부클럭신호의 토글링 동작은 불필요하다.
다시 말하면, 리프레쉬 동작 구간(tREF) 동안 내부커맨드신호를 동기화시키기 위한 'ROW_CLK' 내부클럭신호와, 'COL_CLK' 내부클럭신호의 토글링 동작은 불필요하다. 또한, 내부명령신호가 생성되지 않음은 내부적으로 생성되는 'TLADD<0:8>' 어드레스신호 역시 필요하지 않음을 의미한다. 따라서, 'TLADD<0:8>' 어드레스신호를 생성하는데 사용되는 'ACK' 내부클럭신호의 토글링 동작 역시 불필요하며, 'ACK' 내부클럭신호를 생성하는데 사용되는 'EN_ACKB' 활성화신호의 토글링 동작 역시 불필요하다. 결론적으로, 기존의 반도체 메모리 장치는 리프레쉬 동작 구간(tREF)에서 내부클럭신호의 불필요한 토글링 동작이 이루어졌으며, 이로 인하여 원치않는 전력이 소모되는 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 리프레쉬 동작 구간에서 내부클럭신호의 토글링 동작을 제한할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 리프레쉬 동작 구간 중 발생할 수 있는 글리치 현상을 제거하기 위하여 클럭신호에 동기화되는 제어신호로 클리치 현상이 발생하는 구간을 제한할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 리프레쉬 동작시 활성화되는 제어신호를 생성하기 위한 제어신호 생성수단; 상기 제어신호에 응답하여 내부클럭신호의 토글링 동작을 제한하기 위한 클럭제어수단; 및 상기 클럭제어수단의 출력신호에 응답하여 입력신호를 동기화시켜 출력하기 위한 동기화수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 리프레쉬 동작에 대응하는 제어신호에 응답하여 토글링 동작이 제한되는 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단; 모드제어신호에 응답하여 커맨드신호와 상기 내부클럭신호를 동기화시켜 내부커맨드신호를 생성하기 위한 커맨드 디코딩수단; 상기 모드제어신호를 상기 내부클럭신호에 동기화시켜 출력하기 위한 클럭동기화수단; 및 상기 내부커맨드신호와 상기 클럭동기화수단의 출력신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 리프레쉬 명령에 응답하여 제어신호를 활성화시키는 단계; 리프레쉬 동작 이후 뱅크액티브신호의 비활성화시점에 응답하여 활성화되는 모드제어신호를 생성하는 단계; 내부클럭신호에 응답하여 상기 제어신호를 비활성화시키는 단계; 상기 제어신호의 활성화 구간 동안 상기 뱅크액티브신호의 활성화시점을 제한하는 단계; 및 상기 뱅크액티브신호의 비활성화시점에 응답하여 상기 모드제어신호를 활성화시키는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작 구간에서 내부클럭신호의 토글링 동작을 제한함으로써, 반도체 메모리 장치에서 소모되는 전력을 최소화할 수 있다. 또한, 리프레쉬 동작 구간 중 발생할 수 있는 글리치 현상을 클럭신호에 동기화되는 제어신호를 이용하여 제거해줌으로써, 반도체 메모리 장치의 안정적인 회로 동작을 보장해 줄 수 있다.
본 발명은 리프레쉬 동작 구간에서 내부클럭신호의 토글링 구간을 제한해줌으로써, 반도체 메모리 장치에서 소모되는 전력을 최소화할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 리프레쉬 동작시 발생하는 글리치 현상을 제거함으로써, 반도체 메모리 장치의 안정적인 회로 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 내지 도 10 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 도 5 는 클럭신호에 동기화되어 생성되는 내부커맨드신호 및 어드레스신호와 관련되는 블록도이다.
도 5 를 참조하면, 클럭 버퍼링부(501)는 외부클럭신호인 'CLK', '/CLK' 클럭신호를 버퍼링하여 'CK0' 내부클럭신호를 생성한다. 여기서, 'CLK' 클럭신호와 '/CLK' 클럭신호는 서로 위상이 반대이며, 클럭 버퍼링부(501)는 'CLK' 클럭신호와 '/CLK' 클럭신호를 차동으로 입력받는 버퍼로 구성된다. 클럭 버퍼링부(501)에서 출력되는 'CK0' 내부클럭신호는 클럭 제어부(502)와 클럭인에이블 래칭부(503)로 입력된다.
한편, 클럭인에이블 버퍼링부(504)는 'CKE' 클럭인에이블신호를 버퍼링하고, 클럭인에이블 래칭부(503)는 클럭인에이블 버퍼링부(504)의 출력신호를 'CK0' 내부클럭신호에 따라 래칭하여 출력한다. 이어서, 클럭 제어부(502)는 클럭인에이블 래 칭부(503)의 출력신호(LCKE)에 응답하여 'CK0' 내부클럭신호를 'CCKB' 내부클럭신호로 출력한다. 이렇게 생성되는 'CCKB' 내부클럭신호는 로우클럭 지연부(505)와 컬럼클럭 지연부(506)로 전달되며, 각각 해당하는 지연시간이 반영되어 'ROW_CLK' 내부클럭신호와 'COL_CLK' 내부클럭신호로 출력된다. 여기서, 로우클럭 지연부(505)와 컬럼클럭 지연부(506)에서 반영되는 지연 시간은 외부에서 인가되는 'CMD' 커맨드신호와 'ROW_CLK', 'COL_CLK' 내부클럭신호의 동기화를 위한 시간이 포함된다.
본 발명에 따른 반도체 메모리 장치의 로우클럭 지연부(505)와 컬럼클럭 지연부(506)는 리프레쉬 동작과 관련된 'REFA' 제어신호의 제어를 받는다. 이후에 다시 설명하겠지만, 'REFA' 제어신호는 반도체 메모리 장치의 리프레쉬 동작 구간 동안 활성화되는 신호이다. 따라서, 로우클럭 지연부(505)와 컬럼클럭 지연부(506)는 'REFA' 제어신호에 응답하여 'ROW_CLK' 내부클럭신호와 'COL_CLK' 내부클럭신호의 토글링 동작을 제한하는 것이 가능하다.
한편, 커맨드 버퍼링부(507)는 'CMD' 커맨드신호를 버퍼링하고, 커맨드 셋업/홀드 지연부(508)는 커맨드 버퍼링부(507)의 출력신호에 지연시간을 반영하여 출력한다. 여기서, 커맨드 셋업/홀드 지연부(508)에서 반영되는 지연 시간은 'CCKB' 내부클럭신호 대비 'CMD' 커맨드신호의 셋업/홀드 타임을 보장하기 위한 시간이 포함된다. 커맨드 래칭부(509)는 커맨드 셋업/홀드 지연부(508)의 출력신호를 'CCKB' 내부클럭신호에 따라 래칭하여 'LCMD' 내부커맨드신호를 생성한다.
이어서, 로우커맨드 디코딩부(510)는 'LCMD' 내부커맨드신호를 'ROW_CLK' 내 부클럭신호에 동기화시켜 'AFACT', 'MRS', 'ACT', 'PCG' 내부커맨드신호를 생성하고, 컬럼커맨드 디코딩부(511)는 'LCMD' 내부커맨드신호를 'COL_CLK' 내부클럭신호에 동기화시켜 'WT', 'RD' 내부커맨드신호를 생성한다. 여기서, 'AFACT' 내부커맨드신호는 반도체 메모리 장치의 리프레쉬 동작을 위한 신호이고, 'MRS' 내부커맨드신호는 모드 레지스터 셋을 셋팅하기 위한 신호이고, 'ACT' 내부커맨드신호는 메모리 뱅크의 액티브 동작을 위한 신호이며, 'PCG' 내부커맨드신호는 메모리 뱅크의 프리차지 동작을 위한 신호이다. 또한, 'WT' 내부커맨드신호는 반도체 메모리 장치의 쓰기 동작을 위한 신호이고, 'RD' 내부 커맨드신호는 반도체 메모리 장치의 읽기 동작을 위한 신호이다.
참고로, 로우커맨드 디코딩부(510)와 컬럼커맨드 디코딩부(511)는 리프레쉬 동작이나 스탠바이 동작시 'LCMD' 내부커맨드신호를 차단하여 'AFACT', 'MRS', 'ACT', 'PCG', 'WT', 'RD' 내부커맨드신호가 생성되지 않도록 제어되며, 이를 제어하기 위한 신호가 'IDL' 모드제어신호와 'DIOFF' 모드제어신호이다.
한편, 인에이블신호 생성부(512)는 클럭제어부(502)에서 생성되는 'CCKB' 내부클럭신호를 입력받아 'EN_ACKB' 인에이블신호를 생성하고, 클럭 드라이빙부(513)는 'EN_ACKB' 인에이블신호와 'CCKB' 내부클럭신호를 입력받아 'ACK' 내부클럭신호를 생성한다. 여기서, 'ACK' 내부클럭신호는 'ADD<0:8>' 어드레스신호를 래칭하기 위한 어드레스 클럭신호이며, 인에이블신호 생성부(512)와 클럭 드라이빙부(513)는 이 어드레스 클럭신호를 생성하기 위한 회로이다.
본 발명에 따른 반도체 메모리 장치의 인에이블신호 생성부(512)는 리프레쉬 동작과 관련된 'REFA' 제어신호에 따라 제어되며, 'REFA' 제어신호에 응답하여 'EN_ACKB' 인에이블신호의 토글링 동작을 제한하는 것이 가능하다. 'EN_ACKB' 인에이블신호가 토글링하지 않는 경우 클럭 드라이빙부(513)에서 출력되는 'ACK' 내부클럭신호도 토글링하지 않게 된다.
이어서, 어드레스 버퍼링부(514)는 외부에서 인가되는 'ADD<0:8>' 어드레스신호를 입력받아 버퍼링하고, 어드레스 셋업/홀드 지연부(515)는 어드레스 버퍼링부(514)의 출력신호에 지연시간을 반영하여 출력한다. 여기서, 어드레스 셋업/홀드 지연부(515)는 'ACK' 내부클럭신호 대비 'ADD<0:8>' 어드레스신호의 셋업/홀드 타임을 보장하기 위한 시간이 포함된다. 어드레스 래칭부(516)는 어드레스 셋업/홀드 지연부(515)의 출력신호를 'ACK' 내부클럭신호에 따라 래칭하여 'TLADD<0:8>' 어드레스신호를 생성한다.
본 발명의 실시예에 다른 반도체 메모리 장치는 로우클럭 지연부(505)와, 컬럼클럭 지연부(506), 및 인에이블신호 생성부(512)를 'REFA' 제어신호로 제어함으로써, 반도체 메모리 장치의 리프레쉬 동작시 불필요한 토글링 동작을 막아주는 것이 가능하다. 로우클럭 지연부(505)와, 컬럼클럭 지연부(506), 및 인에이블신호 생성부(512)의 자세한 회로도는 도 6 및 도 7 을 통해 살펴보기로 한다.
도 6 은 도 5 의 로우클럭 지연부(505)를 설명하기 위한 도면이다.
도 6 을 참조하면, 로우클럭 지연부(505)는 토글링 제어부(601)와, 지연부(602)를 구비한다.
토글링 제어부(601)는 'REFA' 제어신호에 따라 입력되는 'CCKB' 내부클럭신 호를 제어하여 출력한다. 예컨대, 'REFA' 제어신호가 논리'로우'인 경우 토글링 제어부(601)의 출력신호는 'CCKB' 내부클럭신호에 대응하여 토글링하고, 'REFA' 제어신호가 논리'하이'인 경우 토글링 제어부(601)의 출력신호는 'CCKB' 내부클럭신호와 상관없이 예정된 논리 레벨 값으로 출력된다. 이어서, 지연부(602)는 이렇게 제어되는 토글링 제어부(601)의 출력신호에 예정된 지연시간을 반영하여 'ROW_CLK' 내부클럭신호를 출력한다. 따라서, 'ROW_CLK' 내부클럭신호는 'REFA' 제어신호가 논리'하이'인 경우, 즉 반도체 메모리 장치의 리프레쉬 동작시 토글링되지 않는다.
한편, 'ROW_CLK' 내부클럭신호를 생성하는 로우클럭 지연부(505)의 이와 같은 구성은 'COL_CLK' 내부클럭신호를 생성하는 컬럼클럭 지연부(506)의 구성과 유사하며, 컬럼클럭 지연부(506)에서 출력되는 'COL_CLK' 내부클럭신호 역시 'REFA' 제어신호에 따라 토글링되거나 예정된 논리 레벨 값을 가지게 된다. 결국, 'ROW_CLK' 내부클럭신호와 'COL_CLK' 내부클럭신호는 'REFA' 제어신호에 따라 반도체 메모리 장치의 리프레쉬 동작시 토글링되지 않는다.
도 7 은 도 5 의 인에이블신호 생성부(512)를 설명하기 위한 도면이다.
도 7 을 참조하면, 인에이블신호 생성부(512)는 토글링 제어부(701)와, 드라이빙부(702)를 구비한다.
토글링 제어부(701)는 'REFA' 제어신호에 따라 입력되는 'CCKB' 내부클럭신호를 제어하여 출력한다. 즉, 'REFA' 제어신호가 논리'로우'인 경우 토글링 제어부(701)의 출력신호는 'CCKB' 내부클럭신호에 대응하여 토글링하고, 'REFA' 제어신호가 논리'하이'인 경우 토글링 제어부(701)의 출력신호는 'CCKB' 내부클럭신호와 상관없이 예정된 논리 레벨 값으로 출력된다. 이어서, 드라이빙부(702)는 이렇게 제어되는 토글링 제어부(701)의 출력신호를 드라이빙하여 'EN_ACKB' 인에이블신호로 출력한다. 따라서, 'EN_ACKB' 인에이블신호는 'REFA' 제어신호가 논리'하이'인 경우, 즉 반도체 메모리 장치의 리프레쉬 동작시 토글링되지 않는다.
도 8 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 것으로, 메모리 뱅크를 제어하는 신호들과 관련되는 블록도이다.
도 8 을 참조하면, 뱅크어드레스 디코딩부(801)는 'TLADD<14:16>' 뱅크어드레스신호를 입력받아 디코딩하여 예컨대, 8 개의 메모리 뱅크에 각각 대응하는 'ATPEFG<0:7>' 뱅크어드레스신호를 출력한다. 액티브동작 제어부(802)는 'ATPEFG<0:7>' 뱅크어드레스신호와 'ACT' 내부커맨드신호에 응답하여 'BA<0:7>' 뱅크액티브신호를 생성하고, 프리차지동작 제어부(803)는 'ATPEFG<0:7>' 뱅크어드레스신호와 'PCG' 내부커맨드신호에 응답하여 'PRE<0:7>' 뱅크프리차지신호를 생성한다. 참고로, 액티브동작 제어부(802)와 프리차지동작 제어부(803)에 입력되는 'FACT<0:3>' 뱅크제어신호와, 'RE<0:3>' 뱅크제어신호는 파일드 리프레쉬 스킴을 적용하기 위한 신호로서, 이 신호에 의하여 다수의 메모리 뱅크가 그룹지어 리프레쉬 동작을 수행한다.
도 9 는 본 발명에 따른 실시예의 반도체 메모리 장치의 일부 구성을 설명하기 위한 것으로, 리프레쉬 동작을 제어하는 신호들과 관련되는 블록이다.
도 9 를 참조하면, 클럭동기화부(901)는 'IDL' 모드제어신호를 'CCKB' 내부클럭신호에 동기화시켜 'IDL_REF' 모드제어신호로 출력한다. 리프레쉬커맨드 래칭 부(902)는 'AFACT' 내부커맨드신호에 응답하여 플립-플롭 동작을 수행하고, 'IDL_REF' 모드제어신호에 응답하여 리셋 동작을 수행한다. 타이밍 제어부(903)는 'BA<0:7>' 뱅크액티브신호를 입력받아 타이밍을 조절하여 출력한다. 이어서, 뱅크제어신호 생성부(904)는 리프레쉬커맨드 래칭부(902)에서 생성되는 'REF' 제어신호와 타이밍제어부(903)에서 출력되는 신호를 입력받아 'FACT<0:3>', 'RE<0:3>' 뱅크제어신호 및 'REFA' 제어신호를 생성한다. 여기서, 'REFA' 제어신호는 'REF' 제어신호를 지연한 신호이다.
만약, 반도체 메모리 장치가 2 파일드 리프레쉬 스킴이 적용된 경우라면, 'BA<0:7>' 뱅크액티브신호는 'FACT<0:3>' 및 'RE<0:3>' 뱅크제어신호에 의하여 2 개의 그룹으로 나뉘어 활성화 및 비활성화되며, 다수의 메모리 뱅크는 'BA<0:7>' 뱅크액티브신호에 의하여 2 그룹으로 나뉘어 리프레쉬 동작을 수행한다.
한편, 스탠바이 제어부(905)는 리프레쉬커맨드 래칭부(902)에서 생성되는 'REFB' 제어신호와 액티브동작 제어부(802, 도 8 참조)에서 생성되는 'BA<0:7>' 뱅크액티브신호에 응답하여 'IDL' 및 'DIOFF' 모드제어신호를 생성한다. 여기서, 'REFB' 제어신호는 'REF' 제어신호를 반전한 신호이다.
도 10 은 도 9 의 클럭동기화부(901)를 설명하기 위한 회로도이다.
도 10 을 참조하면, 클럭동기화부(901)는 동기화부(1001)와, 래칭부(1002)를 구비한다.
동기화부(1001)는 'CCKB' 내부클럭신호에 응답하여 'IDL' 모드제어신호를 출력하기 위한 것으로, 다수의 MOS 트랜지스터를 구비한다. 동기화부(1001)는 'IDL' 모드제어신호가 논리'로우'인 경우 그 출력단을 공급 전원전압(VDD)에 대응하는 논리'하이'로 출력하며, 'IDL' 모드제어신호가 논리'하이'인 경우 'CCKB' 내부클럭신호에 동기화하여 그 출력단을 접지 전원전압(VSS)에 대응하는 논리'로우'로 출력한다. 즉, 동기화부(1001)의 출력신호가 논리'로우'로 천이하는 시점은 'IDL' 모드제어신호가 논리'하이'로 천이한 시점 이후 'CCKB' 내부클럭신호가 논리'하이'가 되는 시점까지 제한된다.
래칭부(1002)는 동기화부(1001)의 출력신호를 래칭하여 'IDL_REF' 모드제어신호를 출력하기 위한 것으로, 두 개의 인버터(inverter)를 구비한다.
도 11 은 도 5 내지 도 10 에서 설명된 각 신호들의 동작을 알아보기 위한 타이밍도이다.
도 5 내지 도 11 을 참조하면, 반도체 메모리 장치는 외부클럭신호인 'CLK' 클럭신호가 토글링하며 입력된다. 이때, 리프레쉬 명령(AREF)이 인가되면, 외부커맨드신호인 'CMD' 커맨드신호 중 'CSB' 커맨드신호(칩 셀렉트 관련신호)가 논리'로우'의 예정된 펄스 폭으로 활성화되면서, 반도체 메모리 장치의 리프레쉬 동작이 수행된다. 'CSB' 커맨드신호에 응답하여 'AFACT' 내부커맨드신호가 활성화되면, 리프레쉬커맨드 래칭부(902, 도 9 참조)는 'AFACT' 내부커맨드신호에 응답하여 'REF' 제어신호를 논리'로우'에서 논리'하이'로 천이시킨다. 이때, 파일드 리프레쉬 동작에 따라 'FACT<0:3>' 제어신호가 활성화되며, 'BA<0:7>' 뱅크액티브신호는 'FACT<0:3>' 제어신호에 따라 두 그룹으로 나뉘어 활성화된다. 이어서, 'IDL' 모드제어신호는 'BA<0:7>' 뱅크액티브신호에 응답하여 논리'하이'에서 논리'로우'로 천 이되며, 'IDL' 모드제어신호에 응답하여 클럭동기화부(901)는 'IDL_REF' 모드제어신호를 논리'하이'에서 논리'로우'로 천이시킨다.
이때, 본 발명의 실시예에 따른 반도체 메모리 장치는 'REF' 제어신호를 지연시킨 'REFA' 제어신호를 생성한다. 'REFA' 제어신호에 반영되는 지연시간은 회로 동작시 다른 신호와의 동작 마진을 확보할 수 있을 정도이면 된다. 도면에서 볼 수 있듯이, 'EN_ACKB' 인에이블신호와, 'ACK' 내부클럭신호와, 'ROW_CLK' 내부클럭신호, 및 'COL_CLK' 내부클럭신호는 'REFA' 제어신호가 논리'하이'로 활성화되는 구간 동안 토글링하지 않는 것을 볼 수 있다. 즉, 'EN_ACKB' 인에이블신호와, 'ACK' 내부클럭신호와, 'ROW_CLK' 내부클럭신호, 및 'COL_CLK' 내부클럭신호는 반도체 메모리 장치의 리플레쉬 구간 동안 토글링하지 않는다.
한편, 뱅크제어신호 생성부(904)는 리플레쉬 동작 구간(tRFC) 이후 'RE<0:3>' 제어신호를 활성화시키며, 이에 따라 'BA<0:7>' 뱅크액티브신호는 두 그룹으로 나뉘어 비활성화된다. 이어서, 'IDL' 모드제어신호는 'BA<0:7>' 뱅크액티브신호에 응답하여 다시 논리'로우'에서 논리'하이'로 천이하며, 클럭동기화부(901)는 논리'하이'의 'IDL' 모드제어신호를 'CCKB' 내부클럭신호에 동기화시켜 'IDL_REF' 모드제어신호로 출력한다. 'REF' 제어신호는 이 'IDL_REF' 모드제어신호에 응답하여 논리'하이'에서 다시 논리'로우'로 천이하며, 리프레쉬 동작이 종료된다. 반도체 메모리 장치는 이러한 일련의 동작을 통해 리프레쉬 동작을 수행한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 토글링하는 신호들을 최대한 억제함으로써, 반도체 메모리 장치에서 소모되는 전력을 최소화하 는 것이 가능하다.
한편, 요즈음 반도체 메모리 장치의 동작 주파수는 나날이 높아지고 있으며, 반도체 메모리 장치는 높아진 동작 주파수에 대응하여 동작하게끔 설계되고 있다. 하지만, 반도체 메모리 장치는 다양한 동작 주파수에 대응하여 안정적인 동작을 수행해야 하기 때문에, 고주파수의 동작뿐 아니라 저주파수의 동작 역시 보장되어야 한다. 본 발명의 실시예에 따른 반도체 메모리 장치는 이러한 저주파수의 동작까지 고려된 것으로, 이를 살펴보기 위하여 'A' 부분을 확대하여 살펴보기로 한다. 참고로, 이러한 안정적인 저주파수의 동작은 클럭동기화부(901, 도 9 및 도 10 참조)에 의해서 보장되며, 만약 이러한 구성이 없는 경우 비교적 저주파수의 동작에서 'IDL' 모드제어신호에 리플(ripple) 현상이 발생할 수 있으며, 이에 따라 반도체 메모리 장치는 비정상적인 리플레쉬 동작을 반복적으로 수행하는 문제가 발생한다.
도 12 는 도 11 의 'A' 부분의 동작을 보다 상세히 알아보기 위한 타이밍도로서, 비교적 저주파수의 동작을 고려하여 도시하였다.
도 12 를 참조하면, 'REF' 제어신호가 논리'하이'에서 논리'로우'로 천이하는 시점, 즉 리플레쉬 동작이 끝나는 시점은 'IDL_REF' 모드제어신호가 논리'하이'로 천이하는 시점에 따라 결정된다. 여기서, 'IDL_REF' 모드제어신호는 'IDL' 모드제어신호가 논리'하이'로 된 이후 'CCKB' 내부클럭신호가 논리'하이'로 천이하는 시점, 즉, 'CLK' 클럭신호가 논리'로우'로 천이하는 시점에 따라 결정된다. 도면에서 볼 수 있듯이, 리프레쉬 동작이 끝나는 시점까지 'IDL_REF' 모드제어신호가 논리'로우'를 유지하고, 'REF' 제어신호는 논리'하이'를 유지하고, 'REFB' 제어신호 는 논리'로우'를 유지하며, 'REFA' 제어신호는 논리'하이'를 유지한다. 따라서, 'REFA' 제어신호는 'ROW_CLK' 내부클럭신호와 'COL_CLK' 내부클럭신호가 토글링 동작을 수행하는 것을 제한하며, 이에 따라 'AFACT' 내부명령신호가 활성화되지 않는다. 이어서, 'AFACT' 내부명령신호가 활성화되지 않기 때문에, 'REFB', 'REF', 'REFA' 제어신호가 활성화되지 않으며, 'BA<0:7>' 뱅크액티브신호도 활성화되지 않는다. 'BA<0:7>' 뱅크액티브신호가 활성화되지 않기 때문에 'IDL' 모드제어신호 역시 활성화되지 않는다. 결국, 'IDL' 모드제어신호에 리플 현상이 발생하지 않는다.
다시 말하면, 모드제어신호 생성부(905)에서 생성되는 'IDL' 모드제어신호는 하나의 리프레쉬 명령(AREF)이 인가됨에 따라 활성화되는 'BA<0:7>' 뱅크액티브신호에 응답하여 논리'로우'로 천이(비활성화)한 이후 'BA<0:7>' 뱅크액티브신호의 비활성화 시점에 응답하여 논리'하이'로 천이(활성화)한다. 이때, 'IDL' 모드제어신호가 논리'하이'로 천이하더라도 'CCKB' 내부클럭신호에 동기화되어 활성화되는 'IDL_REF' 모드제어신호에 의하여 'REFA' 제어신호가 비활성화상태를 유지하기 때문에, 'BA<0:7>' 뱅크액티브신호가 활성화되지 않는다. 따라서, 'IDL' 모드제어신호는 'BA<0:7>' 뱅크액티브신호에 의하여 논리'로우'로 다시 천이하지 않게 된다. 결국, 하나의 리프레쉬 명령(AREF)에 대응하여 한 번의 리프레쉬 동작만 이루어진다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 내부클럭신호의 토글링 동작을 제한하여 반도체 메모리 장치에서 소모되는 전력을 최소화하는 것이 가능하다. 또한, 반도체 메모리 장치가 저주파수로 동작하 는 경우 모드제어신호에 발생하는 리플 현상을 제거함으로써, 비정상적인 리프레쉬 동작을 막아주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에에서는 인에이블신호 생성부(512, 도 5 참조)가 리프레쉬 동작 구간(tREF)에서 'EN_ACKB' 인에이블신호의 토글링 동작을 제한하는 경우를 일례로 설명하였으나, 본 발명은 클럭 드라이빙부(513)로 입력되는 'CCKB' 내부클럭신호가 리프레쉬 동작 구간(tREF)동안 토글링하지 않는 경우에도 적용할 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 내지 도 3 은 기존 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 4 는 도 1 내지 도 3 에서 설명된 각 신호들의 동작을 알아보기 위한 타이밍도.
도 5 내지 도 10 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 11 은 도 5 내지 도 10 에서 설명된 각 신호들의 동작을 알아보기 위한 타이밍도.
도 12 는 도 11 의 'A' 부분의 동작을 보다 상세히 알아보기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
501 : 클럭 버퍼링부 502 : 클럭 제어부
503 : 클럭인에이블 래칭부 504 : 클럭인에이블 버퍼링부
505 : 로우클럭 지연부 506 : 컬럼클럭 지연부
507 : 커맨드 버퍼링부 508 : 커맨드 셋업/홀드 지연부
509 : 커맨드 래칭부 510 : 로우커맨드 디코딩부
511 : 컬럼커맨드 디코딩부 512 : 인에이블신호 생성부
513 : 클럭 드라이빙부 514 : 어드레스 버퍼링부
515 : 어드레스 셋업/홀드 지연부 516 : 어드레스 래칭부

Claims (20)

  1. 리프레쉬 동작시 활성화되는 제어신호를 생성하기 위한 제어신호 생성수단;
    상기 제어신호에 응답하여 내부클럭신호의 토글링 동작을 제한하기 위한 클럭제어수단; 및
    상기 클럭제어수단의 출력신호에 응답하여 입력신호를 동기화시켜 출력하기 위한 동기화수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 클럭제어수단의 출력신호는 상기 리프레쉬 동작시 예정된 논리 레벨 값을 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 클럭제어수단은,
    상기 제어신호에 응답하여 상기 내부클럭신호의 토글링 동작을 제어하여 출력하기 위한 토글링제어부; 및
    커맨드신호와 상기 내부클럭신호의 동기화를 위한 지연시간을 상기 토글링제 어부의 출력신호에 반영하기 위한 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 커맨드신호를 상기 내부클럭신호에 따라 래칭하여 상기 입력신호인 내부커맨드신호를 생성하기 위한 래칭수단을 더 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 동기화수단은,
    상기 클럭제어수단의 출력신호에 응답하여 상기 내부커맨드신호를 동기화시켜 출력하는 커맨드 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 클럭제어수단은,
    상기 내부클럭신호를 입력받아 어드레스를 래칭하기 위한 어드레스클럭신호를 생성하며, 상기 제어신호에 응답하여 상기 어드레스클럭신호의 토글링 동작을 제한하는 어드레스클럭 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장 치.
  7. 제6항에 있어서,
    상기 어드레스클럭 생성부는,
    상기 제어신호와 상기 내부클럭신호에 응답하여 인에이블신호를 생성하기 위한 인에이블신호 생성부; 및
    상기 내부클럭신호와 상기 인에이블신호에 응답하여 상기 어드레스클럭신호를 생성하기 위한 클럭드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 인에이블신호 생성부는,
    상기 제어신호에 응답하여 상기 내부클럭신호의 토글링 동작을 제어하여 출력하기 위한 토글링제어부; 및
    상기 토글링제어부의 출력신호를 드라이빙하여 상기 인에이블신호로 출력하기 위한 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 리프레쉬 동작에 대응하는 제어신호에 응답하여 토글링 동작이 제한되는 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단;
    모드제어신호에 응답하여 커맨드신호와 상기 내부클럭신호를 동기화시켜 내부커맨드신호를 생성하기 위한 커맨드 디코딩수단;
    상기 모드제어신호를 상기 내부클럭신호에 동기화시켜 출력하기 위한 클럭동기화수단; 및
    상기 내부커맨드신호와 상기 클럭동기화수단의 출력신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성수단
    을 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 클럭동기화부는,
    상기 내부클럭신호에 응답하여 상기 모드제어신호를 출력하기 위한 동기화부; 및
    상기 동기화부의 출력신호를 래칭하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 동기화부의 출력신호는 상기 모드제어신호에 응답하여 활성화되고, 상기 내부클럭신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 제어신호 생성수단은,
    상기 내부커맨드신호에 응답하여 상기 클럭동기화수단의 출력신호를 래칭하고, 상기 클럭동기화수단의 출력신호에 응답하여 리셋되는 커맨드 래칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서,
    뱅크어드레스신호와 상기 제어신호 생성수단의 출력신호에 응답하여 뱅크제어신호를 생성하기 위한 뱅크제어신호 생성수단; 및
    상기 제어신호 생성수단의 출력신호와 상기 뱅크제어신호에 대응하는 뱅크액티브신호에 응답하여 상기 모드제어신호를 생성하기 위한 모드제어신호 생성수단을 더 구비하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    디코딩된 뱅크어드레스신호를 상기 뱅크제어신호에 응답하여 상기 뱅크액티브신호로 출력하기 위한 뱅크액티브신호 생성수단을 더 구비하는 반도체 메모리 장치.
  15. 제9항에 있어서,
    상기 내부클럭신호를 입력받아 어드레스를 래칭하기 위한 어드레스클럭신호를 생성하며, 상기 제어신호에 응답하여 상기 어드레스클럭신호의 토글링 동작을 제한하는 어드레스클럭 생성부를 더 구비하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 어드레스클럭 생성부는,
    상기 제어신호와 상기 내부클럭신호에 응답하여 인에이블신호를 생성하기 위한 인에이블신호 생성부; 및
    상기 내부클럭신호와 상기 인에이블신호에 응답하여 상기 어드레스클럭신호를 생성하기 위한 클럭드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 인에이블신호 생성부는,
    상기 제어신호에 응답하여 상기 내부클럭신호의 토글링 동작을 제어하여 출력하기 위한 토글링제어부; 및
    상기 토글링제어부의 출력신호를 드라이빙하여 상기 인에이블신호로 출력하기 위한 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제9항에 있어서,
    상기 내부클럭신호 생성수단의 출력클럭신호는 상기 리프레쉬 동작시 예정된 논리 레벨 값을 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 리프레쉬 명령에 응답하여 제어신호를 활성화시키는 단계;
    리프레쉬 동작 이후 뱅크액티브신호의 비활성화시점에 응답하여 활성화되는 모드제어신호를 생성하는 단계;
    내부클럭신호에 응답하여 상기 제어신호를 비활성화시키는 단계;
    상기 제어신호의 활성화 구간 동안 상기 뱅크액티브신호의 활성화시점을 제한하는 단계; 및
    상기 뱅크액티브신호의 비활성화시점에 응답하여 상기 모드제어신호를 활성화시키는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  20. 제19항에 있어서,
    상기 리프레쉬 동작 중 상기 내부클럭신호의 토글링 동작을 제한하여 예정된 논리 레벨 값의 출력클럭신호를 출력하는 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
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