KR101782921B1 - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents
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Abstract
외부에서 인가되는 외부 커맨드 신호에 응답하여 내부 커맨드 확장 신호를 생성하는 반도체 메모리 장치에 관한 것으로, 다수의 외부 커맨드 신호 각각를 래칭하고 외부 클럭 신호에 대응하는 시간만큼 래칭된 신호를 유지하기 위한 다수의 래칭부, 상기 외부 클럭 신호에 예정된 시간만큼을 반영하여 제1 내부 클럭 신호로 출력하기 위한 제1 내부 클럭 지연부, 상기 다수의 래칭부의 출력 신호를 디코딩하고 상기 제1 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호를 출력하기 위한 커맨드 디코딩부, 상기 제1 내부 클럭 신호를 예정된 시간만큼을 반영하여 제2 내부 클럭 신호로 출력하기 위한 제2 내부 클럭 지연부, 및 상기 제2 내부 클럭 신호에 응답하여 상기 다수의 내부 커맨드 신호의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하기 위한 다수의 펄스 확장부를 구비하는 반도체 메모리 장치를 제공한다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부에서 인가되는 외부 커맨드 신호에 응답하여 내부 커맨드 확장 신호를 생성하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부로부터 외부 커맨드 신호와 외부 클럭 신호를 입력받아 여러 가지 다양한 동작을 수행한다. 다시 말하면, 반도체 메모리 장치는 칩 셋(chip set) 등과 같은 외부 장치로부터 외부 커맨드 신호인 칩 셀렉트(chip select) 신호, 로우 어드레스 스트로브(row address strobe) 신호, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호 등을 입력받으며, 이를 디코딩하여 생성되는 내부 커맨드 확장 신호에 응답하여 리드 동작, 라이트 동작, 프리차지 동작, 및 액티브 동작 등을 수행한다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 다수의 패드(110)와, 다수의 지연부(120)와, 외부 클럭 지연부(130)와, 다수의 래칭부(140)와, 커맨드 디코딩부(150)와, 내부 클럭 지연부(160), 및 다수의 펄스 확장부(170)를 구비한다.
다수의 패드(110)는 다수의 외부 커맨드 신호인 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)를 입력받으며, 또한 외부 클럭 신호(CLK)를 입력받는다. 다수의 지연부(120)는 다수의 패드(110)를 통해 입력되는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼을 반영하여 출력하고, 외부 클럭 지연부(130)는 외부 클럭 신호(CLK)에 예정된 시간만큼을 반영하여 'ICLK2' 내부 클럭 신호로 출력한다.
이어서, 다수의 래칭부(140)는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼이 반영된 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고, 이 래칭된 신호를 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지하여 출력한다. 그리고, 커맨드 디코딩부(150)는 다수의 래칭부(140)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 생성한다.
한편, 내부 클럭 지연부(160)는 'ICLK2' 내부 클럭 신호에 예정된 지연 시간만큼을 반영하여 'ICLK6' 내부 클럭 신호로 출력하고, 다수의 펄스 확장부(170)는 'ICLK6' 내부 클럭 신호에 응답하여 커맨드 디코딩부(150)에서 생성되는 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)의 펄스 폭을 확장하여 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)를 생성한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 라이트 동작을 제어하기 위한 신호이고, 'ECASP10RD' 내부 커맨드 확장 신호와 'CASP10RD' 내부 커맨드 확장 신호는 에디티브 레이턴시(additive latency)에 따라 리드 동작을 제어하기 위한 신호이다. 참고로, 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)는 1tCK 의 펄스 폭이 확보된 신호이다. 반도체 메모리 장치는 이 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)를 이용하여 라이트 동작 또는 리드 동작을 수행한다.
도 2 는 도 1 의 커맨드 디코딩부(150)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 에디티브 레이턴시와 관련된 구성은 생략하기로 한다.
도 2 를 참조하면, 커맨드 디코딩부(150)는 다수의 인버터(inverter)와, 다수의 부정 논리 곱 게이트(NAND), 및 부정 논리 합 게이트(NOR)로 구성되며, 다수의 래칭부(140)의 출력 신호(ICST, IRAST, ICAST, IWET)를 입력받아 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 생성한다. 이에 대한 동작 파형은 도 4 에서 살펴보기로 한다.
도 3 은 도 1 의 다수의 펄스 확장부(170)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 'PEWT' 내부 커맨드 신호를 입력받아 'ECASP10WT' 내부 커맨드 확장 신호를 생성하는 펄스 확장부를 일례로 설명하기로 한다.
도 3 을 참조하면, 펄스 확장부는 입력부(310)와, 리셋부(320)와, 래칭부(330), 및 피드백부(340)를 구비한다.
입력부(310)는 'ICLK6' 내부 클럭 신호와 'PEWT' 내부 커맨드 신호에 응답하여 공통 노드(CN)를 구동하고, 리셋부(320)는 'ICLK6' 내부 클럭 신호와 피드백 신호(FED)에 응답하여 공통 노드(CN)를 리셋한다. 여기서, 리셋부(320)는 리셋 신호(RSTB)응답하여 공통 노드(CN)를 리셋하는 구성이 추가된다. 이어서, 래칭부(330)는 공통 노드(CN)에 구동된 신호 레벨에 따라 예정된 논리 레벨 값을 래칭하고, 피드백부(340)는 'ICLK6' 내부 클럭 신호에 응답하여 래칭부(330)의 출력 신호를 피드백 신호(FED)로 출력하고 이를 리셋부(320)로 전달한다.
도 3 의 펄스 확장부는 위에서 설명한 바와 같이 'ECASP10WT' 내부 커맨드 확장 신호의 펄스 폭을 1tCK 로 확장해 주기 위한 구성을 갖으며, 이 구성에 대한 동작 파형은 도 4 에서 살펴보기로 한다.
도 4 는 도 1 의 반도체 메모리 장치의 정상적인 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여, 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우(low)'로 액티브되는 경우인, 반도체 메모리 장치가 라이트 동작을 수행하는 것을 일례로 하였다. 참고로, 칩 셀렉트 신호(CSB)와, 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우'로 액티브되는 경우 커맨드 디코딩부(150)는 논리'하이(high)'로 액티브되는 'PEWT' 내부 커맨드 신호를 생성하고, 이때, 나머지 'PERD' 내부 커맨드 신호와 'PIRD' 내부 커맨드 신호는 액티브 되지 않는다.
도 1 내지 도 4 를 참조하면, 다수의 패드(110)를 통해 논리'로우'로 액티브 되는 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 입력되면, 다수의 지연부(120)는 이들을 각각 예정된 시간만큼 지연시켜 출력(PCST, PRAST, PCAST, PWET)한다. 이후, 다수의 래칭부(140)는 다수의 지연부(120)의 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지된 출력 신호(ICST, IRAST, ICAST, IWET)를 생성한다. 이어서, 커맨드 디코딩부(150)는 다수의 래칭부(140)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하여 논리'하이'로 액티브되는 'PEWT' 내부 커맨드 신호를 생성한다.
마지막으로, 다수의 펄스 확장부(170) 중 'PEWT' 내부 커맨드 신호를 입력받는 펄스 확장부는 'PEWT' 내부 커맨드 신호와 'ICLK6' 내부 클럭 신호에 응답하여 'ECASP10WT' 내부 커맨드 확장 신호를 생성한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 'PEWT' 내부 커맨드 신호가 논리'하이'인 구간에서 'ICLK6' 내부 클럭 신호의 라이징 에지(rising edge)에 응답하여 활성화되며, 'ICLK6' 내부 클럭 신호의 다음 라이징 에지에 응답하여 비활성화된다. 이와 같은 동작을 통해 'ECASP10WT' 내부 커맨드 확장 신호는 1tCK 의 펄스 폭을 가지게 된다.
한편, 도 4 와 같은 동작 파형도는 다수의 외부 커맨드 신호인 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)가 동일한 시점에 반도체 메모리 장치로 입력되는 이상적인 경우를 일례로 하였다. 하지만, 이러한 외부 커맨드 신호는 커플링 현상 등으로 인하여 동일한 시점에 반도체 메모리 장치로 입력되지 않는 경우가 발생한다. 이를 방지하기 위하여 다수의 지연부(120)에서 반영되는 지연 값을 조절하기도 하지만 다수의 지연부(120) 역시 PVT 에 따른 스큐로 인하여 동일한 시점에 입력되지 않는 외부 커맨드 신호를 보정하기에는 한계가 있다.
도 5 는 도 1 의 반도체 메모리 장치의 비정상적인 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여 도 4 와 같이 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우(low)'로 액티브되는 경우인, 반도체 메모리 장치가 라이트 동작을 수행하는 것을 일례로 하였다.
도면에서 볼 수 있듯이, 라이트 인에이블 신호(WEB)는 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB)에 비하여 약간 지연되어 입력된다. 이렇게 서로 다른 시점에 입력되는 외부 커맨드 신호는 커맨드 디코딩부(150)에서 출력되는 'PERD' 내부 커맨드 신호와 'PIPD' 내부 커맨드 신호에 원치 않는 글리치(glitch)성 펄스를 생성한다. 이어서, 이러한 펄스 신호로 인하여 'ECASP10RD' 내부 커맨드 확장 신호와 'CASSP10RD' 내부 커맨드 확장 신호는 의도하지 않게 논리'하이'로 액티브 된다. 따라서, 라이트 동작을 수행해야하는 반도체 메모리 장치는 리드 동작을 동시에 수행하게 되고, 결국, 라이트 동작과 리드 동작이 충돌하여 원하는 라이트 동작을 수행할 수 없는 문제점이 발생한다.
본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 외부 커맨드 신호를 디코딩한 신호를 예정된 내부 클럭 신호에 응답하여 내부 커맨드 신호로 출력하고, 이 내부 클럭 신호를 예정된 시간만큼 지연한 내부 클럭 신호에 응답하여 내부 커맨드 신호의 펄스 폭을 확장할 수 있는 반도체 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 외부 커맨드 신호와 외부 클럭 신호를 입력받기 위한 다수의 패드;상기 다수의 외부 커맨드 신호를 지연시켜 출력하는 지연부; 상기 외부 클럭 신호를 지연시켜 제1내부클럭신호로서 출력하는 외부 클럭 지연부; 상기 제1내부클럭신호에 응답하여 상기 지연된 다수의 외부 커맨드 신호 각각을 래칭하는 다수의 래칭부; 상기 제1내부클럭신호를 지연시켜 제2내부클럭신호로서 출력하는 제1 내부 클럭 지연부; 상기 다수의 래칭부의 출력 신호를 디코딩하고, 상기 제2내부클럭신호에 응답하여 다수의 내부 커맨드 신호를 출력하기 위한 커맨드 디코딩부; 상기 제2내부클럭신호를 지연시켜 제3내부클럭신호로서 출력하는 제2 내부 클럭 지연부; 및 상기 제3내부클럭신호에 응답하여 상기 다수의 내부 커맨드 신호의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하기 위한 다수의 펄스 확장부를 구비할 수 있다.
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본 발명의 실시 예에 따른 반도체 메모리 장치는 외부에서 입력되는 외부 커맨드 신호를 디코딩한 신호를 예정된 내부 클럭 신호에 응답하여 내부 커맨드 신호로 출력하고, 이 내부 클럭 신호를 예정된 시간만큼 지연한 내부 클럭 신호에 응답하여 내부 커맨드 신호의 펄스 폭을 확장함으로써, 내부 커맨드 신호에 발생하는 글리치성 펄스를 막아주는 것이 가능하다.
본 발명은 내부 커맨드 신호에 글리치성 펄스가 발생하는 것을 막아줌으로써, 내부 커맨드 확장 신호의 원하지 않는 액티브 동작을 막아줄 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 커맨드 디코딩부(150)를 설명하기 위한 회로도.
도 3 은 도 1 의 다수의 펄스 확장부(170)를 설명하기 위한 회로도.
도 4 는 도 1 의 반도체 메모리 장치의 정상적인 회로 동작을 설명하기 위한 파형도.
도 5 는 도 1 의 반도체 메모리 장치의 비정상적인 회로 동작을 설명하기 위한 파형도.
도 6 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 7 은 도 6 의 커맨드 디코딩부(660)를 설명하기 위한 회로도.
도 8 은 도 6 의 다수의 펄스 확장부(680)를 설명하기 위한 회로도.
도 9 는 도 6 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 파형도.
도 2 는 도 1 의 커맨드 디코딩부(150)를 설명하기 위한 회로도.
도 3 은 도 1 의 다수의 펄스 확장부(170)를 설명하기 위한 회로도.
도 4 는 도 1 의 반도체 메모리 장치의 정상적인 회로 동작을 설명하기 위한 파형도.
도 5 는 도 1 의 반도체 메모리 장치의 비정상적인 회로 동작을 설명하기 위한 파형도.
도 6 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 7 은 도 6 의 커맨드 디코딩부(660)를 설명하기 위한 회로도.
도 8 은 도 6 의 다수의 펄스 확장부(680)를 설명하기 위한 회로도.
도 9 는 도 6 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 6 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 6 을 참조하면, 반도체 메모리 장치는 다수의 패드(610)와, 다수의 지연부(620)와, 외부 클럭 지연부(630)와, 다수의 래칭부(640)와, 제1 내부 클럭 지연부(650)와, 커맨드 디코딩부(660)와, 제2 내부 클럭 지연부(670), 및 다수의 펄스 확장부(680)를 구비한다.
다수의 패드(610)는 다수의 외부 커맨드 신호인 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)를 입력받으며, 또한 외부 클럭 신호(CLK)를 입력받는다.
다수의 지연부(620)는 다수의 패드(610)를 통해 입력되는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼을 반영하여 출력하고, 외부 클럭 지연부(630)는 외부 클럭 신호(CLK)에 예정된 시간만큼을 반영하여 'ICLK2' 내부 클럭 신호로 출력한다.
다수의 래칭부(640)는 칩 셀렉트 신호(CSB)와, 로우 어드레스 스트로브 신호(RASB)와, 컬럼 어드레스 스트로브 신호(CASB)와, 라이트 인에이블 신호(WEB)에 예정된 시간만큼이 반영된 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고, 이 래칭된 신호를 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지하여 출력한다.
이어서, 제1 내부 클럭 지연부(650)는 'ICLK2' 내부 클럭 신호에 예정된 시간만큼을 반영하여 제1 내부 클럭 신호인 'ICLK6' 내부 클럭 신호로 출력한다. 그리고, 커맨드 디코딩부(660)는 다수의 래칭부(640)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하고 'ICLK6' 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 출력한다.
이어서, 제2 내부 클럭 지연부(670)는 'ICLK6' 내부 클럭 신호에 예정된 시간만큼을 반영하여 제2 내부 클럭 신호인 'ICLK8' 내부 클럭 신호로 출력하기 위한 것으로, 예컨대, 다수 개의 인버터로 구성될 수 있다. 그리고, 다수의 펄스 확장부(680)는 'ICLK8' 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)로 출력한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 라이트 동작을 제어하기 위한 신호이고, 'ECASP10RD' 내부 커맨드 확장 신호와 'CASP10RD' 내부 커맨드 확장 신호는 에디티브 레이턴시 에 따라 리드 동작을 제어하기 위한 신호이다. 참고로, 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)는 1tCK 의 펄스 폭이 확보된 신호이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 외부 커맨드 신호(CSB, RASB, CASB, WEB)를 디코딩한 이후 이 디코딩된 신호를 'ICLK6' 내부 클럭 신호에 응답하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)로 출력하고, 'ICLK6' 내부 클럭 신호를 지연한 'ICLK8' 내부 클럭 신호에 응답하여 디코딩된 신호의 펄스 폭을 확장하는 것이 가능하다. 이후 설명하겠지만, 이와 같은 구성을 통해 본 발명의 실시 예는 기존에 디코딩된 신호에 발생하던 글리치성 펄스가 발생하는 것을 막아주는 것이 가능하다.
도 7 은 도 6 의 커맨드 디코딩부(660)를 설명하기 위한 회로도이다.
도 6 및 도 7 을 참조하면, 커맨드 디코딩부(660)는 신호 디코딩부(710)와, 제어 출력부(720), 및 지연부(730)를 구비한다.
신호 디코딩부(710)는 다수의 래칭부(640)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하여 출력하고, 제어 출력부(720)는 신호 디코딩부의 출력 신호를 'ICLK6' 내부 클럭 신호에 응답하여 출력하며, 지연부(730)는 제어 출력부(720)의 출력 신호의 비활성화 시점을 조절하여 다수의 내부 커맨드 신호(PEWT, PERD, PIRD)를 생성한다. 여기서, 지연부(730)는 이후 설명될 다수의 펄스 확장부(680)가 다수의 내부 커맨드 확장 신호(ECASP10WT, ECASP10RD, CASP10RD)를 생성하는데 있어서, 그 신호가 1tCK 의 펄스 폭을 안정적으로 확보하기 위한 것이다.
도 8 은 도 6 의 다수의 펄스 확장부(680)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 'PEWT' 내부 커맨드 신호를 입력받아 'ECASP10WT' 내부 커맨드 확장신호를 생성하는 펄스 확장부를 일례로 설명하기로 한다.
도 6 및 도 8 을 참조하면, 펄스 확장부는 동기화부(810)와, 래칭부(820), 및 리셋부(830)를 구비한다.
동기화부(810)는 'PEWT' 내부 커맨드 신호를 'ICLK8' 내부 클럭 신호에 응답하여 동기화시키고, 래칭부(820)는 동기화부(810)의 출력 신호를 래칭하여 'ECASP10WT' 내부 커맨드 확장 신호로 출력하며, 리셋부(830)는 리셋 신호(RSTB)에 응답하여 래칭부(820)의 입력단을 리셋시킨다.
이하, 펄스 확장부의 간단한 동작을 살펴보기로 한다.
우선, 펄스 확장부는 'PEWT' 내부 커맨드 신호를 입력받는다. 한편, 동기화부(810)는 'ICLK8' 내부 클럭 신호의 활성화 에지(edge)에 응답하여 'PEWT' 내부 커맨드 신호를 출력하고, 래칭부(820)는 동기화부(810)의 출력 신호를 래칭하여 'ECASP10WT' 내부 커맨드 확장 신호로 출력한다. 여기서, 'ECASP10WT' 내부 커맨드 확장 신호는 'ICLK8' 내부 클럭 신호의 다음 활성화 에지가 입력될 때까지 처음 입력된 'PEWT' 내부 커맨드 신호를 유지한다. 결국, 'ECASP10WT' 내부 커맨드 확장 신호는 'PEWT' 내부 커맨드 신호가 활성화된 이후 'ICLK8' 내부 클럭 신호에 대응하는 1tCK 의 펄스 신호가 된다.
도 9 는 도 6 의 반도체 메모리 장치의 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여, 종래와 마찬가지로 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 논리'로우'로 액티브되는 경우인 반도체 메모리 장치가 라이트 동작을 수행하는 것을 일례로 하였다. 또한, 라이트 인에이블 신호(WEB)는 종래에 오동작 상황과 동일하게 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB) 보다 조금 늦게 활성화되는 것을 일례로 한다.
도 6 내지 도 9 를 참조하면, 다수의 패드(610)를 통해 논리'로우'로 액티브 되는 칩 셀렉트 신호(CSB)와 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)가 입력되면, 다수의 지연부(620)는 이들을 각각 예정된 시간만큼 지연시켜 출력(PCST, PRAST, PCAST, PWET)한다. 이후, 다수의 래칭부(640)는 다수의 지연부(620)의 출력 신호(PCST, PRAST, PCAST, PWET)를 래칭하고 'ICLK2' 내부 클럭 신호에 대응하는 시간만큼 유지된 출력 신호(ICST, IRAST, ICAST, IWET)를 생성한다.
이후 본 발명에 따른 커맨드 디코딩부(660)는 다수의 래칭부(640)의 출력 신호(ICST, IRAST, ICAST, IWET)를 디코딩하고, 제1 내부 클럭 신호인 'ICLK6' 내부 클럭 신호에 응답하여 논리'하이'로 액티브되는 'PWET' 내부 커맨드 신호를 생성한다. 이때, 'PERD' 내부 커맨드 신호와 'PIRD' 내부 커맨드 신호는 'ICST' 신호와 'ICAST' 신호와 'IWET' 신호가 논리'하이'이고 'IRAST' 신호가 논리'로우'인 상태에서 'ICLK6' 내부 클럭 신호에 응답하여 출력되기 때문에 논리'로우'를 유지하게 된다. 다시 말하면, 커맨드 디코딩부(660)의 신호 디코딩부(710)가 디코딩 동작을 완료하여 원하는 출력 신호를 생성한 이후, 제어 출력부(720)가 이 디코딩된 신호를 'ICLK6' 내부 클럭 신호에 응답하여 출력하기 때문에, 'PERD' 내부 커맨드 신호와 'PIRD' 내부 커맨드 신호에는 글리치성 펄스가 발생하지 않는다.
이어서, 다수의 펄스 확장부(680)는 제2 내부 클럭 신호인 'ICLK8' 내부 클럭 신호의 라이징 에지에 응답하여 'PEWT' 내부 커맨드 신호를 'ECASP10WT' 내부 커맨드 확장 신호로 출력하고, 이 'ECASP10WT' 내부 커맨드 확장 신호는 'ICLK8' 내부 클럭 신호의 다음 라이징 에지까지 논리'하이'를 유지한다. 즉, 'ECASP10WT' 내부 커맨드 확장 신호는 'ICLK8' 내부 클럭 신호에 대응하는 1tCK 펄스 폭을 가진다.
한편, 'PEWT' 내부 커맨드 신호가 논리'하이'에서 논리'로우'로 비활성화되는 천이 시점은 커맨드 디코딩부(660)에 구비되는 지연부(730)에 의하여 결정되며, 'PEWT' 내부 커맨드 신호의 천이 시점을 조절함으로써 'ECASP10WT' 내부 커맨드 확장 신호가 1tCK 의 펄스 폭을 확보하는데 있어서 보다 안정적인 동작을 확보할 수 있다.
전술한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치는 기존에 발생하던 글리치성 펄스를 막아줄 수 있으며, 이를 통해 1tCK 의 펄스 폭을 가지는 안정적인 내부 커맨드 확장 신호를 생성하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
610 : 다수의 패드 620 : 다수의 지연부
630 : 외부 클럭 지연부 640 : 다수의 래칭부
650 : 제1 내부 클럭 지연부 660 : 커맨드 디코딩부
670 : 제2 내부 클럭 지연부 680 : 다수의 펄스 확장부
630 : 외부 클럭 지연부 640 : 다수의 래칭부
650 : 제1 내부 클럭 지연부 660 : 커맨드 디코딩부
670 : 제2 내부 클럭 지연부 680 : 다수의 펄스 확장부
Claims (10)
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- 다수의 외부 커맨드 신호와 외부 클럭 신호를 입력받기 위한 다수의 패드;
상기 다수의 외부 커맨드 신호를 지연시켜 출력하는 지연부;
상기 외부 클럭 신호를 지연시켜 제1내부클럭신호로서 출력하는 외부 클럭 지연부;
상기 제1내부클럭신호에 응답하여 상기 지연된 다수의 외부 커맨드 신호 각각을 래칭하는 다수의 래칭부;
상기 제1내부클럭신호를 지연시켜 제2내부클럭신호로서 출력하는 제1 내부 클럭 지연부;
상기 다수의 래칭부의 출력 신호를 디코딩하고, 상기 제2내부클럭신호에 응답하여 다수의 내부 커맨드 신호를 출력하기 위한 커맨드 디코딩부;
상기 제2내부클럭신호를 지연시켜 제3내부클럭신호로서 출력하는 제2 내부 클럭 지연부; 및
상기 제3내부클럭신호에 응답하여 상기 다수의 내부 커맨드 신호의 펄스 폭을 확장하고, 이를 다수의 내부 커맨드 확장 신호로 출력하기 위한 다수의 펄스 확장부를 구비하는
반도체 메모리 장치.
- [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]제2항에 있어서,
상기 커맨드 디코딩부는,
상기 다수의 래칭부의 출력 신호를 디코딩하기 위한 신호 디코딩부; 및
상기 신호 디코딩부의 출력 신호를 상기 제2내부클럭신호에 응답하여 상기 다수의 내부 커맨드 신호로 출력하기 위한 제어 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]제3항에 있어서,
상기 제어 출력부의 출력 신호의 비활성화 시점을 조절하기 위한 비활성화 지연부를 더 구비하는 반도체 메모리 장치.
- [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]제2항에 있어서,
상기 다수의 펄스 확장부 각각은,
상기 다수의 내부 커맨드 신호 중 해당 내부 커맨드 신호를 상기 제3내부클럭신호에 응답하여 동기화시키기 위한 동기화부; 및
상기 동기화부의 출력 신호를 래칭하여 상기 다수의 내부 커맨드 확장 신호 중 해당 내부 커맨드 확장 신호로 출력하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치. - [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]제5항에 있어서,
상기 동기화부는 상기 해당 내부 커맨드 신호를 상기 제3내부클럭신호의 활성화 에지에서 상기 래치로 전달하는 것을 특징으로 하는 반도체 메모리 장치. - 삭제
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