KR20090070128A - 출력 인에이블 신호 생성 회로 - Google Patents

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KR20090070128A
KR20090070128A KR1020070138022A KR20070138022A KR20090070128A KR 20090070128 A KR20090070128 A KR 20090070128A KR 1020070138022 A KR1020070138022 A KR 1020070138022A KR 20070138022 A KR20070138022 A KR 20070138022A KR 20090070128 A KR20090070128 A KR 20090070128A
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Abstract

본 발명은 액티브 명령에 응답하여 셋(set)되고, 내부클럭신호에 응답하여 리셋(reset)되는 소오스 리셋신호를 생성하는 SR 래치와, 상기 소오스 리셋신호를 상기 내부클럭신호에 동기화시켜 출력인에이블 리셋신호로서 출력하는 리셋신호 출력수단, 및 상기 출력인에이블 리셋신호에 응답하여 리셋되고 읽기 명령에 응답하여 출력 인에이블 신호를 생성하는 출력인에이블신호 생성수단을 구비하는 출력 인에이블 신호 생성회로를 제공한다.
Figure P1020070138022
카스 레이턴시, CL, 출력 인에이블 신호, OE, 리셋신호

Description

출력 인에이블 신호 생성 회로{OUTPUT ENABLE SINAL GENERATOR}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 출력 인에이블 신호 생성 회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부클럭신호에 응답하여 외부로부터 데이터를 입력받고, 내부클럭신호에 응답하여 내부에 저장된 데이터를 외부로 출력한다. 즉, 데이터를 출력하는 경우 반도체 메모리 소자 내부에서는 외부클럭신호가 아닌 내부클럭신호를 이용하여 데이터를 처리한다. 데이터 입장에서 보면 외부클럭신호에 동기화되어 입력된 데이터가 내부클럭신호에 동기화되어 출력되는 것이다. 이렇듯, 데이터를 전달하는 클럭신호가 어떤 클럭신호에서 다른 클럭신호로 바뀌는 것을 "도메인 크로싱(domain crossing)"이라 한다.
여기서, 내부클럭신호는 반도체 메모리 소자 내의 지연 요소에 의하여 발생하는 클럭 스큐(skew)를 보상한 신호이다. 때문에 반도체 메모리 소자가 내부클럭 신호에 데이터를 동기화시켜 출력하더라도 데이터는 마치 외부클럭신호에 동기화되어 출력되는 것 같이 보이게 된다.
한편, 반도체 메모리 소자는 일반적으로 모드 레지스터 셋(mode register set)을 구비하고 있으며, 여기에는 반도체 메모리 소자가 여러 가지 다양한 동작을 수행할 수 있도록 카스 레이턴시(Column address strobe Latency : CL), 버스트 타입(burst type), 버스트 랭스(burst length)등이 셋팅 될 수 있다. 이 중 카스 레이턴시(CL)는 읽기(read) 동작시 데이터가 동기화되는 외부클럭신호의 위치를 결정하기 위한 것으로 예컨대, 카스 레이턴시(CL)가 18 인 경우 읽기 명령 이후, 18 번째가 되는 외부클럭신호에 맞추어 데이터가 출력된다. 이와 같은 동작에 관여하는 회로가 출력 인에이블 신호 생성회로이다.
도 1은 종래 기술에 따른 출력 인에이블 신호 생성회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 출력 인에이블 신호 생성회로는 레벨신호 생성부(310)와, 소오스 리셋신호 생성부(330)와, 리셋신호 출력부(350), 및 출력인에이블신호 생성부(370)를 구비한다.
레벨신호 생성부(310)는 펄스(pulse) 신호인 로우펄스신호(ROW Pulse : ROWP)를 입력받아 이에 대응하는 레벨입력신호(IN)를 소오스 리셋신호 생성부(330)에 제공한다. 레벨입력신호(IN)에 대한 설명은 도 2를 통해 하기로 하며, 여기서 로우펄스신호(ROWP)는 반도체 메모리 소자의 액티브 동작(워드 라인을 활성화시키는 동작)을 수행하기 위한 액티브 명령(ACT, 도 2 참조)에 대응하는 신호이다. 액 티브 명령은 커멘드 디코더(command decoder, 도시되지 않음)에서 출력되는 다수의 내부 명령 중 하나이다.
참고로, 커멘드 디코더는 외부명령신호인 칩 셀렉트(chip select) 신호와, 로우 어드레스 스트로브(row address strobe) 신호와, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호를 디코딩(decoding)하여 여러 가지 내부 명령에 대응하는 신호를 생성하며, 반도체 메모리 소자는 이에 응답하여 읽기 동작, 쓰기 동작, 프리차지 동작, 및 액티브 동작등을 수행한다.
소오스 리셋신호 생성부(330)는 내부클럭신호(CLK_INN)와 레벨입력신호(IN)에 응답하여 소오스 리셋신호(S_RST)를 생성하기 위한 것으로, 레벨입력신호(IN)를 각 게이트로 입력받는 제1 피모스 트랜지스터(PM1) 및 제1 엔모스 트랜지스터(NM1)와, 내부클럭신호(CLK_INN)를 게이트로 입력받는 제2 피모스 트랜지스터(PM2), 및 제1 및 제2 인버터(INV1, INV2)로 구성된 제1 래칭부(332)를 구비한다. 여기서, 내부클럭신호(CLK_INN)는 지연 고정 루프(Delay Locked Loop : DLL) 또는 위상 고정 루프(Phase Locked Loop : PLL)에서 출력되는 신호이다.
리셋신호 출력부(350)는 소오스 리셋신호(S_RST)를 내부클럭신호(CLK_INN)에 동기화시켜 출력인에이블 리셋신호(OE_RST)로서 출력하기 위한 것으로, 소오스 리셋신호(S_RST)를 각 게이트로 입력받는 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)와, 내부클럭신호(CLK_INN)를 반전하는 제3 인버터(INV3)와, 제3 인버터(INV3)의 출력신호를 게이트 입력받는 제4 피모스 트랜지스터(PM4), 및 제4 및 제5 인버터(INV4, INV5)로 구성된 제2 래칭부(352)를 구비한다.
출력인에이블신호 생성부(370)는 출력인에이블 리셋신호(OE_RST)에 응답하여 리셋(reset)되고, 내부 명령 신호인 읽기 명령(RD)에 응답하여 출력 인에이블 신호(OE)를 생성한다. 이때 출력 인에이블 신호(OE)는 카스 레이턴시(CL)에 대응된다.
이러한 구성은 출력인에이블신호 생성부(370)에 입력되는 출력인에이블 리셋신호(OE_RST)와 내부클럭신호(CLK_INN)의 도메인 크로싱을 위한 것이다. 다시 설명하면, 우선 로우펄스신호(ROWP)는 외부클럭신호에 동기화된 다수의 외부명령신호를 디코딩한 액티브 명령에 대응하는 신호로 내부클럭신호(CLK_INN)에 동기화되지 않은 상태이며, 로우펄스신호(ROWP)에 대응하는 레벨입력신호(IN) 역시 내부클럭신호(CLK_INN)에 동기화되지 않은 상태이다.
그래서, 소오스 리셋신호 생성부(330)는 논리'로우(low)'의 내부클럭신호(CLK_INN)에 응답하여 레벨입력신호(IN)를 제1 래칭부(332)에 래칭(latching)하고 소오스 리셋신호(S_RST)로서 출력하며, 리셋신호 출력부(350)는 내부클럭신호(CLK_INN)의 라이징 에지(rising edge)에 응답하여 소오스 리셋신호(S_RST)를 출력인에이블 리셋신호(OE_RST)로서 출력함으로써, 출력인에이블 리셋신호(OE_RST)와 내부클럭신호(CLK_INN)의 동기화가 이루어진다. 다시 말하면, 외부클럭신호에 동기화된 로우펄스신호(ROWP)는 내부클럭신호(CLK_INN)에 동기화된 출력인에이블 리셋신호(OE_RST)가 된다. 즉, 도메인 크로싱이 이루어진다.
도 2는 도 1의 각 신호를 설명하기 위한 파형도이다. 설명의 편의를 위해 저 주파수의 외부클럭신호에 대응하는 파형도를 도시하였다.
도 2에는 외부클럭신호(CLK_EXT)와, 로우펄스신호(ROWP)와, 레벨입력신호(IN)와, 내부클럭신호(CLK_INN)와, 소오스 리셋신호(S_RST), 및 출력인에이블 리셋신호(OE_RST)가 도시되어 있다. 도면에서 알 수 있듯이, 로우펄스신호(ROWP)는 액티브 명령(ACT)에 대응하는 펄스 신호이고, 레벨입력신호(IN)는 로우펄스신호(ROWP)의 라이징 에지에 응답하여 예정된 시간 이후 논리'로우'로 활성화 천이되는 레벨 신호이다.
도 1과 도 2를 참조하여 간단한 동작을 살펴보면, 외부클럭신호(CLK_EXT)에 동기된 액티브 명령(ACT)이 입력되면, 로우펄스신호(ROWP)가 활성화되고 예정된 시간 이후 레벨입력신호(IN)가 논리'로우'로 천이한다. 이와 동시에 제1 래칭부(332)가 레벨입력신호(IN)를 래칭함으로써, 소오스 리셋신호(S_RST)의 전압레벨은 낮아지게 된다. 이후 내부클럭신호(CLK_INN)의 라이징 에지에 응답하여 제2 래칭부(352)가 소오스 리셋신호(S_RST)를 래칭함으로써, 출력인에이블 리셋신호(OE_RST)의 전압레벨은 낮아지게 된다. 결국, 출력인에이블 리셋신호(OE_RST)는 내부클럭신호(CLK_INN)에 동기화된다.
여기서, 레벨입력신호(IN)가 논리'로우'로 천이하는 시점에서 내부클럭신호(CLK_INN)의 라이징 에지까지를 이하, "구동마진"이라 칭하기로 한다. 즉, 도 2의 경우 구동마진은 'A' 만큼이 된다.
한편, 제1 래칭부(332)는 제1 인버터(INV1)의 출려단이 제2 인버터(INV2)의 입력단에 연결되고, 제2 인버터(INV2)의 출력단이 제1 인버터(INV1)의 입력단에 연 결된 인버터 래치 타입(inverter latch type)의 피드백(feedback) 구조를 가지고 있으며, 제1 인버터(INV1)와 제2 인버터(INV2)는 비교적 작은 사이즈(size)로 설계된다. 제1 인버터(INV1)와 제2 인버터(INV2)의 사이즈를 크게 설계하게 되면, 제1 및 제2 피모스 트랜지스터(PM1, PM2)의 사이즈도 커져야 하기 때문이다. 하지만, 작은 사이즈로 설계된 제1 및 제2 인버터(INV1, INV2)는 각각 자신의 출력단을 CMOS(Complementary Metal Oxide Semiconductor) 레벨로 만드는데에는 오랜 시간이 걸리게 된다.
한편, 반도체 메모리 소자의 동작 속도를 높여주기 위하여 외부클럭신호의 주파수가 기가 헤르츠(GHz) 대역까지 높아지면서, 낮은 주파수의 외부클럭신호를 사용할 때 무시되거나 발생하지 않았던 문제점들이 발생하게 되었다.
도 3는 도 1의 각 신호를 설명하기 위한 파형도이다. 설명의 편의를 위해 도 2에서 보다 고주파수의 외부클럭신호에 대응하는 파형도를 도시하였다.
도 3에도 외부클럭신호(CLK_EXT)와, 로우펄스신호(ROWP)와, 레벨입력신호(IN)와, 내부클럭신호(CLK_INN)와, 소오스 리셋신호(S_RST), 및 출력인에이블 리셋신호(OE_RST)가 도시되어 있다. 도 3의 동작도 도 2의 동작과 유사함으로 설명의 편의를 위하여 필요한 부분에 대해서만 설명하기로 한다.
우선, 레벨입력신호(IN)는 도 2에서와 마찬가지로 로우펄스신호(ROWP)의 활성화 시점에 응답하여 예정된 시간 이후 논리'로우'로 천이하는 신호이다. 여기서, 외부클럭신호(CLK_EXT)의 주파수는 도 2에서보다 고주파수이기 때문에 구동마진(B)이 도 2의 'A' 보다 적어지게 된다. 파형도를 통해 알 수 있듯이, 레벨입력신 호(IN)가 논리'로우'로 천이된 이후 소오스 리셋신호(S_RST)의 전압레벨은 논리'로우'로 떨어지지만, 출력인에이블 리셋신호(OE_RST)는 원하는 시간(내부클럭신호(CLK_INN)의 라이징 에지)에 논리'로우'로 완전히 활성화되지 못한다.
이와 관련하여 도 1과 도 3을 다시 참조하여 설명하기로 한다.
우선, 내부클럭신호(CLK_INN)가 논리'로우'이고 레벨입력신호(IN)가 논리'로우'로 천이하면 소오스 리셋신호(S_RST)의 전압레벨은 작은 사이즈의 제2 인버터(INV2)에 의해 논리'하이'에서 논리'로우'로 천천이 낮아지게 된다. 이때, 제1 인버터(INV1)는 제2 인버터(INV2)의 입력단을 풀 다운(pull down) 구동하지만, 제1 인버터(INV1) 역시 작은 사이즈로 설계되기 때문에 제2 인버터(INV2)의 입력단의 전압레벨은 제1 및 제2 피모스 트랜지스터(PM1, PM2)로부터 공급되는 전원에 의하여 점점 높아지게 된다. 하지만, 소오스 리셋신호(S_RST)의 전압레벨이 충분히 낮아지기 전에 내부클럭신호(CLK_INN)가 논리'하이'로 천이하기 때문에, 제2 인버터(INV2)의 입력단은 제1 및 제2 피모스 트랜지스터(PM1, PM2)로부터 전원을 공급받지 못하게 되고 결국, 소오스 리셋신호(S_RST)는 사이즈가 작은 제1 및 제2 인버터(INV1, INV2)에 의해 그 전압레벨이 결정될 수밖에 없게 된다.
그래서, 내부클럭신호(CLK_INN)가 논리'하이'가 되어 제4 피모스 트랜지스터(PM4)가 턴 온(turn on)되더라도 소오스 리셋신호(S_RST)의 전압레벨이 충분히 낮아지지 않아 제3 피모스 트랜지스터(PM3)가 턴 온되지 않게 되고, 이에 따라 소오스 리셋신호(S_RST)는 내부클럭신호(CLK_INN)에 동기화되지 않는 상황이 발생하게 된다.
다시 말하면, 소오스 리셋신호(S_RST)의 전압레벨은 사이즈가 작은 제1 및 제2 인버터(INV1, INV2)에 의해 천천히 낮아지게 되고, 구동 마진이 적은 관계로 출력인에이블 리셋신호(OE_RST)의 활성화 시점은 내부클럭신호(CLK_INN)의 라이징 에지가 아닌 소오스 리셋신호(S_RST)에 의해 제3 피모스 트랜지스터(PM3)가 턴 온되어 제2 래칭부(352)가 동작하는 시점이 된다. 이렇게 생성된 출력인에이블 리셋신호(OE_RST)는 정확한 도메인 크로싱이 이루어지지 않았기 때문에, 출력인에이블신호 생성부(370)의 오동작을 유발시킨다. 즉, 출력인에이블신호 생성부(370)가 원하는 시간에 리셋되지 않기 때문에, 카스 레이턴시(CL)에 대응하는 원하는 출력 인에이블신호(OE)를 생성할 수 없게 된다.
도 4는 도 3의 소오스 리셋신호(S_RST)와 출력인에이블 리셋신호(OE_RST)의 파형도에 대응하는 시뮬레이션이다.
도 4에서 볼 수 있듯이, 소오스 리셋신호(S_RST)의 전압레벨이 낮아지는 정도가 구동 마진에 따라 달라지는 것을 알 수 있다. 다시 설명하면, 구동 마진이 크면 소오스 리셋신호(S_RST)의 전압레벨이 충분히 낮아지지만, 구동 마진이 적으면 소오스 리셋신호(S_RST)의 전압레벨이 충분히 낮아지지 않게 된다. 이에 따라 출력인에이블 리셋신호(OE_RST)의 활성화 시점에 스큐(skew)가 발생하게 된다. 이렇게 발생한 스큐는 출력인에이블 리셋신호(OE_RST)가 정확하게 내부클럭신호(CLK_INN)에 동기화되지 않음을 의미하며, 출력인에이블신호 생성부(370)가 카스 레이턴시에 대응하는 원하는 출력 인에이블 신호(OE)를 생성하지 못함을 의미한다.
이어서, 구동 마진이 너무 적은 경우(C) 제1 인버터(INV1)의 풀 다운 동작으 로 인하여 소오스 리셋신호(S_RST)의 전압레벨이 논리'로우'가 아닌 논리'하이'가 되는 상황이 발생할 수도 있다. 이 경우 출력인에이블 리셋신호(OE_RST)는 활성화되지 못하게 되고, 출력인에이블신호 생성부(370)는 리셋되지 않은 상태로 동작을 수행하게 된다. 결국, 반도체 메모리 소자는 읽기 동작을 수행하지 못하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 정확히 내부클럭신호에 동기된 즉, 도메인 크로싱된 출력인에이블 리셋신호를 생성하고, 이를 이용하여 카스 레이턴시에 대응하는 출력 인에이블 신호를 생성할 수 있는 출력 인에이블 신호 생성회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 출력 인에이블 신호 생성회로는 액티브 명령에 응답하여 셋(set)되고, 내부클럭신호에 응답하여 리셋(reset)되는 소오스 리셋신호를 생성하는 SR 래치; 상기 소오스 리셋신호를 상기 내부클럭신호에 동기화시켜 출력인에이블 리셋신호로서 출력하는 리셋신호 출력수단; 및 상기 출력인에이블 리셋신호에 응답하여 리셋되고 읽기 명령에 응답하여 출력 인에이블 신호를 생성하는 출력인에이블신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 출력 인에이블 신호 생성회로는 내부클럭신호의 활성화 구간에서 액티브 명령에 응답하여 소오스 리셋신호를 생성하는 D 래치; 상기 소오스 리셋신호를 상기 내부클럭신호에 동기화시켜 출력인에이블 리셋신호로서 출력하는 리셋신호 출력수단; 및 상기 출력인에이블 리셋신호에 응답하여 리셋되고 읽기 명령에 응답하여 출력 인에이블 신호를 생성하는 출력인에이블신호 생성수단을 구비한다.
본 발명에서는 사이즈가 작게 설계된 인버터 타입의 피드백 구성을 가지는 래치를 사용하지 않고 SR 래치 또는 D 래치을 사용함으로써, 소오스 리셋신호의 전압레벨이 천천이 변하는 현상을 없애줄 수 있다. 이로 인하여 소오스 리셋신호는 내부클럭신호에 동기된 출력인에이블 리셋신호가 될 수 있으며, 도메인 크로싱된 출력인에이블 리셋신호를 이용하여 원하는 카스 레이턴시에 대응하는 출력 인에이블 신호를 생성하는 것이 가능하다.
본 발명은 외부클럭신호에서 내부클럭신호로 정확하게 도메인 크로싱된 출력인에이블 리셋신호를 생성함으로써, 원하는 카스 레이턴시에 대응하는 출력 인에이블 신호를 생성할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 제1 실시예에 따른 출력 인에이블 신호 생성회로를 설명하기 위한 블록도이다.
도 5를 참조하면, 출력 인에이블 신호 생성회로는 레벨신호 생성부(510)와, 소오스 리셋신호 생성부(530)와, 리셋신호 출력부(550), 및 출력인에이블신호 생성 부(570)를 구비할 수 있다.
레벨신호 생성부(310)는 로우펄스신호(ROWP)를 입력받아 이에 대응하는 레벨입력신호(IN)를 소오스 리셋신호 생성부(530)에 제공한다. 여기서, 로우펄스신호(ROWP)와 레벨입력신호(IN)는 종래와 동일한 신호로서, 로우펄스신호(ROWP)는 반도체 메모리 소자의 액티브 명령(ACT, 도 6 참조)에 대응하는 펄스 신호이고, 레벨입력신호(IN)는 로우펄스신호(ROWP)의 라이징 에지에 응답하여 예정된 시간 이후 논리'로우'로 활성화 천이되는 레벨(level) 신호이다.
소오스 리셋신호 생성부(330)는 레벨입력신호(IN)에 응답하여 논리'하이'로 셋(set) 되고, 내부클럭신호(CLK_INN)에 응답하여 논리'로우'로 리셋(reset) 되는 소오스 리셋신호(S_RST)를 생성하기 위한 것으로, 레벨입력신호(IN)를 입력받는 제1 인버터(INV1)와, SR 래치(SR-latch : 532)를 구비할 수 있다.
여기서, SR 래치(532)는 제1 인버터(INV1)의 출력신호를 일 입력단으로 입력받고 제2 낸드 게이트(NAND2)의 출력신호를 다른 입력단으로 입력받는 제1 낸드 게이트(NAND1)와, 제1 낸드 게이트(NAND1)의 출력신호를 일 입력단으로 입력받고 내부클럭신호(CLK_INN)를 다른 입력단으로 입력받는 제2 낸드 게이트(NAND2)를 구비할 수 있다.
이하, SR 래치(532)의 간단한 동작을 살펴 보기로 하자. 여기서, 내부클럭신호(CLK_INN)는 토글링(toggling)하는 클럭 신호로서, 지연 고정 루프(Delay Locked Loop : DLL) 또는 위상 고정 루프(Phase Locked Loop : PLL)에서 출력되는 신호이다.
우선, 레벨입력신호(IN)가 논리'하이'이면 내부클럭신호(CLK_INN)의 논리 레벨 값에 상관없이 소오스 리셋신호(S_RST)는 논리'하이'로 셋 된다. 그리고, 레벨입력신호(IN)가 논리'로우'이고 내부클럭신호(CLK_INN)가 논리'로우'이면 소오스 리셋신호(S_RST)는 논리'로우'로 리셋 된다.
여기서, 소오스 리셋신호(S_RST)는 토글링하는 내부클럭신호(CLK_INN)의 논리'로우'구간에 응답하여 리셋된다. 하지만, 레벨입력신호(IN)가 소오스 리셋신호(S_RST)의 활성화 천이(논리'하이'에서 논리'로우'로 천이)를 제한하고 있기 때문에, 레벨입력신호(IN)가 논리'로우'로 되기 이전에는 소오스 리셋신호(S_RST)의 활성화 천이가 이루어 지지 않는다. SR 래치(530)는 종래 인버터 래치 타입의 피드백 구조를 가지지 않기 때문에 소오스 리셋신호(S_RST)의 전압레벨이 천천이 낮아지는 현상을 없애줄 수 있다.
한편, 리셋신호 출력부(550)는 소오스 리셋신호(S_RST)를 내부클럭신호(CLK_INN)에 동기화시켜 출력인에이블 리셋신호(OE_RST)로서 출력하기 위한 것으로, 입력부(552)와, 동기화부(554), 및 래칭부(556)를 구비할 수 있다.
입력부(552)는 소오스 리셋신호(S_RST)를 입력받기 위한 것으로, 전원전압단(VDD)과 제2 피모스 트랜지스터(PM2) 사이에 소오스-드레인 경로가 형성되고 소오스 리셋신호(S_RST)를 게이트로 입력받는 제1 피모스 트랜지스터(PM1)와, 제2 피모스 트랜지스터(PM2)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 소오스 리셋신호(S_RST)를 게이트로 입력받는 제1 엔모스 트랜지스터(NM1)를 구비할 수 있다.
동기화부(554)는 내부클럭신호(CLK_INN)에 소오스 리셋신호(S_RST)를 동기화시키기 위한 것으로, 내부클럭신호(CLK_INN)를 입력받아 반전하는 제2 인버터(INV2)와, 제1 피모스 트랜지스터(PM1)와 제1 엔모스 트랜지스터(NM1) 사이에 소오스-드레인 경로가 형성되고 제2 인버터(INV2)의 출력신호를 게이트로 입력받는 제2 피모스 트랜지스터(PM2)를 구비할 수 있다.
래칭부(556)는 내부클럭신호(CLK_INN)에 동기화된 소오스 리셋신호(S_RST)를 래칭하고 출력인에이블 리셋신호(OE_RST)로서 출력하기 위한 것으로, 제1 엔모스 트랜지스터(NM1)와 제2 피모스 트랜지스터(PM2)의 공통 노드에 자신의 입력단이 연결된 제3 인버터(INV3)와, 제3 인버터(INV3)의 출력단이 자신의 입력단에 연결되고 자신의 출력단이 제3 인버터(INV3)의 입력단에 연결된 제4 인버터(INV4)를 구비할 수 있다.
리셋신호 출력부(550)는 종래와 동일한 구성을 갖으며 이에 대한 동작 설명은 생략하기로 한다.
한편, 출력인에이블신호 생성부(570)는 출력인에이블 리셋신호(OE_RST)에 응답하여 리셋(reset)되고, 내부 명령 신호인 읽기 명령(RD)에 응답하여 출력 인에이블 신호(OE)를 생성한다. 이때 출력 인에이블 신호(OE)는 카스 레이턴시(CL)에 대응된다.
여기서, 레벨신호 생성부(510)와 출력인에이블신호 생성부(570)의 기술적 구현은 이미 널리 공지되어 있는 것으로 본 명세서에서는 구체적인 설명을 생략하기로 한다.
본 발명에 따르면, 종래에 사용하던 작은 사이즈의 인버터로 피드백 구성을 가지는 래치 대신에 SR 래치(532)를 사용함으로써, 소오스 리셋신호(S_RST)의 전압레벨이 천천이 변하는 현상을 없애줄 수 있다. 이로 인하여 소오스 리셋신호(S_RST)는 내부클럭신호(CLK_INN)의 라이징 에지에 동기화된 출력인에이블 리셋신호(OE_RST)가 될 수 있다. 결국, 출력인에이블신호 생성부(570)는 원하는 카스 레이턴시(CL)에 대응하는 원하는 출력 인에이블 신호(OE)를 생성하는 것이 가능하다.
도 6은 도 5의 각 신호를 설명하기 위한 파형도이다. 설명의 편의를 위해 종래에 문제가 되었던 구동 마진이 'B'만큼인 상황을 일례로 들었다.
도 6에는 외부클럭신호(CLK_EXT)와, 로우펄스신호(ROWP)와, 레벨입력신호(IN)와, 내부클럭신호(CLK_INN)와, 소오스 리셋신호(S_RST), 및 출력인에이블 리셋신호(OE_RST)가 도시되어 있다.
도 5와 도 6를 참조하여 간단한 동작을 살펴보면, 우선 레벨입력신호(IN)가 논리'하이'이기 때문에 소오스 리셋신호(S_RST)는 논리'하이'로 셋 된 상태가 된다. 이후, 외부클럭신호(CLK_EXT)에 동기된 액티브 명령(ACT)이 입력되면, 로우펄스신호(ROWP)가 활성화되고 예정된 시간 이후 레벨입력신호(IN)가 논리'로우'로 천이한다. 이때, 내부클럭신호(CLK_INN)가 논리'로우'이기 때문에 소오스 리셋신호(S_RST)는 논리'로우'로 리셋 된다. 종래와 마찬가지로 'B'만큼의 구동마진을 가지고 있지만, SR 래치(532)가 인버터 래치 타입의 피드백 구조가 아니기 때문에 내부클럭신호(CLK_INN)가 논리'하이'로 천이하더라도 소오스 리셋신호(S_RST)는 논리 '로우'로 빠르게 활성화 천이 될 수 있다. 즉, 내부클럭신호(CLK_INN)는 소오스 리셋신호(S_RST)가 천이할 수 있는 상황만 제공하고 이후 소오스 리셋신호(S_RST)가 논리'로우'로 천이하는 대에는 관여하지 않는다. 결국, 출력인에이블 리셋신호(OE_RST)는 내부클럭신호(CLK_INN)의 라이징 에지에 응답하여 논리'로우'로 천이될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 출력 인에이블 신호 생성회로를 설명하기 위한 블록도이다. 설명의 편의를 위해 도 7에서는 도 5의 소오스 리셋신호 생성부(530)에 대응할 수 있는 D 래치(D-latch)만 도시하였다.
도 7의 D 래치는 내부클럭신호(CLK_INN)를 반전하는 제1 인버터(INV1)와, 레벨입력신호(IN)를 일 입력단으로 입력받고 제1 인버터(INV1)의 출력신호를 다른 입력단으로 입력받는 제1 낸드 게이트(NAND1)와, 레벨입력신호(IN)를 반전하는 제2 인버터(INV2)와, 제1 인버터(INV1)의 출력신호를 일 입력단으로 입력받고 제2 인버터(INV2)의 출력신호를 다른 입력단으로 입력받는 제2 낸드 게이트(NAND2)와, 제1 낸드 게이트(NAND1)의 출력신호를 일 입력단으로 입력받고 제4 낸드 게이트(NAND4)의 출력신호를 다른 입력단으로 입력받아 소오스 리셋신호(S_RST)를 출력하는 제3 낸드 게이트(NAND3), 및 제3 낸드 게이트(NAND3)의 출력신호를 일 입력단으로 입력받고 제2 낸드 게이트(NAND2)의 출력신호를 다른 입력단으로 입력받는 제4 낸드 게이트(NAND4)를 구비할 수 있다.
여기서, D 래치는 내부클럭신호(CLK_INN)의 활성화 구간에서 레벨입력신호(IN)에 응답하여 소오스 리셋신호(S_RST)를 생성한다. 즉, 소오스 리셋신 호(S_RST)는 내부클럭신호(CLK_INN)의 논리'로우'의 활성화 구간에서 논리'로우'로 천이하는 레벨입력신호(IN)에 응답하여 논리'로우'로 활성화 천이한다. 결국, D 래치도 도 6과 동일한 파형도를 갖는다.
D 래치도 SR 래치(530)와 마찬가지로 종래 인버터 래치 타입의 피드백 구성을 가지고 있지 않기 때문에 소오스 리셋신호(S_RST)의 전압레벨이 천천이 낮아지는 현상을 없애줄 수 있으며, 이로 인하여 소오스 리셋신호(S_RST)는 내부클럭신호(CLK_INN)의 라이징 에지에 동기된 출력인에이블 리셋신호(OE_RST)가 될 수 있다. 결국, 출력인에이블신호 생성부(570)는 원하는 카스 레이턴시(CL)에 대응하는 출력 인에이블 신호(OE)를 생성하는 것이 가능하다.
도 8은 본 발명에 따른 소오스 리셋신호(S_RST)와 출력인에이블 리셋신호(OE_RST)의 파형도에 대응하는 시뮬레이션이다.
도 8에서 볼 수 있듯이, 소오스 리셋신호(S_RST)의 전압레벨이 충분히 낮아지는 정도가 구동 마진에 거의 상관없이 동일하다. 때문에, 소오스 리셋신호(S_RST)는 내부클럭신호(CLK_INN)에 정확하게 동기화될 수 있다. 즉, 출력인에이블 리셋신호(OE_RST)에 발생하던 스큐를 없앨 수 있다. 이러한 출력인에이블 리셋신호(OE_RST)는 출력 인에이블신호 생성부(570)를 정확한 시간에 리셋시켜 줌으로써, 출력인에이블신호 생성부(570)로 하여금 카스 레이턴시(CL)에 대응하는 원하는 출력 인에이블 신호(OE)를 생성할 수 있도록 할 수 있다.
전술한 바와 같이, 본 발명에 따른 출력 인에이블신호 생성회로는 소오스 리셋신호(S_RST)를 내부클럭신호(CLK_INN)에 동기화시킬 수 있으며, 이에 따라 카스 레이턴시(CL)에 대응하는 출력 인에이블 신호(OE)를 생성하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 소오스 리셋신호 생성부(530, 도 5 참조)로 SR 래치나 D 래치를 사용한 경우를 일례로 들어 설명하였으나, 본 발명은 인버터 타입의 피드백 구조를 가지지 않는 다른 종류의 래치를 사용하는 경우에도 적용할 수 있다.
도 1은 종래 기술에 따른 출력 인에이블 신호 생성회로를 설명하기 위한 블록도.
도 2는 도 1의 각 신호를 설명하기 위한 파형도로서, 저주파수의 외부클럭신호에 대응하는 파형도.
도 3는 도 1의 각 신호를 설명하기 위한 파형도로서, 고주파수의 외부클럭신호에 대응하는 파형도.
도 4는 도 3의 소오스 리셋신호(S_RST)와 출력인에이블 리셋신호(OE_RST)의 파형도에 대응하는 시뮬레이션.
도 5는 본 발명의 제1 실시예에 따른 출력 인에이블 신호 생성회로를 설명하기 위한 블록도.
도 6은 도 5의 각 신호를 설명하기 위한 파형도.
도 7은 본 발명의 제2 실시예에 따른 출력 인에이블 신호 생성회로를 설명하기 위한 블록도.
도 8은 본 발명에 따른 소오스 리셋신호(S_RST)와 출력인에이블 리셋신호(OE_RST)의 파형도에 대응하는 시뮬레이션.
* 도면의 주요 부분에 대한 부호의 설명
510 : 레벨신호 생성부 530 : 소오스 리셋신호 생성부
550 : 리셋신호 출력부 570 : 출력인에이블신호 생성부

Claims (10)

  1. 액티브 명령에 응답하여 셋(set)되고, 내부클럭신호에 응답하여 리셋(reset)되는 소오스 리셋신호를 생성하는 SR 래치;
    상기 소오스 리셋신호를 상기 내부클럭신호에 동기화시켜 출력인에이블 리셋신호로서 출력하는 리셋신호 출력수단; 및
    상기 출력인에이블 리셋신호에 응답하여 리셋되고 읽기 명령에 응답하여 출력 인에이블 신호를 생성하는 출력인에이블신호 생성수단
    을 구비하는 출력 인에이블 신호 생성회로.
  2. 제1항에 있어서,
    상기 액티브 명령에 대응하는 레벨 신호를 상기 SR 래치에 제공하는 레벨신호 생성수단을 더 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  3. 제1항 또는 제2항에 있어서,
    상기 소오스 리셋신호는 상기 액티브 명령에 응답하여 활성화 천이가 제한되고, 상기 내부클럭신호에 응답하여 활성화 천이되는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  4. 제1항 또는 제2항에 있어서,
    상기 리셋신호 출력수단은,
    상기 소오스 리셋신호를 입력받는 입력부;
    상기 내부클럭신호에 상기 소오스 리셋신호를 동기화시키는 동기화부; 및
    동기화된 소오스 리셋신호를 래칭하고 상기 출력인에이블 리셋신호로서 출력하는 래칭부을 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
    를 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  5. 제1항 또는 제2항에 있어서,
    상기 출력인에이블 신호는 카스 레이턴시(cas latency)에 각각 대응하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  6. 내부클럭신호의 활성화 구간에서 액티브 명령에 응답하여 소오스 리셋신호를 생성하는 D 래치;
    상기 소오스 리셋신호를 상기 내부클럭신호에 동기화시켜 출력인에이블 리셋신호로서 출력하는 리셋신호 출력수단; 및
    상기 출력인에이블 리셋신호에 응답하여 리셋되고 읽기 명령에 응답하여 출 력 인에이블 신호를 생성하는 출력인에이블신호 생성수단
    을 구비하는 출력 인에이블 신호 생성회로.
  7. 제6항에 있어서,
    상기 액티브 명령에 대응하는 레벨 신호를 상기 D 래치에 제공하는 레벨신호 생성수단을 더 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  8. 제6항 또는 제7항에 있어서,
    상기 소오스 리셋신호는 상기 액티브 명령에 응답하여 활성화 천이되는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  9. 제6항 또는 제7항에 있어서,
    상기 리셋신호 출력수단은,
    상기 소오스 리셋신호를 입력받는 입력부;,
    상기 내부클럭신호에 상기 소오스 리셋신호를 동기화시키는 동기화부; 및
    동기화된 소오스 리셋신호를 래칭하고 상기 출력인에이블 리셋신호로서 출력하는 래칭부을 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
  10. 제6항 또는 제7항에 있어서,
    상기 출력인에이블 신호는 카스 레이턴시(cas latency)에 각각 대응하는 것을 특징으로 하는 출력 인에이블 신호 생성회로.
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