KR100668516B1 - 지연고정루프를 구비하는 반도체메모리소자 - Google Patents

지연고정루프를 구비하는 반도체메모리소자 Download PDF

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KR100668516B1
KR100668516B1 KR1020050134013A KR20050134013A KR100668516B1 KR 100668516 B1 KR100668516 B1 KR 100668516B1 KR 1020050134013 A KR1020050134013 A KR 1020050134013A KR 20050134013 A KR20050134013 A KR 20050134013A KR 100668516 B1 KR100668516 B1 KR 100668516B1
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delay
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Abstract

본 발명은 적은 전력소모를 갖는 지연고정루프를 포함하는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부클럭을 인가받아 DLL 클럭을 생성하기 위한 지연고정루프; 소자의 구동을 위한 커맨드의 인가가 없는 아이들 상태를 감지하기 위한 아이들 감지수단; 및 상기 아이들 상태 및 데이터의 유무를 통해 상기 DLL 클럭의 출력을 제어하기 위한 출력 제어수단을 구비하는 반도체메모리소자를 제공한다.
지연고정루프, 출력제어, 전류소모, 출력인에이블신호, 데이터 구간

Description

지연고정루프를 구비하는 반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE HAVING DELAY LOCKED LOOP}
도 1은 종래기술에 따른 지연고정루프 장치의 구성도.
도 2는 도 1의 아이들 감지부의 내부 회로도.
도 3은 도 2에 도시된 아이들감지부의 동작 파형도.
도 4는 도 1의 출력 제어부의 내부 회로도.
도 5는 본 발명에 따른 지연고정루프 장치의 내부 회로도.
도 6은 도 5의 출력 제어부의 내부 회로도.
도 7은 지연고정루프 장치 및 지연고정루프에 의한 DLL 클럭을 인가받는 클럭 트리블록을 포함하는 제1 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 8은 도 7의 데이터 구간신호 생성부의 내부 회로도.
도 9는 제1 실시 예에 따른 반도체메모리소자의 동작 파형도.
도 10은 제1 실시 예에 따른 반도체메모리소자의 고주파 동작에 따른 오동작을 도시한 도면.
도 11은 고주파 구동을 위해 지연고정루프 장치 및 클럭트리블록을 포함하는 제2 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 12는 도 11에 도시된 제2 실시 예에 따른 반도체메모리소자의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 지연고정루프
200 : 아이들감지부
300 : 출력 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 전력 소모를 갖는 지연고정루프에 관한 것이다.
최근 그린 라운드(Green Round)의 흐름에 따라 반도체메모리소자 들도 전력 절감형 기능들을 탑재하는 흐름이 일반화되었다. 동기식 디램에서도 그런 경향을 반영하여 전력을 절감시키기 위한 다양한 노력 들이 시행 중이다.
일반적인 방법 중 하나는 반도체메모리소자 내 블록을 동기시키기 위한 클럭을 생성하는 지연고정루프(Delay Locked Loop, DLL)를 턴오프시키는 것으로, 지연고정루프에 의한 전류소모 뿐 아니라 이를 인가받는 블록에 의한 전류소모 역시 줄일 수 있다.
참고적으로, 지연고정루프에 의해 생성되는 DLL 클럭(RCLKDLL, FCLKDLL)은 외부에서 DRAM에 인가하는 클럭을 출력되는 데이터가 외부클럭(EXTCLK)의 에지에 동기될 수 있도록 내부소자에 의한 지연을 고려하여 생성된 클럭이다. 구체적으로 살펴보면, 외부 클럭의 라이징 에지 및 폴링 에지에 데이터를 내보내기 위해, 지연고정루프는 외부 클럭과 같은 페이즈를 갖는 라이징 DLL 클럭(RCLKDLL)과 반대되는 페이즈를 갖는 폴링 DLL 클럭(FCLKDLL)을 생성한다. 그리고 반도체메모리소자는 라이징-DLL 클럭(RCLKDLL, FCLKDLL)(RCLKDLL)과 폴링-DLL 클럭(RCLKDLL, FCLKDLL)(FCLKDLL)의 라이징 에지에 동기시켜 데이터를 출력한다.
한편, 다음에서는 저전력 소모를 갖도록 한 지연고정루프에 대해 도면을 통해 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 지연고정루프 장치의 구성도이다.
도 1을 참조하면, 종래기술에 따른 지연고정루프 장치은 외부클럭(EXTCLK)을 인가받아 DLL 클럭(RCLKDLL, FCLKDLL)을 생성하기 위한 지연고정루프(10)와, 반도체메모리소자 내 메모리 뱅크의 프리차지 상태인 아이들 상태를 감지하기 위한 아이들 감지부(20)와, 아이들 감지부(20)의 출력신호의 활성화 및 쓰기 구동 시 지연고정루프(10)의 출력을 제어하기 위한 출력 제어부(30)를 구비한다.
도 2는 도 1의 아이들 감지부(20)의 내부 회로도이다.
도 2를 참조하면, 아이들 감지부(20)는 아이들상태신호(RASIDLE)의 비활성화 시 소정 지연만큼 지연시키기 위한 제1 지연부(22)와, 아이들상태신호의 활성화 시 소정 지연만큼 지연시키기 위한 제2 지연부(24)와, 제1 및 제2 지연부(22, 24)의 출력신호에 응답하여 칩구동신호(CHIPACT)를 생성하기 위한 신호 생성부(26)를 구비한다.
제1 지연부(22)는 아이들상태신호(RASIDLE)를 지연시켜 전달하기 위한 제1 및 제2 인버터(I1, I2)와, 제2 인버터(I2)의 출력신호를 지연시키기 위한 제1 지연소자(22a)와, 제2 인버터(I2)의 출력신호와 제1 지연소자(22a)의 출력신호를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시켜 출력하기 위한 인버터(I3)를 구비한다.
제2 지연부(24)는 아이들상태신호(RASIDLE)를 지연시켜 출력하기 위한 제1 및 제2 인버터(I1, I2)와, 제2 인버터(I2)의 출력신호를 지연시키기 위한 제2 지연소자(24a)를 구비한다.
신호 생성부(26)는 제1 및 제2 지연부(22, 24)의 출력신호를 입력으로 가져 칩구동신호(CHIPACT)를 출력하기 위한 낸드게이트(ND1)를 포함한다.
도 3은 도 2에 도시된 아이들감지부(20)의 동작 파형도로서, 이를 참조하여 아이들 감지부(20)의 동작을 살펴보도록 한다.
도 3에 도시된 바와 같이, 액티브신호(ACT)의 활성화 시 아이들상태신호(RASIDLE)가 비활성화된다. 따라서, 아이들감지부(20)는 아이들상태신호(RASIDLE)의 비활성화로 부터 제1 지연소자(22a)가 갖는 지연시간(a) 이후 칩구동신호(CHIPACT)를 활성화시킨다.
이후, 프리차지신호(PCG)의 활성화 시 아이들상태신호(RASIDLE)가 활성화된다. 따라서, 아이들감지부(20)는 아이들상태신호(RASIDLE)의 활성화로 부터 제2 지 연소자(24a)가 갖는 지연시간(b) 이후 칩구동신호(CHIPACT)를 비활성화시킨다.
도면에 도시된 바와 같이, 칩구동신호(CHIPACT)의 비활성화 시점을 제어하는 제2 지연소자(24a)의 지연시간이 제1 지연소자(22a) 보다 긴 것을 알 수 있는데, 이는 프리차지신호(PCG)의 활성화 이후에도 이뤄지는 소자의 구동이 안정적으로 완료되도록 하기 위한 마진을 확보하기 위한 것이다. 예를 들어, 읽기동작 시 프리차지신호(PCG)가 활성화된 이후에도 해당 데이터가 완전히 출력되기까지는 소정의 시간이 필요하므로, 데이터가 출력되는 동안에 DLL 클럭(RCLKDLL, FCLKDLL)이 계속 공급될 수 있도록 하기 위해 칩구동신호(CHIPACT)의 비활성화 시점을 늦추는 것이다.
도 4는 도 1의 출력 제어부(30)의 내부 회로도이다.
도 4를 참조하면, 출력 제어부(30)는 쓰기구동신호(WT12BWEN)를 반전시키기 위한 인버터(I4)와, 칩구동신호(CHIPACT)와 인버터(I4)의 출력신호를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 출력 제어신호(EN)로 출력하기 위한 인버터(I5)를 구비한다.
출력 제어부(30)는 뱅크가 모드 프리차지되는 아이들상태와, 아이들상태가 아니더라도 쓰기구동신호(WT12BWEN)가 활성화되는 쓰기 구동 시에 출력 제어신호(EN)를 비활성화시키므로서, 지연고정루프(10)가 DLL 클럭(RCLKDLL, FCLKDLL)을 출력시키지 않도록 한다.
이와같이, 쓰기구동신호(WT12BWEN)의 활성화 시 지연고정루프(10)의 출력을 오프하는 이유는 쓰기 동작이 수행되므로 아이들상태는 아니지만, 쓰기 구동 시에 는 외부로 데이터가 출력되지 않아 실질적으로 DLL 클럭(RCLKDLL, FCLKDLL)이 필요하지 않기 때문이다. 따라서, 쓰기 구동 시에도 DLL 클럭(RCLKDLL, FCLKDLL)이 출력되지 않도록 하는 것이다.
다음에서는 도 1내지 도 4에 도시된 지연고정루프 장치의 구동을 간략히 살펴보도록 한다.
모든 뱅크의 구동이 오프되는 아이들상태에서는 아이들상태신호(RASIDLE)가 활성화되므로, 이러한 경우 아이들 감지부(20) 및 출력 제어부(30)는 출력 제어신호(EN)를 비활성화시켜 지연고정루프(10)가 DLL 클럭(RCLKDLL, FCLKDLL)을 출력하지 않도록 한다.
또한, 쓰기구동신호(WT12BWEN)가 활성화되는 경우 출력 제어부(30)는 출력 제어신호(EN)를 비활성화시켜 지연고정루프의 DLL 클럭(RCLKDLL, FCLKDLL)이 출력되지 않도록 한다.
한편, 이러한 종래기술을 사용하는 경우 읽기커맨드가 인가되기 이전의 뱅크 액티브 상황 인 IDD3N(Active standy-by current in NON power down mode)모드에서 불필요한 전류소모가 발생된다. 이는 읽기커맨드가 인가되지 않아 실제적으로 DLL 클럭(RCLKDLL, FCLKDLL)이 필요하지 않음에도, 아이들상태가 아니므로 DLL 클럭(RCLKDLL, FCLKDLL)이 지속적으로 공급되기 때문이다. 따라서, IDD3N에서는 클럭인에이블신호의 활성화로 인한 지속적인 클럭의 토글링 및 전원 생성부의 구동에 의한 전류소모 뿐만 아니라 DLL 클럭(RCLKDLL, FCLKDLL)을 인가받는 클럭 트리블록 내에서도 전류소모가 발생된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전력소모를 갖는 지연고정루프를 포함하는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 외부클럭을 인가받아 DLL 클럭을 생성하기 위한 지연고정루프; 소자의 구동을 위한 커맨드의 인가가 없는 아이들 상태를 감지하기 위한 아이들 감지수단; 및 상기 아이들 상태 및 데이터의 유무를 통해 상기 DLL 클럭의 출력을 제어하기 위한 출력 제어수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 지연고정루프 장치의 내부 회로도이다.
도 5를 참조하면, 본 발명에 따른 지연고정루프 장치를 외부클럭(EXTCLK)을 인가받아 DLL 클럭(RCLKDLL, FCLKDLL)을 생성하기 위한 지연고정루프(100)와, 반도체메모리소자 내 메모리 뱅크의 프리차지 상태인 아이들 상태를 감지하기 위한 아 이들 감지부(200)와, 비 아이들 상태로서 데이터가 출력되는 경우에 지연고정루프(100)의 출력을 제어하기 위한 출력 제어부(300)를 구비한다.
도 6은 도 5의 출력 제어부(300)의 내부 회로도로서, 출력 제어부(300)는 칩구동신호(CHIPACT)와 데이터 구간신호(OESUM)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시켜 출력 제어신호(EN)로 출력하기 위한 인버터(I6)를 구비한다.
동작을 살펴보면, 출력 제어부(300)는 칩구동신호(CHIPACT) 및 데이터 구간신호(OESUM)의 활성화 시 출력 제어신호(EN)를 활성화시킨다.
즉, 출력 제어부(300)는 읽기커맨드에 의해 데이터가 출력되는 동안 활성화되는 데이터 구간신호(OESUM)를 인가받으므로서, 소자의 액티브 구동 중에서도 데이터가 출력되는 동안에만 DLL 클럭(RCLKDLL, FCLKDLL)이 공급되도록 한다.
한편, 데이터 구간신호(OESUM)는 데이터의 출력시점을 제어하는 라이징 출력제어신호 및 폴링 출력제어신호의 생성 시 사용되는 복수의 출력인에이블신호(OE00 ~ OE60)를 인가받아 생성되는데, 이를 다음 도면을 참조하여 구체적으로 살펴보도록 한다.
도 7은 지연고정루프 장치 및 지연고정루프에 의한 DLL 클럭(RCLKDLL, FCLKDLL)을 인가받는 클럭 트리블록을 포함하는 제1 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 7를 참조하면, 제1 실시 예에 따른 반도체메모리소자는 외부클럭(EXTCLK)을 인가받아 DLL 클럭(RCLKDLL, FCLKDLL)을 생성하기 위한 지연고정루프 장치(700) 과, 읽기커맨드에 의한 내부 읽기신호(CASP6_RD)의 활성화로 부터 DLL 클럭(RCLKDLL, FCLKDLL) 동기되어 순차적으로 활성화되는 복수의 출력인에이블신호(OE00 ~ OE60)를 생성하기 위한 출력 인에이블신호 생성부(400)와, 복수의 출력인에이블신호(OE00 ~ OE60) 중 설정된 레이턴시에 대응되는 신호를 통해 데이터의 출력시점을 제어하기 위한 라이징 출력제어신호 및 폴링 출력 제어신호(EN)를 생성하기 위한 출력 데이터 제어부(600)와, 복수의 출력인에이블신호(OE00 ~ OE60)를 인가받아 데이터 구간신호(OESUM)를 생성하기 위한 데이터 구간신호 생성부(500)를 포함한다.
도 8은 도 7의 데이터 구간신호 생성부(500)의 내부 회로도이다.
도 8을 참조하면, 데이터 구간신호 생성부(500)는 복수의 출력인에이블신호(OE00 ~ OE60) 및 DLL 클럭(RCLKDLL, FCLKDLL)을 인가받기 위한 신호 입력부(210, 220)와, 신호 입력부(210, 220)의 출력신호에 응답하여 출력노드를 드라이빙하기 위한 드라이버(230)와, 파워업신호(PWRUP)에 응답하여 출력노드를 초기화하기 위한 초기화부(PM2)와, 출력노드에 걸린 전압을 반전 및 래치하여 데이터 구간신호(OESUM)로 출력하기 위한 래치(240)를 구비한다.
그리고 신호 입력부(210, 220)는 복수의 출력인에이블신호(OE00 ~ OE60)의 활성화 구간에서 드라이버가 출력노드를 풀다운 구동하도록 하기 위한 풀다운 제어부(220)와, 복수의 출력인에이블신호(OE00 ~ OE60)의 비활성화 및 라이징 DLL 클럭(RCLKDLL)에 응답하여 드라이버(230)가 출력노드를 풀업 구동하도록 하기 위한 풀업 제어부(210)를 구비한다.
풀다운 제어부(220)는 복수의 출력인에이블신호(OE00 ~ OE60)와 DLL-구동신호(DIS_DLL)의 활성화 구간을 감지하여 활성화 구간신호를 생성하기 위한 활성화 감지부(222)와, 활성화 구간신호를 반전시켜 풀다운 제어신호로 출력하기 위한 인버터(I7)를 구비한다.
활성화 구간감지부(222)는 출력인에이블신호 OE00, OE00CL456와 DLL-구동신호(DIS_DLL)를 입력으로 갖는 논리합 게이트(OR1)와, 출력인에이블신호 OE10, OE20 및 OE30를 입력으로 갖는 논리합 게이트(OR2)와, 출력인에이블신호 OE40, 50 및 60를 입력으로 갖는 논리합 게이트(OR3)와, 논리합게이트 OR1, OR2 및 OR3의 출력신호를 입력으로 가져 활성화 구간신호를 출력하기 위한 노어게이트(NR1)를 포함한다.
풀업 제어부(210)는 라이징 DLL 클럭(RCLKDLL)의 라이징 에지을 감지하여 펄스신호를 생성하기 위한 라이징 에지 감지부(212)와, 활성화 구간신호를 지연시키기 위한 지연소자(214)와, 라이징 에지 감지부(212) 및 지연소자(214)의 출력신호를 입력으로 가져 풀업 제어신호를 출력하기 위한 낸드게이트(ND4)를 포함한다.
드라이버(230)는 풀업 제어신호를 게이트 입력으로 가지며 외부전원(VDD)의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM1)와, 풀다운 제어신호를 게이트 입력으로 가지며 출력노드와 접지전원(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)를 포함한다.
초기화 제어부(PM2)는 파워업신호(PWRUP)를 게이트 입력으로 가지며 외부전원(VDD)의 공급단과 출력노드 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터를 포함한다.
참고적으로, DLL-구동신호(DIS_DLL)는 지연고정루프(100)의 DLL 클럭(RCLKDLL, FCLKDLL)이 라킹 동작 없이 출력되도록 하기 위한 신호로서 논리레벨 'H'로 활성화된다.
다음으로, 데이터 구간신호 생성부(500)의 동작을 간략히 살펴보도록 한다.
먼저, 복수의 출력인에이블신호(OE00 ~ OE60) 중 하나가 활성화되거나, DLL-구동신호(DIS_DLL)가 활성화되면, 활성화 감지부(222)가 이를 감지하여 활성화 구간신호를 논리레벨 'L'로 활성화시킨다.
따라서, 풀다운 제어부(220)는 복수의 출력인에이블신호(OE00 ~ OE60)의 활성화 시 풀다운 제어신호를 논리레벨 'H'로 활성화시킨다.
이어, 드라이버(230)는 풀다운 제어신호의 활성화에 응답하여 출력노드를 풀다운 구동하며, 래치(240)는 출력노드에 걸린 전압을 반전 및 래치하여 데이터 구간신호(OESUM)를 논리레벨 'H'로 활성화시킨다.
또한, 복수의 출력인에이블신호(OE00 ~ OE60)가 모두 비활성화되면, 활성화 감지부(222)가 이를 감지하여 활성화 구간신호를 논리레벨 'H'로 비활성화시킨다.
이어, 풀업 제어부(210)는 활성화 구간신호를 지연소자(214)가 갖는 지연시간 만큼 지연시킨 뒤 라이징 DLL 클럭(RCLKDLL)에 동기시켜 풀업 제어신호를 논리레벨 'L'로 활성화시킨다. 또한, 풀다운 제어부(220)는 풀다운 제어신호를 비활성화시킨다.
따라서, 드라이버(230)는 풀업 제어신호의 활성화에 응답하여 출력노드를 풀 업 구동하며, 래치(240)는 출력노드에 걸린 전압을 래치 및 반전시켜 데이터 구간신호(OESUM)를 논리레벨 'L'로 비활성화시킨다.
그러므로, 데이터 구간신호 생성부(500)는 복수의 출력인에이블신호(OE00 ~ OE60) 중 하나라도 활성화되면 데이터 구간신호(OESUM)를 활성화시키고, 모든 출력인에이블신호(OE00 ~ OE60)의 비활성화 시 데이터 구간신호(OESUM)를 비활성화시킨다.
도 9는 도 5 내지 도 8에 도시된 본 발명에 따른 지연고정루프 장치 및 클럭 트리블록을 포함하는 제1 실시 예에 따른 반도체메모리소자의 동작 파형도로서, 이를 참조하여 동작을 살펴보도록 한다.
도 9에 도시된 바와 같이, 읽기커맨드(RD)가 인가되면, 이에 대응되는 내부 읽기신호(CASP6_RD)가 활성화된다.
먼저, 출력인에이블신호 생성부(400)는 내부 읽기신호(CASP6_RD)의 활성화에 응답하여 출력인에이블신호 OE00를 활성화시키며, 데이터 구간신호 생성부(500)는 출력인에이블신호 OE00의 활성화에 응답하여 데이터 구간신호(OESUM)를 논리레벨 'H'로 활성화시킨다.
한편, 읽기커맨드(RD)는 뱅크 액티브신호의 인가 이후 인가되는 신호이므로, 아이들감지부(200)는 읽기커맨드(RD)의 인가 이전, 즉 액티브커맨드의 인가 시 칩구동신호(CHIPACT)를 논리레벨 'H'로 활성화시킨다.
따라서, 출력 제어부(300)는 칩구동신호(CHIPACT) 및 데이터 구간신호(OESUM)의 활성화에 응답하여 출력 제어신호(EN)를 활성화시켜, 지연고정루프(100) 의 DLL 클럭(RCLKDLL, FCLKDLL)이 출력되도록 한다.
이어, 출력인에이블신호 생성부(400)는 출력인에이블신호 OE00의 활성화로 부터 DLL 클럭(RCLKDLL, FCLKDLL)에 동기되어 순차적으로 활성화되는 복수의 출력인에이블신호(OE10 ~ OE60)를 생성한다.
이후, 출력인에이블신호(OE10 ~ OE60)가 모두 비활성화되면, 데이터 구간신호 생성부(500)가 이에 응답하여 데이터 구간신호(OESUM)를 비활성화시킨다.
따라서, 출력 제어부(300)가 데이터 구간신호(OESUM)의 비활성화에 응답하여 출력 제어신호(EN)를 비활성화시켜, 지연고정루프(100)가 DLL 클럭(RCLKDLL, FCLKDLL)을 출력하지 않도록 한다.
그러므로, 본 발명에 따른 지연고정루프 장치 및 클럭 트리블록을 포함하는 반도체메모리소자는 내부 읽기신호(CASP6_RD)의 활성화 시 활성화되는 복수의 출력인에이블신호(OE00 ~ OE60)를 통해 데이터의 출력을 감지하므로서, 지연고정루프의 DLL 클럭 출력을 제어한다. 따라서, 본 발명에 따른 반도체메모리소자는 액티브 커맨드가 인가된 비 아이들상태에서도 읽기커맨드가 인가되기 전의 IDD3N 상태 및 쓰기 구동 시의 IDD4W 상태에서, DLL 클럭을 공급하기 않아 클럭 트리블록이 오프되도록 하여 이로 인한 전류소모를 감소시킨다.
한편, 전술한 본 발명에 따른 지연고정루프 장치 및 클럭 트리블록을 사용하는 반도체메모리소자는 고주파 구동 시 오류가 발생하는데, 이에 관해 도면을 참조하여 살펴보도록 한다.
도 10은 본 발명에 따른 지연고정루프 장치 및 클럭 트리블록을 포함하는 제 1 실시 예에 따른 반도체메모리소자의 고주파 동작에 따른 오동작을 도시한 도면이다.
도 10에 도시된 바와 같이, 먼저 첫번째 읽기커맨드(RD)가 인가되어 데이터 구간신호(OESUM)가 활성화된다. 이후 복수의 출력인에이블신호(OE00 ~ OE60)가 비활성화되어 데이터 구간신호(OESUM)가 비활성화된다.
따라서, 출력 제어부(300)에 의해 지연고정루프(100)가 DLL 클럭(RCLKDLL, FCLKDLL)을 출력하지 않는다.
이어, 두번째 읽기커맨드(RD)가 인가되어 다시 데이터 구간신호(OESUM)가 활성화된다.
그런데, 반도체메모리소자가 점차 높은 주파수에서 구동됨에 따라, 데이터 구간신호(OESUM)의 활성화 시점과 라이징 DLL 클럭(RCLKDLL)에 동기되어 활성화되는 출력 인에이블신호 OE10의 활성화 시점이 가까워 진다.
다시 설명하면, 내부 읽기신호(CASP6_RD)의 활성화에 동기되어 출력인에이블신호 OE00이 활성화되며, 이에 의해 데이터 구간신호(OESUM)가 활성화되어 지연고정루프(100)가 DLL 클럭(RCLKDLL, FCLKDLL)을 공급한다. 이렇게 공급되는 라이징 DLL 클럭(RCLKDLL)에 동기되어 출력인에이블신호 OE10이 활성화되어야 하는데, 고주파수에서 구동하면 데이터 구간신호(OESUM)의 활성화 시점이 출력인에이블신호 OE10을 생성하기 위해 필요한 라이징 DLL클럭의 활성화 시점 보다 늦어질 수 있다. 이러한 경우 순차적으로 활성화되는 복수의 출력인에이블신호(OE00 ~ OE60)가 필요치 않은 지연을 갖게 되어, 출력 데이터가 외부클럭(EXTCLK)에 동기되지 못하는 문 제점이 발생한다.
이와같은 문제점을 해결하기 위해, 출력인에이블신호 생성부(400)에는 구동에 제어받지 않는 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)을 인가하는데, 이에 관해 다음 도면을 통해 살펴보도록 한다.
도 11은 고주파 구동을 위해 지연고정루프 장치 및 클럭트리블록을 포함하는 제2 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 11을 참조하면, 제2 실시 예에 따른 반도체메모리소자는 외부클럭(EXTCLK)에 내부 지연이 고려되여 생성된 클럭을 데이터의 출력 구간 시 DLL 클럭(RCLKDLL, FCLKDLL)으로 출력하며, 생성된 클럭을 제어없이 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)으로 출력하기 위한 지연고정루프 장치(700)과, 내부 읽기신호(CASP6_RD)의 활성화로 부터 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)에 동기되어 순차적으로 활성화되는 복수의 출력인에이블신호(OE00 ~ OE60)를 생성하기 위한 출력인에이블신호 생성부(400)와, 복수의 출력인에이블신호(OE00 ~ OE60)를 인가받아 데이터의 출력시점을 제어하기 위한 출력 데이터 제어부(600)와, 복수의 출력인에이블신호(OE00 ~ OE60)를 인가받아 데이터 구간신호(OESUM)를 생성하기 위한 데이터 구간신호 생성부(500)를 포함한다.
이와같이, 제2 실시 예에 따른 반도체메모리소자는 지연고정루프 장치(700)이 데이터 구간신호(OESUM)에 제어받아 DLL 클럭(RCLKDLL, FCLKDLL)를 출력하며, 제어없이 항상 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)을 출력하도록 한다. 그리고 출력인에이블신호 생성부(400)가 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)을 인가받아 구동되도록 한다.
따라서, 출력인에이블신호 생성부가 조건에 따라 오프되지 않는 제어프리-DLL 클럭을 인가받아 구동되므로, 종래 고주파 구동 시 DLL 클럭(RCLKDLL, FCLKDLL)이 오프된 상황에서 연이어 읽기커맨드가 인가되는 경우 DLL 클럭(RCLKDLL, FCLKDLL)이 지연되어 생성되는 현상을 방지한다.
도 12는 도 11에 도시된 제2 실시 예에 따른 반도체메모리소자의 동작 파형도이다.
도 12를 참조하면, 읽기커맨드가 인가되면, 이에 대응되는 내부 읽기신호(CASP6_RD)가 활성화된다.
먼저, 출력인에이블신호 생성부(400)는 내부 읽기신호(CASP6_RD)의 활성화로 부터 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)에 동기되어 복수의 출력인에이블신호(OE00 ~ OE60)를 순차적으로 활성화시킨다.
이어, 데이터 구간신호 생성부(500)는 출력인에이블신호(OE00 ~ OE60)의 활성화에 응답하여 데이터 구간신호(OESUM)를 논리레벨 'H'로 활성화시킨다.
한편, 읽기커맨드(RD)는 뱅크 액티브신호의 인가 이후 인가되는 신호이므로, 아이들감지부(200)는 읽기커맨드(RD)의 인가 이전, 즉 액티브커맨드의 인가 시 칩구동신호(CHIPACT)를 논리레벨 'H'로 활성화시킨다.
따라서, 출력 제어부(300)는 칩구동신호(CHIPACT) 및 데이터 구간신호(OESUM)의 활성화에 응답하여 출력 제어신호(EN)를 활성화시켜, 지연고정루프(100)의 DLL 클럭(RCLKDLL, FCLKDLL)이 출력되도록 한다.
이후, 출력인에이블신호(OE00 ~ OE60)가 모두 비활성화되면, 데이터 구간신호 생성부(500)가 이에 응답하여 데이터 구간신호(OESUM)를 비활성화시킨다.
따라서, 출력 제어부(300)가 데이터 구간신호(OESUM)의 비활성화에 응답하여 출력 제어신호(EN)를 비활성화시켜, 지연고정루프가 DLL 클럭(RCLKDLL, FCLKDLL)을 출력하지 않도록 한다.
그러므로, 지연고정루프 장치 및 클럭 트리블록을 포함하는 제2 실시 예에 따른 반도체메모리소자는 제어받지 않는 제어프리-DLL 클럭(RCLKDLLOE, FCLKDLLOE)을 사용하여 출력인에이블신호(OE00 ~ OE60)를 생성하므로, 고주파 구동 시에도 데이터 구간신호(OESUM)의 활성화 시점으로 의한 DLL 클럭(RCLKDLL, FCLKDLL)의 미발생으로 인한 오동작을 방지할 수 있다.
또한, 제2 실시 예에 따른 반도체메모리소자 역시 액티브 커맨드가 인가된 비 아이들상태에서도 읽기커맨드가 인가되기 전의 IDD3N 상태 및 쓰기 구동 시의 IDD4W 상태에서 DLL 클럭을 공급하지 않으므로, 이를 인가받아 구동되는 클럭 트리블록이 오프되어 전류소모를 감소시킨다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 읽기커맨드에 의한 데이터가 출력되는 구간에서만 지연고정루프의 출력을 오프시키므로, DLL 클럭을 인가받는 클럭 트리블록을 오프시켜 이에 의한 전류소모를 줄인다.

Claims (53)

  1. 외부클럭을 인가받아 DLL 클럭을 생성하기 위한 지연고정루프;
    소자의 구동을 위한 커맨드의 인가가 없는 아이들 상태를 감지하기 위한 아이들 감지수단; 및
    상기 아이들 상태 및 데이터의 유무를 통해 상기 DLL 클럭의 출력을 제어하기 위한 출력 제어수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 출력 제어수단은,
    상기 아이들 감지수단의 칩구동신호 및 상기 데이터가 발생되는 경우 활성화되는 데이터 구간신호의 활성화 시 상기 DLL 클럭이 출력되도록 하며,
    이외의 경우 상기 DLL 클력이 출력되지 못하도록 하는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 출력 제어수단은,
    상기 칩구동신호와 상기 데이터 구간신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시켜 상기 지연고정루프의 DLL 클럭의 출력을 제어하기 위한 출력 제어신호로 출력하기 위한 제1 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 아이들 감지수단은,
    상기 커맨드의 인가 시 활성화되고 프리차지 커맨드의 인가 시 비활성화되는 아이들상태신호의 비활성화 시 제1 지연시간 이후 상기 칩구동신호를 활성화시키고,
    상기 아이들상태신호의 활성화 시 제2 지연시간 이후 상기 칩구동신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 아이들감지수단은,
    상기 아이들상태신호의 비활성화 시 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연부와,
    상기 아이들상태신호의 활성화 시 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호에 응답하여 상기 칩구동신호를 생성하기 위한 신호 생성부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제1 지연부는,
    상기 아이들상태신호를 지연시켜 전달하기 위한 제2 및 제3 인버터와,
    상기 제3 인버터의 출력신호를 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연소자와,
    상기 제3 인버터의 출력신호와 상기 제1 지연소자의 출력신호를 입력으로 갖는 노어게이트와,
    상기 노어게이트의 출력신호를 반전시켜 출력하기 위한 제4 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제5항 또는 제6항에 있어서,
    상기 제2 지연부는,
    상기 아이들상태신호를 지연시켜 출력하기 위한 제5 및 제6 인버터와,
    상기 제6 인버터의 출력신호를 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 신호 생성부는,
    상기 제1 및 제2 지연부의 출력신호를 입력으로 가져 상기 칩구동신호를 출력하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 데이터의 유무를 감지하여 데이터 구간신호를 생성하기 위한 데이터 구간신호 생성수단; 및
    외부클럭을 인가받아 DLL 클럭을 생성하고, 소자의 구동을 위한 커맨드의 인가가 없는 아이들 상태에서 상기 데이터 구간신호에 응답하여 상기 DLL 클럭을 출 력하기 위한 지연고정루프 장치
    를 구비하는 반도체메모리소자.
  10. 제9항에 있어서,
    데이터 구간신호 생성수단은,
    데이터의 출력 시점을 제어하기 위해 생성되는 복수의 출력인에이블신호의 활성화 시 상기 데이터 구간신호를 활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  11. 제10항에 있어서,
    상기 지연고정루프 장치는,
    상기 아이들 상태를 감지하기 위한 아이들 감지부와,
    상기 아이들감지부의 출력신호 및 상기 데이터 구간신호를 인가받아 출력 제어신호를 생성하기 위한 출력 제어부와,
    상기 외부클럭을 인가받아 상기 DLL 클럭을 생성하고, 상기 출력 제어신호의 활성화 동안만 상기 DLL 클럭을 출력하기 위한 지연고정루프를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    읽기 구동을 발생시키는 내부 읽기신호의 활성화에 동기시켜 제1 출력인에이블신호를 생성하고,
    상기 제1 출력인에이블신호의 활성화로 부터 상기 DLL 클럭 동기시켜 순차적으로 제2 내지 제N 출력인에이블신호를 활성화시키기 위한 출력 인에이블신호 생성수단을 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 데이터 구간신호 생성수단은,
    상기 제1 내지 제N 출력인에이블신호 및 상기 DLL 클럭을 인가받기 위한 신호 입력부와,
    상기 신호 입력부의 출력신호에 응답하여 출력노드를 드라이빙하기 위한 드라이버와,
    상기 출력노드에 걸린 전압을 래치하여 상기 데이터 구간신호로 출력하기 위한 래치를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 신호 입력부는,
    상기 제1 내지 제N 출력인에이블신호의 활성화 구간에서 상기 드라이버가 상기 출력노드를 풀다운 구동하도록 하기 위한 풀다운 제어부와,
    상기 제1 내지 제N 출력인에이블신호의 비활성화 및 상기 DLL 클럭에 응답하여 상기 드라이버가 상기 출력노드를 풀업 구동하도록 하기 위한 풀업 제어부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  15. 제14항에 있어서,
    상기 풀다운 제어부는,
    상기 제1 내지 제N 출력인에이블신호와 DLL-구동신호의 활성화를 감지하여 활성화 구간신호를 생성하기 위한 활성화 감지부와,
    상기 활성화 구간신호를 반전시켜 풀다운 제어신호로 출력하기 위한 제1 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  16. 제15항에 있어서,
    상기 활성화 감지부는,
    상기 제1 내지 제L 출력 인에이블신호와 상기 DLL-구동신호를 입력으로 갖는 제1 논리합게이트와,
    상기 제L+1 내지 제M 출력 인에이블신호를 입력으로 갖는 제2 논리합 게이트와,
    상기 제M+1 내지 상기 제N 출력 인에이블신호를 입력으로 갖는 제3 논리합 게이트와,
    상기 제1 내지 제3 논리합게이트의 출력신호를 입력으로 가져 상기 활성화 구간신호를 출력하기 위한 제1 노어게이트를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  17. 제15항 또는 제16항에 있어서,
    상기 풀업 제어부는,
    상기 DLL 클럭의 라이징 에지을 감지하여 펄스신호를 생성하기 위한 라이징 에지 감지부와,
    상기 활성화 구간신호를 지연시키기 위한 제1 지연소자와,
    상기 라이징 에지 감지부 및 상기 제1 지연소자의 출력신호를 입력으로 가져 풀업 제어신호를 출력하기 위한 제1 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 드라이버는,
    상기 풀업 제어신호를 게이트 입력으로 가지며 외부전원의 공급단과 상기 출력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,
    상기 풀다운 제어신호를 게이트 입력으로 가지며 상기 출력노드와 접지전원의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  19. 제18항에 있어서,
    상기 데이터 구간신호 생성수단은,
    상기 소자의 초기 구동 시 활성화되는 파워업신호에 응답하여 상기 출력노드를 초기화하기 위한 초기화부를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  20. 제19항에 있어서,
    상기 초기화 제어부는 상기 파워업신호를 게이트 입력으로 가지며 상기 외부전원의 공급단과 상기 출력노드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  21. 제20항에 있어서,
    상기 출력 제어부는,
    상기 아이들 감지부의 칩구동신호 및 상기 데이터 구간신호의 활성화 시 상기 출력 제어신호를 활성화시키며,
    이외의 경우에는 상기 출력 제어신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  22. 제21항에 있어서,
    상기 출력 제어부는,
    상기 칩구동신호와 상기 데이터 구간신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시켜 상기 출력 제어신호로 출력하기 위한 제2 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  23. 제22항에 있어서,
    상기 아이들 감지부는,
    상기 커맨드의 인가 시 활성화되고 프리차지 커맨드의 인가 시 비활성화되는 아이들상태신호의 비활성화 시 제1 지연시간 이후 상기 칩구동신호를 활성화시키고,
    상기 아이들상태신호의 활성화 시 제2 지연시간 이후 상기 칩구동신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  24. 제23항에 있어서,
    상기 아이들감지부는,
    상기 아이들상태신호의 비활성화 시 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연부와,
    상기 아이들상태신호의 활성화 시 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호에 응답하여 상기 칩구동신호를 생성하기 위한 신호 생성부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  25. 제24항에 있어서,
    상기 제1 지연부는,
    상기 아이들상태신호를 지연시켜 전달하기 위한 제3 및 제4 인버터와,
    상기 제4 인버터의 출력신호를 상기 제1 지연시간 만큼 지연시키기 위한 제2 지연소자와,
    상기 제4 인버터의 출력신호와 상기 제2 지연소자의 출력신호를 입력으로 갖는 제2 노어게이트와,
    상기 제2 노어게이트의 출력신호를 반전시켜 출력하기 위한 제5 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  26. 제25항에 있어서,
    상기 제2 지연부는,
    상기 아이들상태신호를 지연시켜 출력하기 위한 제6 및 제7 인버터와,
    상기 제7 인버터의 출력신호를 상기 제2 지연시간 만큼 지연시키기 위한 제3 지연소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  27. 제26항에 있어서,
    상기 신호 생성부는,
    상기 제1 및 제2 지연부의 출력신호를 입력으로 가져 상기 칩구동신호를 출력하기 위한 제3 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  28. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 출력 제어부는,
    상기 아이들 감지부의 칩구동신호 및 상기 데이터 구간신호의 활성화 시 상기 출력 제어신호를 활성화시키며,
    이외의 경우에는 상기 출력 제어신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  29. 제28항에 있어서,
    상기 출력 제어부는,
    상기 칩구동신호와 상기 데이터 구간신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시켜 상기 출력 제어신호로 출력하기 위한 제1 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  30. 제29항에 있어서,
    상기 아이들 감지부는,
    상기 커맨드의 인가 시 활성화되고 프리차지 커맨드의 인가 시 비활성화되는 아이들상태신호의 비활성화 시 제1 지연시간 이후 상기 칩구동신호를 활성화시키고,
    상기 아이들상태신호의 활성화 시 제2 지연시간 이후 상기 칩구동신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  31. 제30항에 있어서,
    상기 아이들감지부는,
    상기 아이들상태신호의 비활성화 시 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연부와,
    상기 아이들상태신호의 활성화 시 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호에 응답하여 상기 칩구동신호를 생성하기 위한 신호 생성부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  32. 제31항에 있어서,
    상기 제1 지연부는,
    상기 아이들상태신호를 지연시켜 전달하기 위한 제2 및 제3 인버터와,
    상기 제3 인버터의 출력신호를 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연소자와,
    상기 제3 인버터의 출력신호와 상기 제2 지연소자의 출력신호를 입력으로 갖는 노어게이트와,
    상기 노어게이트의 출력신호를 반전시켜 출력하기 위한 제4 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  33. 제32항에 있어서,
    상기 제2 지연부는,
    상기 아이들상태신호를 지연시켜 출력하기 위한 제5 및 제6 인버터와,
    상기 제6 인버터의 출력신호를 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  34. 제33항에 있어서,
    상기 신호 생성부는,
    상기 제1 및 제2 지연부의 출력신호를 입력으로 가져 상기 칩구동신호를 출력하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  35. 데이터의 유무를 감지하여 데이터 구간신호를 생성하기 위한 데이터 구간신호 생성수단; 및
    외부클럭을 인가받아 내부지연을 고려한 지연클럭 생성하여 항상 상기 지연클럭을 제어프리-DLL 클럭으로 출력하며, 소자의 구동을 위한 커맨드의 인가가 없 는 아이들 상태에서 상기 데이터 구간신호에 응답하여 상기 지연클럭을 DLL 클럭으로 출력하기 위한 지연고정루프 장치
    를 구비하는 반도체메모리소자.
  36. 제35항에 있어서,
    읽기 구동을 발생시키는 내부 읽기신호의 활성화에 동기시켜 제1 출력인에이블신호를 생성하고,
    상기 제1 출력인에이블신호의 활성화로 부터 상기 제어프리-DLL 클럭 동기시켜 순차적으로 제2 내지 제N 출력인에이블신호를 활성화시키기 위한 출력 인에이블신호 생성수단을 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  37. 제36항에 있어서,
    상기 지연고정루프 장치는,
    상기 아이들 상태를 감지하기 위한 아이들 감지부와,
    상기 아이들감지부의 출력신호 및 상기 데이터 구간신호를 인가받아 출력 제어신호를 생성하기 위한 출력 제어부와,
    상기 외부클럭을 인가받아 상기 DLL 클럭을 생성하고, 상기 출력 제어신호의 활성화 동안만 상기 DLL 클럭을 출력하기 위한 지연고정루프를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  38. 제37항에 있어서,
    상기 데이터 구간신호 생성수단은,
    상기 제1 내지 제N 출력인에이블신호 및 상기 DLL 클럭을 인가받기 위한 신호 입력부와,
    상기 신호 입력부의 출력신호에 응답하여 출력노드를 드라이빙하기 위한 드라이버와,
    상기 출력노드에 걸린 전압을 래치하여 상기 데이터 구간신호로 출력하기 위한 래치를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  39. 제38항에 있어서,
    상기 신호 입력부는,
    상기 제1 내지 제N 출력인에이블신호의 활성화 구간에서 상기 드라이버가 상기 출력노드를 풀다운 구동하도록 하기 위한 풀다운 제어부와,
    상기 제1 내지 제N 출력인에이블신호의 비활성화 및 상기 DLL 클럭에 응답하 여 상기 드라이버가 상기 출력노드를 풀업 구동하도록 하기 위한 풀업 제어부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  40. 제39항에 있어서,
    상기 풀다운 제어부는,
    상기 제1 내지 제N 출력인에이블신호와 DLL-구동신호의 활성화를 감지하여 활성화 구간신호를 생성하기 위한 활성화 감지부와,
    상기 활성화 구간신호를 반전시켜 풀다운 제어신호로 출력하기 위한 제1 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  41. 제40항에 있어서,
    상기 활성화 감지부는,
    상기 제1 내지 제L 출력 인에이블신호와 상기 DLL-구동신호를 입력으로 갖는 제1 논리합게이트와,
    상기 제L+1 내지 제M 출력 인에이블신호를 입력으로 갖는 제2 논리합 게이트와,
    상기 제M+1 내지 상기 제N 출력 인에이블신호를 입력으로 갖는 제3 논리합 게이트와,
    상기 제1 내지 제3 논리합게이트의 출력신호를 입력으로 가져 상기 활성화 구간신호를 출력하기 위한 제1 노어게이트를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  42. 제41항에 있어서,
    상기 풀업 제어부는,
    상기 DLL 클럭의 라이징 에지을 감지하여 펄스신호를 생성하기 위한 라이징 에지 감지부와,
    상기 활성화 구간신호를 지연시키기 위한 제1 지연소자와,
    상기 라이징 에지 감지부 및 상기 제1 지연소자의 출력신호를 입력으로 가져 풀업 제어신호를 출력하기 위한 제1 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  43. 제42항에 있어서,
    상기 드라이버는,
    상기 풀업 제어신호를 게이트 입력으로 가지며 외부전원의 공급단과 상기 출 력노드 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,
    상기 풀다운 제어신호를 게이트 입력으로 가지며 상기 출력노드와 접지전원의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  44. 제43항에 있어서,
    상기 데이터 구간신호 생성수단은,
    상기 소자의 초기 구동 시 활성화되는 파워업신호에 응답하여 상기 출력노드를 초기화하기 위한 초기화부를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  45. 제44항에 있어서,
    상기 초기화 제어부는 상기 파워업신호를 게이트 입력으로 가지며 상기 외부전원의 공급단과 상기 출력노드 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  46. 제37항 내지 제39항 중 어느 한 항에 있어서,
    상기 출력 제어부는,
    상기 아이들 감지부의 칩구동신호 및 상기 데이터 구간신호의 활성화 시 상기 출력 제어신호를 활성화시키며,
    이외의 경우에는 상기 출력 제어신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  47. 제46항에 있어서,
    상기 출력 제어부는,
    상기 아이들 감지부의 칩구동신호 및 상기 데이터 구간신호의 활성화 시 상기 출력 제어신호를 활성화시키며,
    이외의 경우에는 상기 출력 제어신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  48. 제47항에 있어서,
    상기 출력 제어부는,
    상기 칩구동신호와 상기 데이터 구간신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시켜 상기 출력 제어신호로 출력하기 위한 제1 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  49. 제48항에 있어서,
    상기 아이들 감지부는,
    상기 커맨드의 인가 시 활성화되고 프리차지 커맨드의 인가 시 비활성화되는 아이들상태신호의 비활성화 시 제1 지연시간 이후 상기 칩구동신호를 활성화시키고,
    상기 아이들상태신호의 활성화 시 제2 지연시간 이후 상기 칩구동신호를 비활성화시키는 것
    을 특징으로 하는 반도체메모리소자.
  50. 제49항에 있어서,
    상기 아이들감지부는,
    상기 아이들상태신호의 비활성화 시 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연부와,
    상기 아이들상태신호의 활성화 시 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연부와,
    상기 제1 및 제2 지연부의 출력신호에 응답하여 상기 칩구동신호를 생성하기 위한 신호 생성부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  51. 제50항에 있어서,
    상기 제1 지연부는,
    상기 아이들상태신호를 지연시켜 전달하기 위한 제2 및 제3 인버터와,
    상기 제3 인버터의 출력신호를 상기 제1 지연시간 만큼 지연시키기 위한 제1 지연소자와,
    상기 제3 인버터의 출력신호와 상기 제2 지연소자의 출력신호를 입력으로 갖는 노어게이트와,
    상기 노어게이트의 출력신호를 반전시켜 출력하기 위한 제4 인버터를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  52. 제51항에 있어서,
    상기 제2 지연부는,
    상기 아이들상태신호를 지연시켜 출력하기 위한 제5 및 제6 인버터와,
    상기 제6 인버터의 출력신호를 상기 제2 지연시간 만큼 지연시키기 위한 제2 지연소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  53. 제52항에 있어서,
    상기 신호 생성부는,
    상기 제1 및 제2 지연부의 출력신호를 입력으로 가져 상기 칩구동신호를 출력하기 위한 제2 낸드게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
KR1020050134013A 2005-09-28 2005-12-29 지연고정루프를 구비하는 반도체메모리소자 KR100668516B1 (ko)

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