KR20060113302A - 반도체메모리소자 - Google Patents

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KR20060113302A KR1020050036594A KR20050036594A KR20060113302A KR 20060113302 A KR20060113302 A KR 20060113302A KR 1020050036594 A KR1020050036594 A KR 1020050036594A KR 20050036594 A KR20050036594 A KR 20050036594A KR 20060113302 A KR20060113302 A KR 20060113302A
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Abstract

본 발명은 아이들 상태 및 뱅크 액티브 상태에서 발생하는 불필요한 전류소모를 감소시킬 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 발명으로 해당 뱅크에 대해 읽기동작 또는 쓰기동작이 이뤄지는 동안만 펄스-트레인 형태의 구동클럭을 공급하기 위한 구동클럭 공급수단; 및 상기 구동클럭에 동기되어, 외부에서 인가된 어드레스를 애디티브레이턴시에 대응하는 시간 동안 지연시켜 내부 컬럼-어드레스로 출력시키기 위한 지연수단을 구비하는 반도체메모리소자를 제공한다.
카스레이턴시, 쓰기레이턴시, 애디티브레이턴시, 전류소모, 구동 제어

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 반도체메모리소자 내 컬럼 어드레스 쉬프팅장치의 블록 구성도.
도 2는 종래기술에 따른 반도체메모리소자 내 컬럼 어드레스 쉬프팅 장치.
도 3은 도 2의 쓰기구간 감지부의 내부 회로도.
도 4는 종래기술에 따른 반도체메모리소자가 읽기동작 시 내부 컬럼-어드레스의 생성 과정을 도시한 도면.
도 5는 종래기술에 따른 반도체메모리소자가 쓰기동작 시 내부 컬럼-어드레스의 생성 과정을 도시한 도면.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 7은 뱅크 정보를 인가받지 않는 경우에 따른 도 6의 쓰기구간 감지부의 내부 회로도.
도 8은 도 7에 도시된 쓰기구간 감지부를 구비하는 경우에 따른 반도체메모리소자의 동작 파형도.
도 9는 도 6의 플립플롭의 내부 회로도.
도 10은 도 6의 컬럼 액세스 감지부의 내부 회로도.
도 11은 도 6의 쓰기구간 감지부의 내부 회로도.
도 12는 본 발명에 따른 반도체메모리소자가 읽기동작을 수행하는 경우에 내부 컬럼-어드레스를 생성하는 과정을 도시한 도면.
도 13은 본 발명에 따른 반도체메모리소자가 쓰기동작을 수행하는 경우에 내부 컬럼-어드레스를 생성하는 과정을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
100 : 읽기 어드레스 생성부
200 : 쓰기 어드레스 생성부
300 : 제1 구동클럭 공급부
400 : 제2 구동클럭 공급부
500 : 출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 전류 소모의 감소를 위한 반도체 메모리 소자에 관한 것이다.
일반적으로, 반도체메모리소자 내 특정 셀을 액세스하기 위해서는, 특정 셀이 접속된 워드라인과 비트라인을 선택하는 과정이 필요하다. 이러한, 워드라인 및 비트라인을 선택하기 위해서는 각각에 따른 커맨드와 어드레스의 인가가 요구된다. 그리고 커맨드 및 어드레스를 인가받은 소자는 해당 동작을 수행하기 위해 소정의 시간이 소요된다.
실제로, 워드라인을 활성화시키기 위한 로우 액티브 커맨드 및 로우 어드레스를 인가하고 tRCD(RAS To CAS Delay)라는 소정시간 경과된 이후에야, 비로소 비트라인을 선택하기 위한 컬럼 어드레스를 읽기커맨드 또는 쓰기 커맨드와 함께 인가할 수 있다.
한편, DDR II SDRAM에서는 사용자가 EMRS(Extended Mode Register Set) 내 애디티브레이턴시를 설정하므로서, 읽기 커맨드 및 쓰기 커맨드의 인가 시점을 조절할 수 있도록 한다.
즉, DDR II SDRAM에서 사용자는 로우 액티브 커맨드를 인가하고 설계 시 정해진 tRCD 지연시간이 경과되기 이전 이라도, 애디티브레이턴시의 설정에 따라 읽기커맨드 및 쓰기 커맨드를 인가할 수 있다.
예를 들어, 반도체메모리소자의 tRCD가 3클럭으로 설정된 경우, 사용자는 애디티브레이턴시를 2클럭으로 설정하면, 로우 액티브 커맨드를 인가하고 1클럭 뒤에 읽기커맨드 및 쓰기커맨드를 인가할 수 있다. 반면, 애디티브레이턴시를 0클럭으로 설정하게 되면, 이는 종래와 같이 로우 액티브 커맨드를 인가하고 tRCD인 3클럭이 지난 후에 읽기커맨드 및 쓰기 커맨드를 인가할 수 있다.
이와같이, 사용자가 커맨드의 인가시점을 선택할 수 있는 것은, DDR II SDRAM이 인가받은 읽기 커맨드 및 쓰기 커맨드를 바로 사용하는 것이 아니라, 실제 적인 소자 구동을 발생시키는 내부 신호을 다시 생성하기 때문이다.
즉, 읽기 커맨드 및 쓰기 커맨드는 각각 내부적으로 읽기카스신호 및 쓰기카스신호로 생성된다. 활성화 시점을 살펴보면, 읽기카스신호는 읽기커맨드의 인가로 부터 애디티브레이턴시(AL)에 해당하는 지연 이후에 내부적으로 활성화 된다. 그리고 쓰기카스신호는 쓰기 커맨드의 인가로부터 쓰기레이턴시(AL + CL + 1)에 해당하는 지연 이후에 내부적으로 활성화된다.
한편, 읽기 커맨드 및 쓰기 커맨드와 함께 입력된 컬럼 어드레스도 상기와 동일한 지연 시간을 갖게된다.
다음에서는 전술한 바와 같은 지연시간을 갖고 내부 컬럼 어드레스가 생성되는 과정을 구체적으로 도면을 참조하여 살펴보도록 한다.
도 1은 일반적인 반도체메모리소자 내 컬럼 어드레스 쉬프팅장치의 블록 구성도이다.
도 1을 참조하면, 일반적으로 반도체메모리소자는 어드레스 쉬프팅부(10, 12, 14, 16)를 어드레스 비트 단위로 구비하여, 내부 어드레스(BUF_OUT<0:3>)가 애디티브레이턴시(Additive Latency, 이하 '애디티브레이턴시'라고 함), 또는 카스레이턴시(Cas Latency, 이하 '카스레이턴시'라고 함)에 대응하는 지연을 갖고 읽기카스신호(CASP6_RD), 또는 쓰기카스신호(CASP6_WT)에 동기되어 내부 컬럼-어드레스(AT_COL<0:3>)로 출력되도록 한다.
여기서, 인가받는 내부 어드레스(BUF_OUT)는 도면에는 도시되지 않았으나 어드레스 버퍼의 출력신호로서, 외부 어드레스가 내부전압의 레벨로 변환되고 내부클 럭에 동기된 신호이다.
도 2는 종래기술에 따른 반도체메모리소자 내 어드레스 쉬프팅부의 내부 회로도이다.
도 2를 참조하면, 종래기술에 따른 반도체메모리소자 내 어드레스 쉬프팅부는 카스신호(CASP6)에 응답하여 인가받은 내부 어드레스(BUF_OUT)를 애디티브레이턴시에 대응하는 시간 동안 지연시켜 AL 어드레스(RA_OUT)로 출력하고 읽기카스신호(CASP6_RD)에 동기시켜 읽기-어드레스로 출력하기 위한 읽기 어드레스 생성부(20)와, 내부 쓰기신호(WTP6)에 응답하여 쓰기구간-클럭(CLK)을 공급하되, 이를 새로운 내부 읽기신호(RDP6)의 인가시까지 지속하는 쓰기구간-클럭 공급부(50)와, 쓰기구간-클럭(CLK)에 응답하여 AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 시간 동안 지연시킨 뒤 쓰기카스신호(CASP6_WT)에 동기시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성부(30)와, 읽기-어드레스 또는 쓰기-어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 출력하기 위한 출력부(40)를 구비한다.
그리고 쓰기구간-클럭 공급부(50)는 내부 쓰기신호(WTP6)와 내부 읽기신호(RDP6)를 인가받아 쓰기구간신호(WT_ADDEN)를 생성하기 위한 쓰기구간 감지부(52)와, 쓰기구간신호(WT_ADDEN)의 활성화 동안만 내부클럭(CLKP4)을 쓰기구간-클럭(CLK)으로 출력하기 위한 클럭 출력부(54)를 구비한다.
클럭 출력부(54)는 쓰기구간신호(WT_ADDEN)와 내부클럭(CLKP4)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 쓰기구간-클럭(CLK)으로 출력하기 위한 인버터(I1)를 구비한다.
읽기 어드레스 생성부(20)는 카스신호(CASP6)에 응답하여 내부 어드레스(BUF_OUT)를 전달하기 위한 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG1)의 출력신호를 래치하여 출력하기 위한 래치부(22)와, 래치부(22)의 출력신호를 지연시켜 제1 및 제2 프리 AL-어드레스(AL1_ADD, AL2_ADD)를 생성하기 위한 지연부(24)와, AL 정보신호(AL<0:2>)에 응답하여 내부 어드레스(BUF_OUT), 제1 프리 AL-어드레스(AL1_ADD), 또는 제2 프리 AL-어드레스(AL2_ADD) 중 어느 하나를 선택하여 AL 어드레스(RA_OUT)로 출력하기 위한 AL 선택부(26)와, 읽기카스신호(CASP6_RD)에 응답하여 AL 어드레스(RA_OUT)를 읽기-어드레스로 출력하기 위한 트랜스퍼 게이트(TG2)를 구비한다.
읽기 어드레스 생성부(20) 내 지연부(24)는 래치부(22)의 출력신호를 내부클럭(CLKP4)에 동기시켜 출력하기 위한 제1 및 제2 플립플롭(24a, 24b)을 직렬로 연결하여 구비한다. 따라서, 제1 플립플롭(24a)은 래치부(22)의 출력신호를 내부클럭(CLKP4)에 동기시켜 제1 프리 AL-어드레스(AL1_ADD)로 출력하고, 제2 플립플롭(24b)은 제1 플립플롭(24a)의 출력신호을 내부클럭(CLKP4)에 동기시켜 제1 프리 AL-어드레스(AL1_ADD)에 비해 1 클럭 지연된 제2 프리 AL-어드레스(AL2_ADD)를 출력한다.
쓰기 어드레스 생성부(30)는 쓰기구간-클럭(CLK)에 응답하여 AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 지연시간을 갖는 제1 및 제2 프리 CL-어드레스(CL3_ADD, CL4_ADD)로 출력하기 위한 지연부(32)와, CL 정보신호(CL<3:4>)에 응답하여 제1 및 제2 프리 CL-어드레스(CL3_ADD, CL4_ADD) 중 하나를 선택하여 CL 어 드레스(WA_OUT)로 출력하기 위한 CL 선택부(34)와, 쓰기카스신호(CASP6_WT)에 응답하여 CL 어드레스(WA_OUT)를 쓰기-어드레스로 출력하기 위한 트랜스퍼 게이트(TG3)를 구비한다.
쓰기 어드레스 생성부(30) 내 지연부(32)는 입력신호(RA_OUT)를 쓰기구간-클럭(CLK)에 동기시켜 출력하기 위한 제1 내지 제5 플립플롭(32a, 32b, 32c, 32d, 32e)을 직렬로 연결하여 구비한다. 따라서, 제4 플립플롭(32d)은 AL 어드레스(RA_OUT)를 3클럭 지연시켜 제1 프리 CL-어드레스(CL3_ADD)로 출력하고, 제5 플립플롭(32de)은 제4 플립플롭(32e)의 출력신호를 1클럭 지연시킨 제2 프리 CL-어드레스(CL4_ADD)를 출력한다.
참고적으로, 카스신호(CASP6)는 반도체메모리소자 내 컬럼계 동작을 발생시키는 읽기커맨드(RD) 또는 쓰기커맨드(WT)의 인가 시 내부적으로 발생되는 신호이다. 그리고 읽기카스신호(CASP6_RD)는 카스신호(CASP6)를 애디티브레이턴시에 대응하는 시간동안 지연시켜 생성된 신호이며, 쓰기카스신호(CASP6_WT)는 카스신호(CASP6)를 쓰기레이턴시에 대응하는 시간 동안 지연시켜 생성된 신호이다.
또한, AL 정보신호(AL<0:2>)는 EMRS에 설정된 애디티브레이턴시에 대한 정보를 가지며, CL 정보신호(CL<3:4>)는 카스레이턴시 + 1에 대한 정보를 갖는다.
도 3은 도 2의 쓰기구간 감지부(52)의 내부 회로도이다.
도 3을 참조하면, 쓰기구간 감지부(52)는 내부 읽기신호(RDP6)를 게이트 입력으로 가지며 내부전압 VDD의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, 내부 쓰기신호(WTP6)를 게이트 입력으로 가지며 PMOS트랜지스터(PM1)의 드레인단에 자신의 드레인단이 접속되고 내부전압 VSS의 공급단에 자신의 소스단이 접속된 NMOS트랜지스터(NM1)와, 파워업신호(PWRUP)를 게이트 입력으로 가지며 내부전압 VDD의 공급단과 PMOS트랜지스터(PM1)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM2)와, PMOS트랜지스터(PM2)의 드레인단에 걸린 신호를 래치하여 쓰기구간신호(WT_ADDEN)를 출력하기 위한 래치(52a)를 구비한다.
쓰기구간 감지부(52)는 내부 쓰기신호(WTP6)에 응답하여 쓰기구간신호(WT_ADDEN)를 논리레벨 'H'로 활성화시키고, 내부 읽기신호(RDP6)에 응답하여 쓰기구간신호(WT_ADDEN)를 논리레벨 'L'로 비활성화시킨다. 즉, 내부 쓰기신호(WRTP6)의 활성화 시 쓰기구간신호(WT_ADDEN)이 활성화 되며, 이 활성화 구간은 새로운 내부 읽기신호(RDP6)가 인가되기 까지 유지된다.
그리고 쓰기구간 감지부(52)는 반도체메모리소자의 초기 구동 시 내부전압의 레벨이 안정적으로 유지되지 않는 경우 논리레벨 'L'로 비활성화되는 파워업신호(PWRUP)에 응답하여 쓰기구간신호(WT_ADDEN)를 논리레벨 'L'로 초기화시킨다.
도 2 및 도 3에 도시된 반도체메모리소자가 외부에서 인가된 어드레스를 애디티브레이턴시 또는 카스레이턴시에 대응하는 지연을 갖는 내부 컬럼-어드레스(AT_COL)로 생성하는 과정을 다음 동작 파형도를 참조하여 살펴보도록 한다.
도 4는 종래기술에 따른 반도체메모리소자가 읽기동작 시 내부 컬럼-어드레스(AT_COL)의 생성 과정을 도시한 도면이다. 참고적으로, 애디티브레이턴시는 2이다.
먼저, 읽기커맨드(RD)와 함께 외부 어드레스가 인가된다. 따라서, 읽기커맨 드(RD)에 의해 카스신호(CASP6)가 활성화되며, 내부 어드레스(BUF_OUT)가 유효한 어드레스 정보를 갖는다.
읽기 어드레스 생성부(20)는 카스신호(CASP6)의 활성화에 응답하여 액티브된 트랜스퍼 게이트(TG1)를 통해 내부 어드레스(BUF_OUT)를 인가받는다.
이어, 트랜스퍼 게이트(TG1)의 출력신호는 래치부(22)에 래치된 후, 지연부(24) 내 제1 플립플롭(24a)에 의해 읽기커맨드(RD)의 인가 이후 첫번째 내부클럭(CLKP4)에 동기되어 제1 프리 AL-어드레스(AL1_ADD)로 출력되며, 제2 플립플롭(24b)에 의해 두번째 내부클럭(CLKP4)에 동기되어 제2 프리 AL-어드레스(AL2_ADD)로 출력된다.
이어, AL 선택부(26)는 AL 정보신호(AL<0:2>)에 따라 애디티브레이턴시 2클럭을 갖는 제2 프리 AL-어드레스(AL2_ADD)를 AL 어드레스(RA_OUT)로 출력하며, 읽기카스신호(CASP6_RD)에 의해 읽기 어드레스로 출력된다.
출력부(40)는 읽기 어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 최종 출력한다.
도면에 도시된 바와 같이, 읽기 커맨드(RD)와 함께 인가된 어드레스는 애디티브레이턴시 2클럭을 만족시키는 'a'시점에 내부 컬럼-어드레스(AT_COL)로 출력되는 것을 알 수 있다. 내부 컬럼 어드레스(AT_COL)는 새로운 읽기 커맨드 또는 쓰기 커맨드가 인가될 때까지 유지된다.
도 5는 종래기술에 따른 반도체메모리소자가 쓰기동작 시 내부 컬럼-어드레스(AT_COL)의 생성 과정을 도시한 도면이다. 참고적으로, 애디티브레이턴시는 '2' 이며, 카스레이턴시는 '3'이다.
먼저, 쓰기커맨드(WT)와 함께 외부 어드레스가 인가된다. 따라서, 쓰기커맨드(WT)에 의해 카스신호(CASP6)가 활성화되며, 내부 어드레스(BUF_OUT)가 유효한 어드레스 정보를 갖는다.
읽기 어드레스 생성부(20)는 카스신호(CASP6)의 활성화에 응답하여 내부 어드레스(BUF_OUT)를 인가받고, 이를 애디티브레이턴시 '2'클럭에 대응하는 지연을 갖는 AL 어드레스(RA_OUT)로 출력한다.
이어, 쓰기 어드레스 생성부(30) 내 제1 내지 제5 플립플롭(32a, 32b, 32c, 32d, 32e)은 쓰기구간-클럭(CLK)에 동기시켜 입력신호를 출력시키므로, AL 어드레스(RA_OUT)의 인가 이후 세번째 쓰기구간-클럭(CLK)에 동기된 제1 프리 CL-어드레스(CL3_ADD)와, 네번째 쓰기구간-클럭(CLK)에 동기된 제2 프리 CL-어드레스(CL4_ADD)를 출력한다. 그리고 CL 선택부(34)는 CL 정보신호(CL<3:4>)에 따라 카스레이턴시 + 1인 4클럭을 갖는 제2 프리 CL-어드레스(CL4_ADD)를 선택하여 출력하고, 이는 쓰기카스신호(CASP6_WT)에 액티브된 트랜스퍼 게이트(TG3)에 의해 쓰기 어드레스로 출력된다.
여기서, 쓰기구간-클럭(CLK)은 쓰기커맨드(WT)의 인가 시 활성화되는 내부 쓰기신호(WTP6)에 응답하여 쓰기구간-클럭 공급부(50)가 생성하는 것으로, 이는 새로운 읽기커맨드(RD)가 인가되어 내부 읽기신호(RDP6)가 활성화될 때까지 지속된다.
끝으로, 쓰기 어드레스는 출력부(40)에 래치되어 내부 컬럼-어드레스 (AT_COL)로 출력된다.
한편, 전술한 바와 같이 종래기술에 따른 반도체메모리소자는 내부 컬럼-어드레스의 생성과정으로 인해, 아이들 상태 및 뱅크의 액티브 상태에서 불필요한 전류소모를 발생하는 문제점을 갖는다.
이는 외부 어드레스를 애디티브레이턴시에 대응하는 시간 동안 지연시키기 위한 읽기 어드레스 생성부 내 복수의 플립플롭, 및 AL 어드레스를 카스레이턴시에 대응하는 시간 동안 지연시키기 위한 쓰기 어드레스 생성부 내 복수의 플립플롭에 의해 발생된다.
자세히 살펴보면, 읽기 어드레스 생성부 내 복수의 플립플롭은 유효한 어드레스의 인가 여부에 관계없이 내부클럭에 의해 지속적으로 구동되며, 쓰기 어드레스 생성부 내 복수의 플립플롭은 한번의 쓰기커맨드의 인가 시 새로운 읽기 커맨드가 인가되기까지 지속적으로 구동된다.
실례로, 400㎒에서 구동되는 반도체메모리소자에서 한 비트의 컬럼 어드레스를 생성하기 위한 읽기 어드레스 생성부 및 쓰기 어드레스 생성부 내 플립플롭에 의해 소모되는 아이들 상태 및 뱅크 액티브 상태에서의 전류는 400㎂이다. 반도체메모리소자는 16비트의 어드레스를 인가받으므로, 아이들 상태 및 뱅크 액티브 상태에서 대략 6.4㎃의 불필요한 전류소모가 발생하는 것이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으 로, 아이들 상태 및 뱅크 액티브 상태에서 발생하는 불필요한 전류소모를 감소시킬 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 해당 뱅크에 대해 읽기동작 또는 쓰기동작이 이뤄지는 동안만 펄스-트레인 형태의 구동클럭을 공급하기 위한 구동클럭 공급수단; 및 상기 구동클럭에 동기되어, 외부에서 인가된 어드레스를 애디티브레이턴시에 대응하는 시간 동안 지연시켜 내부 컬럼-어드레스로 출력시키기 위한 지연수단을 구비한다.
바람직하게, 상기 구동클럭 공급수단은 해당 뱅크에 대해 읽기동작 또는 쓰기동작이 이뤄지는 동안 제1 구동클럭을 공급하기 위한 제1 구동클럭 공급부와, 해당 뱅크에 대해 쓰기동작이 이뤄지는 동안 제2 구동클럭을 공급하기 위한 제2 구동클럭 공급부를 구비하는 것을 특징으로 한다.
바람직하게, 상기 지연수단은 상기 제1 구동클럭에 동기되어 구동되는 복수의 플립플롭을 구비하여, 애디티브레이턴시에 대응하는 시간동안 상기 어드레스를 지연시켜 AL 어드레스로 출력하고, AL 어드레스를 읽기카스신호에 동기시켜 읽기-어드레스를 출력하기 위한 읽기 어드레스 생성부와, 상기 제2 구동클럭에 동기되어 구동되는 복수의 플립플롭을 구비하여, 카스레이턴시에 대응하는 시간동안 상기 AL어드레스를 지연시킨 뒤, 쓰기카스신호에 동기시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성부를 구비하는 것을 특징으로 한다.
본 발명의 타측면에 따른 반도체메모리소자는 해당 뱅크에 대한 읽기 또는 쓰기 동작 시에 제1 구동클럭을 공급하기 위한 제1 구동클럭 공급수단; 해당 뱅크에 대한 쓰기동작 시 제2 구동클럭을 공급하기 위한 제2 구동클럭 공급수단; 카스신호에 응답하여 인가받은 내부 어드레스를 애디티브레이턴시에 대응하는 AL 어드레스로 출력하고, 읽기카스신호에 동기시켜 읽기-어드레스로 출력하되, 상기 제1 구동클럭에 동기되어 구동되는 읽기 어드레스 생성수단; 상기 제2 구동클럭에 동기되어, 상기 AL 어드레스를 카스레이턴시에 대응하는 시간 동안 지연시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성수단; 및 상기 읽기-어드레스 또는 상기 쓰기-어드레스를 래치하여 내부 컬럼-어드레스로 출력하기 위한 어드레스 출력수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 6은 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 반도체메모리소자는 해당 뱅크에 대한 읽기 또는 쓰기 동작 시에 제1 구동클럭(CLK_AL)을 공급하기 위한 제1 구동클럭 공급부(300)와, 해당 뱅크에 대한 쓰기동작 시 제2 구동클럭(CLK_CL)을 공급하기 위한 제2 구동클럭 공급부(400)와, 카스신호(CASP6)에 응답하여 인가받은 내부 어드레스(BUF_OUT)를 애디티브레이턴시에 대응하는 AL 어드레스(RA_OUT)로 출 력하고 읽기카스신호(CASP6_RD)에 동기시켜 읽기-어드레스로 출력하되, 제1 구동클럭(CLK_AL)에 동기되어 구동되는 읽기 어드레스 생성부(100)와, 제2 구동클럭(CLK_CL)에 동기되어, AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 시간 동안 지연시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성부(200)와, 읽기-어드레스 또는 쓰기-어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 출력하기 위한 출력부(500)를 구비한다.
여기서, 읽기 어드레스 생성부(100), 쓰기 어드레스 생성부(200) 및 출력부(500)는 제1 및 제2 구동클럭 공급부(300, 400)로 부터 구동클럭(CLK_AL, CLK_CL)을 인가받아 인가되는 어드레스(BUF_OUT)를 해당 레이턴시만큼 지연시켜 내부 컬럼-어드레스(AT_COL)로 출력하기 위한 하나의 지연블록이다.
한편, 전술한 바와 같이 본 발명에 따른 반도체메모리소자는 해당 뱅크에 대한 읽기동작 또는 쓰기동작이 발생한 경우에 한해서만 구동클럭(CLK_AL, CLK_CL)을 공급하는 제1 및 제2 구동클럭 공급부(300, 400)를 구비므로서, 읽기 및 쓰기 어드레스 생성부(100, 200) 내 플립플롭(142, 144, 221, 223, 225, 227, 229)의 액티브 구간을 조절한다. 따라서, 읽기 및 쓰기동작이 없는 상태에서 플립플롭에 의해 발생되는 전류소모를 방지한다.
다음에서는 각 블록도에 대해 살펴보도록 한다.
먼저, 제1 구동클럭 공급부(300)는 뱅크-어드레스(BK_ADD<0:1>), 카스신호(CASP6), 및 프리차지신호(PCG6)를 인가받아 해당 뱅크의 읽기 및 쓰기동작을 감지하기 위한 컬럼 액세스 감지부(320)와, 컬럼 액세스 감지부(320)의 컬럼구동신호 (WT_RD_EN)의 활성화 구간에서 내부클럭(CLKP4)을 제1 구동클럭(CLK_AL)으로 출력하기 위한 출력제어부(340)를 구비한다.
제2 구동클럭 공급부(400)는 뱅크-어드레스(BK_ADD<0:1>), 내부 읽기신호(RDP6), 내부 쓰기신호(WTP6), 및 프리차지신호(PCG6)를 인가받아 해당 뱅크의 쓰기동작을 감지하기 위한 쓰기구간 감지부(420)와, 쓰기구간 감지부(420)의 쓰기구간신호(WT_ADDEN)의 활성화 구간에서 내부클럭(CLKP4)을 제2 구동클럭(CLK_CL)으로 출력하기 위한 출력제어부(440)를 구비한다.
읽기 어드레스 생성부(100)는 카스신호(CASP6)에 응답하여 내부 어드레스(BUF_OUT)를 전달하기 위한 트랜스퍼 게이트(TG4)와, 트랜스퍼 게이트(TG4)의 출력신호를 래치하여 출력하기 위한 래치부(120)와, 래치부(120)의 출력신호를 지연시켜 제1 및 제2 프리 AL-어드레스(AL1_ADD, AL2_ADD)를 생성하기 위한 지연부(140)와, AL 정보신호(AL<0:2>)에 응답하여 내부 어드레스(BUF_OUT), 제1 프리 AL-어드레스(AL1_ADD), 또는 제2 프리 AL-어드레스(AL2_ADD) 중 어느 하나를 선택하여 AL 어드레스(RA_OUT)로 출력하기 위한 AL 선택부(160)와, 읽기카스신호(CASP6_RD)에 응답하여 AL 어드레스(RA_OUT)를 읽기-어드레스로 출력하기 위한 트랜스퍼 게이트(TG5)를 구비한다.
읽기 어드레스 생성부(100) 내 지연부(140)는 래치부(120)의 출력신호를 제1 구동클럭(CLK_AL)에 동기시켜 출력하기 위한 제1 및 제2 플립플롭(142, 144)을 직렬로 연결하여 구비한다. 따라서, 제1 플립플롭(142)은 래치부(120)의 출력신호를 제1 구동클럭(CLK_AL)에 동기시켜 제1 프리 AL-어드레스(AL1_ADD)로 출력하고, 제2 플립플롭(144)은 제1 플립플롭(142)의 출력신호을 제1 구동클럭(CLK_AL)에 동기시켜 제1 프리 AL-어드레스(AL1_ADD)에 비해 1 클럭 지연된 제2 프리 AL-어드레스(AL2_ADD)를 출력한다.
쓰기 어드레스 생성부(200)는 쓰기구간-클럭(CLK)에 응답하여 AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 지연시간을 갖는 제1 및 제2 프리 CL-어드레스(CL3_ADD, CL4_ADD)로 출력하기 위한 지연부(220)와, CL 정보신호(CL<3:4>)에 응답하여 제1 및 제2 프리 CL-어드레스(CL3_ADD, CL4_ADD) 중 하나를 선택하여 CL 어드레스(WA_OUT)로 출력하기 위한 CL 선택부(240)와, 쓰기카스신호(CASP6_WT)에 응답하여 CL 어드레스(WA_OUT)를 쓰기-어드레스로 출력하기 위한 트랜스퍼 게이트(TG6)를 구비한다.
쓰기 어드레스 생성부(200) 내 지연부(220)는 입력신호(RA_OUT)를 제2 구동클럭(CLK_CL)에 동기시켜 출력하기 위한 제1 내지 제5 플립플롭(221, 223, 225, 227, 229)을 직렬로 연결하여 구비한다. 따라서, 제4 플립플롭(227)은 AL 어드레스(RA_OUT)를 4클럭 지연시켜 제1 프리 CL-어드레스(CL3_ADD)로 출력하고, 제5 플립플롭(229)은 제4 플립플롭(227)의 출력신호를 1클럭 지연시킨 제2 프리 CL-어드레스(CL4_ADD)를 출력한다.
한편, 읽기 어드레스 생성부(100)와 쓰기 어드레스 생성부(200)의 출력노드는 공통된 노드이다. 이는 읽기카스신호(CASP6_RD) 및 쓰기카스신호(CASP6_WT)가 한 시점에 동시에 활성화되지 않아, 읽기 어드레스 생성부(100) 또는 쓰기 어드레스 생성부(200) 중 어느 하나만이 어드레스를 출력하기 때문이다. 또한, 읽기카스 신호(CASP6_RD) 및 쓰기카스신호(CASP6_WT)에 동기되어 출력되는 읽기 어드레스 및 쓰기 어드레스는 다른 레이턴시을 가져 생성되는 회로가 다를 뿐, 동일한 컬럼계 어드레스이기 때문에 공통된 출력노드를 통해 최종적으로 내부 컬럼-어드레스(AT_COL)로 출력되는 것이다.
한편, 전술한 본 발명에 따른 반도체메모리소자는 뱅크정보를 인가받아 읽기 및 쓰기구간을 감지하는데, 이는 잘못된 내부 컬럼-어드레스가 생성되는 것을 방지하기 위한 것이다. 이에 관해서는 쓰기구간 감지부가 뱅크 정보를 인가받지 않는 경우에 따른 회로적 구현 및 동작 파형도를 실시 예로하여 구체적으로 살펴보도록 한다.
도 7은 도 6의 쓰기구간 감지부(420)의 내부 회로도로서, 뱅크 정보를 인가받지 않는 경우이다.
도면에 도시된 바와같이, 뱅크 정보를 인가받지 않는 쓰기구간 감지부(420)는 내부 쓰기신호(WTP6)의 활성화 시 쓰기구간신호(WT_ADDEN)를 활성화시키고, 내부 읽기신호(RDP6) 또는 프리차지신호(PCG6)의 활성화 시 쓰기구간신호(WT_ADDEN)를 비활성화시킨다.
도 8은 도 7에 도시된 쓰기구간 감지부(420)를 구비하는 경우에 따른 반도체메모리소자의 동작 파형도로서, 이를 참조하여 뱅크 정보를 인가받지 않는 경우에 발생되는 문제점을 살펴보도록 한다.
먼저, 제1 뱅크(BK0)에 대한 액티브 커맨드(ACT)가 인가되고, 다음 내부클럭(CLKP4)에 동기되어 제2 뱅크(BK1)에 대한 액티브 커맨드(ACT)가 인가된다. 그리고 다음 내부클럭(CLKP4)에 동기되어 제1 뱅크(BK0)에 대한 쓰기커맨드(WT)가 인가된다.
따라서, 쓰기구간 감지부(420)가 쓰기커맨드(WT)에 의해 활성화된 내부 쓰기신호(WTP6)에 응답하여 쓰기구간신호(WT_ADDEN)를 활성화 시킨다. 따라서, 쓰기구간신호(WT_ADDEN)의 활성화 구간 동안만 제2 구동클럭(CLK_CL)이 공급되어, 쓰기 어드레스 생성부(200) 내 플립플롭(221, 223, 225, 227, 229)이 쓰기레이턴시에 대응하는 쓰기-어드레스를 생성하게 된다.
이때, 제1 뱅크(BK0)에 대한 쓰기 동작이 종료되기 이전에 제2 뱅크(BK1)에 대한 쓰기 커맨드(WT)가 인가되어, 내부 쓰기신호(WTP6)가 활성화된다.
이후, 제1 뱅크(BK0)에 대한 프리차지커맨드(PCG)가 인가되어, 프리차지신호(PCG6)가 활성화된다. 따라서, 쓰기구간 감지부(420)가 프리차지신호(PCG6)에 응답하여 쓰기구간신호(WT_ADDEN)를 비활성화 시키므로, 제2 구동클럭(CLK_CL)이 공급되지 않는다. 제2 구동클럭(CLK_CL)을 인가받는 쓰기 어드레스 생성부(200) 내 플립플롭(221, 223, 225, 227, 229)의 구동이 오프된다.
즉, 제2 뱅크(BK1)에 대한 쓰기동작이 수행되고 있음에도 불구하고, 구동클럭(CLK_CL)이 인가되지 않아 플립플롭의 구동이 오프되므로, 잘못된 내부 컬럼-어드레스(AT_COL)가 출력된다.
이와같이, 뱅크에 대한 정보없이 내부 쓰기신호(WTP6) 및 프리차지신호(PCG)만을 인가받아 구동되는 경우, 잘못된 어드레스가 출력되는 문제점이 발생한다.
따라서, 본 발명에서는 뱅크정보를 인가받아 해당 뱅크에 대한 읽기동작 및 쓰기동작을 감지하여 내부 컬럼-어드레스(AT_COL)를 생성한다. 이에 관해서는 각 블록의 내부 회로도 및 동작 파형도를 통해 살펴보도록 한다.
도 9는 도 6의 플립플롭(142)의 내부 회로도이다.
도 9를 참조하면, 플립플롭(142)은 입력클럭(inCLK)의 논리레벨 'H'에 응답하여 입력신호(IN)를 전달하기 위한 트랜스퍼 게이트(TG7)와, 트랜스퍼 게이트(TG7)의 출력신호를 래치하기 위한 래치부(142a)와, 입력클럭(inCLK)의 논리레벨 'L'에 응답하여 래치부(142a)의 출력신호를 전달하기 위한 트랜스퍼 게이트(TG8)와, 트랜스퍼 게이트(TG8)의 출력신호를 래치하여 출력하기 위한 래치부(142b)를 구비한다.
전술한 바와 같은 플립플롭(142)은 인가된 입력신호(IN)를 입력클럭(inCLK)에 동기시켜 출력하므로, 입력신호(IN)가 입력클럭(inCLK)에 동기되어 인가되는 경우에 출력신호(OUT)는 입력신호(IN)에 비해 1클럭 지연되어 출력되게 된다.
도 10은 도 6의 컬럼 액세스 감지부(320)의 내부 회로도이다.
도 10을 참조하면, 컬럼 액세스 감지부(320)는 뱅크-어드레스 BKA0에 대한 읽기 또는 쓰기동작 시 컬럼-액세스신호 RD_BK0를 생성하기 위한 제1 컬럼 액세스신호 생성부(322)와, 컬럼-어드레스 BKA1에 대한 읽기 또는 쓰기동작 시 컬럼-액세스신호 RD_BK1을 생성하기 위한 제2 컬럼 액세스신호 생성부(324)와, 컬럼-액세스신호 RD_BK0 또는 RD_BK1의 활성화에 응답하여 컬럼구동신호(WT_RD_EN)를 출력하기 위한 출력부(326)를 구비한다.
여기서, 제1 및 제2 컬럼 액세스신호 생성부(322, 324)는 해당 뱅크-어드레 스(BKA<0:1>)와 함께 인가되는 카스신호(CASP6)의 활성화를 통해 읽기 및 쓰기동작의 시작을 감지하여 컬럼구동신호(WT_RD_EN)를 활성화시키고, 해당 뱅크-어드레스(BKA<0:1>)와 함께 인가되는 프리차지신호(PCG6)의 활성화를 통해 읽기 및 쓰기동작의 종료를 감지하여 컬럼구동신호(WT_RD_EN)를 비활성화시킨다.
즉, 해당 뱅크에 대한 읽기커맨드(RD) 또는 쓰기커맨드(WT)의 인가 이후 해당 뱅크에 대한 프리차지커맨드(PCG)가 인가될 때까지, 컬럼구동신호(WT_RD_EN)는 지속적으로 활성화된다.
한편, 제1 및 제2 컬럼 액세스신호 생성부(322, 324)는 동일한 회로적 구현을 가지므로, 제1 컬럼 액세스신호 생성부(322)를 예로서 구체적으로 살펴보도록 한다.
제1 컬럼 액세스신호 생성부(322)는 반전된 프리차지신호(PCG6)를 게이트 입력으로 가지며 자신의 소스단이 내부전압 VDD의 공급단에 접속된 PMOS트랜지스터(PM2)와, 뱅크-어드레스 BKA0를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 게이트 입력으로 가지며 PMOS트랜지스터(PM2)의 드레인단에 자신의 소스단이 접속된 PMOS트랜지스터(PM3)와, 뱅크-어드레스 BKA0를 게이트 입력으로 가지며 PMOS트랜지스터(PM3)의 드레인단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM2)와, 카스신호(CASP6)를 게이트 입력으로 가지며 NMOS트랜지스터(NM2)의 드레인단과 내부전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)와, 파워업신호(PWRUP)를 게이트 입력으로 가지며 내부전압 VDD의 공급단과 PMOS트랜지스터(PM3)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, PMOS트랜지스터(PM3) 및 NMOS트랜지스터(NM2)의 접속노드에 걸린 전압을 래치하여 컬럼-액세스신호 RD_BK0를 출력하기 위한 래치(322a)를 구비한다.
또한, 출력부(326)는 컬럼-액세스신호 RD_BK0 및 RD_BK1를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호를 반전시켜 컬럼구동신호(WT_RD_EN)로 출력하기 위한 인버터(I3)를 구비한다.
도 11은 도 6의 쓰기구간 감지부(420)의 내부 회로도이다.
도 11을 참조하면, 쓰기구간 감지부(420)는 내부 읽기신호(RDP6) 또는 프리차지신호(PCG6)의 활성화 시 구동-오프신호를 활성화시키기 위한 구동오프 제어부(422)와, 제1 뱅크에 대한 쓰기동작을 감지하여 뱅크-쓰기구간신호 WT_BK0를 생성하기 위한 제1 쓰기구간신호 생성부(424)와, 제1 뱅크에 대한 쓰기동작을 감지하여 뱅크-쓰기구간신호 WT_BK1을 생성하기 위한 제2 쓰기구간신호 생성부(426)와, 뱅크-쓰기구간신호 WT_BK0, 또는 WT_BK1의 활성화에 응답하여 쓰기구간신호(WT_ADDEN)를 출력하기 위한 출력부(428)를 구비한다.
이와같은 쓰기구간 감지부(420)는 뱅크-어드레스(BK_ADD<0:1>)를 통해 해당 뱅크에 대한 쓰기동작 여부를 감지하여 쓰기구간신호(WT_ADDEN)를 활성활시키고, 활성화 구간은 해당 뱅크에 내부 읽기신호(RDP6) 또는 프리차지신호(PCG6)가 인가될 때까지 지속된다.
한편, 제1 및 제2 쓰기구간신호 생성부(424, 426)는 동일한 회로적 구현을 가지므로, 제1 쓰기구간신호 생성부(426)를 예로서 살펴보도록 한다.
제1 쓰기구간신호 생성부(426)는 구동-오프신호를 게이트 입력으로 가지며 자신의 소스단이 내부전압 VDD의 공급단에 접속된 PMOS트랜지스터(PM5)와, 뱅크-어드레스 BKA0를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력신호를 게이트 입력으로 가지며 PMOS트랜지스터(PM5)의 드레인단에 자신의 소스단이 접속된 PMOS트랜지스터(PM6)와, 뱅크-어드레스 BKA0를 게이트 입력으로 가지며 PMOS트랜지스터(PM6)의 드레인단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM4)와, 내부 쓰기신호(WTP6)를 게이트 입력으로 가지며 NMOS트랜지스터(NM4)의 드레인단과 전원전압 VSS의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 파워업신호(PWRUP)를 게이트 입력으로 가지며 전원전압 VDD의 공급단과 PMOS트랜지스터(PM6)의 드레인단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM7)와, PMOS트랜지스터(PM6) 및 NMOS트랜지스터(NM4)의 연결노드에 걸린 전압을 래치하여 뱅크-쓰기구간신호 RD_BK0를 출력하기 위한 래치(424a)를 구비한다.
그리고 출력부(428)는 뱅크-쓰기구간신호 RD_BK0 및 RD_BK1를 입력으로 갖는 노어게이트(NR3)와, 노어게이트(NR3)의 출력신호를 반전시켜 쓰기구간신호(WT_ADDEN)로 출력하기 위한 인버터(I5)를 구비한다.
한편, 본 발명에 따른 반도체메모리소자가 읽기동작 및 쓰기동작 시 내부 컬럼-어드레스를 생성하는 과정을 동작 파형도를 참조하여 살펴보도록 한다.
도 12는 본 발명에 따른 반도체메모리소자가 읽기동작을 수행하는 경우에 내부 컬럼-어드레스를 생성하는 과정을 도시한 도면이다.
도 12를 참조하면, 액티브 커맨드(ACT)가 인가된, 다음 내부클럭(CLKP4)에 동기되어 읽기커맨드(RD)가 인가된다. 따라서, 읽기커맨드(RD)에 의해 카스신호 (CASP6)가 활성화되며, 내부 어드레스(BUF_OUT)가 유효한 어드레스 정보를 갖는다.
이어, 제1 구동클럭 공급부(300) 내 컬럼 액세스 감지부(320)가 카스신호(CASP6)에 응답하여 컬럼구동신호(WT_RD_EN)를 활성화시키므로, 출력제어부(340)가 컬럼구동신호(WT_RD_EN)의 활성화 구간에서 내부클럭(CLKP4)을 제1 구동클럭(CLK_AL)으로 공급한다.
이어, 읽기 어드레스 생성부(100)는 카스신호(CASP6)의 활성화에 응답하여 내부 어드레스(BUF_OUT)를 인가받은 뒤, 이를 AL 정보신호(AL<0:2>)에 따른 애디티브레이턴시 시간동안 지연시키고 읽기카스신호(CASP6_RD)에 동기시켜 내부 컬럼-어드레스(AT_COL)로 출력한다.
이때, 읽기 어드레스 생성부(100)의 지연부(140) 내 제1 및 제2 플립플롭(142, 144)은 제1 구동클럭(CLK_AL)에 의해 구동된다.
따라서, 이후 제1 구동클럭 공급부(300)가 프리차지신호(PCG6)의 활성화에 응답하여 컬럼구동신호(WT_RD_EN)를 비활성화시켜 제1 구동클럭(CLK_AL)을 공급하지 않으면, 지연부(140) 내 제1 및 제2 플립플롭(142, 144)의 구동은 오프된다.
이와같이, 본 발명에 따른 반도체메모리소자는 읽기동작 및 쓰기동작을 나타내는 컬럼구동신호(WT_RD_EN)를 생성하고, 컬럼구동신호(WT_RD_EN)의 활성화 동안만 구동클럭(CLK_AL)을 공급한다. 따라서, 내부 컬럼-어드레스(AT_COL)를 애디티브레이턴시에 대응하는 시간동안 지연시키기 위한 플립플롭(142, 144)은 컬럼구동신호(WT_RD_EN)의 활성화 동안만 구동되어, 종래 내부 컬럼-어드레스의 생성이 필요하지 않은 아이들상태 및 뱅크 액티브 상태에서 소모되는 전류를 줄일 수 있다.
특히, 본 발명은 뱅크-어드레스(BK_ADD<0:1>)를 통해 특정 뱅크에 대한 쓰기동작 및 읽기동작을 구분하여 특정 뱅크에 대한 프리차지커맨드(PCG)가 인가되기 전까지, 컬럼구동신호(WT_RD_EN)를 유지하므로, 하나의 커맨드에 의한 동작이 종료되기 이전에 새로운 커맨드가 인가되어 내부 컬럼-어드레스(AT_COL)가 잘 못 생성되는 현상을 방지한다.
도 13은 본 발명에 따른 반도체메모리소자가 쓰기동작을 수행하는 경우에 내부 컬럼-어드레스를 생성하는 과정을 도시한 도면이다.
도 13을 참조하면, 액티브 커맨드(ACT)가 인가된, 다음 내부클럭(CLKP4)에 쓰기커맨드(WT)가 어드레스와 함께 인가된다. 따라서, 쓰기커맨드(WT)에 의해 내부 쓰기신호(WTP6) 및 카스신호(CASP6)가 활성화되며, 내부 어드레스(BUF_OUT)가 유효한 어드레스 정보를 갖는다.
이어, 제1 구동클럭 공급부(300)는 뱅크 어드레스(BK_ADD<0:1>)와 카스신호(CASP6)에 응답하여 컬럼액세스신호(WT_RD_EN)를 활성화시켜, 내부클럭(CLKP4)이 제1 구동클럭(CLK_AL)으로 출력되도록 한다.
또한, 제2 구동클럭 공급부(400)는 뱅크 어드레스(BK_ADD<0:1>)와 내부 쓰기신호(WTP4)에 응답하여 쓰기구간신호(WT_ADDEN)를 활성화시켜, 내부클럭(CLKP4)이 제2 구동클럭(CLK_CL)으로 출력되도록 한다.
이어, 카스신호(CASP6)에 응답하여 내부 어드레스(BUF_OUT)를 인가받은 읽기 어드레스 생성부(100)는 애디티브레이턴시에 대응하는 시간동안 이를 지연시켜 AL 어드레스(RA_OUT)로 출력한다. 이때, 읽기 어드레스 생성부(100) 내 플립플롭(142, 144)은 제1 구동클럭(CLK_AL)에 동기되어 구동된다.
이어, 쓰기 어드레스 생성부(200)는 제1 내지 제5 플립플롭(221, 223, 225, 227, 229)을 통해 AL 어드레스(RA_OUT)를 카스레이턴시에 대응하는 시간동안 지연시킨뒤 쓰기카스신호(CASP6_WT)에 동기시켜 쓰기-어드레스로 출력하며, 출력부(500)는 쓰기-어드레스를 래치하여 내부 컬럼-어드레스(AT_COL)로 출력한다.
여기서, 읽기 어드레스 생성부(100) 및 쓰기 어드레스 생성부(200) 내 플립플롭(142, 144, 221, 223, 225, 227, 229)은 각각 제1 및 제2 구동클럭(CLK_AL, CLK_CL)에 동기되어 구동된다.
이후, 프리차지커맨드(PCG)가 인가되어 활성화된 프리차지신호(PCG6)에 응답하여 제1 구동클럭 공급부(300)가 컬럼 액세스신호(WT_RD_EN)를 비활성화시켜, 제1 구동클럭(CLK_AL)를 공급하지 않는다. 그리고 제2 구동클럭 공급부(400) 역시 쓰기구간신호(WT_ADDEN)를 비활성화시켜, 제2 구동클럭(CLK_CL)을 공급하지 않는다.
따라서, 제1 및 제2 구동클럭(CLK_AL, CLK_CL)이 공급되지 않아므로, 읽기 어드레스 생성부(300) 및 쓰기 어드레스 생성부(400) 내 플립플롭의 구동이 오프된다.
이와같이, 본 발명에 따른 반도체메모리소자는 뱅크-어드레스(BK_ADD<0:1>) 및 쓰기커맨드(WT)를 통해, 특정 뱅크에 대한 쓰기동작이 이뤄지는 동안에만 활성화되는 쓰기구동신호(WT_ADDEN)를 생성하여 구동클럭(CLK_CL)을 공급한다. 따라서, 내부 컬럼-어드레스(AT_COL)를 카스레이턴시에 대응하는 시간동안 지연시키기 위한 플립플롭(221, 223, 225, 227, 229)은 쓰기구동신호(WT_ADDEN)의 활성화 동안만 구 동되어, 불필요한 전류소모를 방지한다.
전술한 바와 같이, 본 발명에 따른 반도체메모리소자는 실제 내부 컬럼-어드레스의 생성이 요구되는 쓰기동작 및 읽기동작 시에만, 어드레스의 생성을 위한 플립플롭을 구동시키므로, 종래 플립플롭의 구동에 의해 아이들상태 및 뱅크 액티브 상태에서 발생하던 불필요한 전류소모를 제거한다.
한편, 전술한 본 발명에서는 2개의 뱅크를 구비하는 경우에 따른 반도체메모리소자를 예로서 들었으나, 이에 의해 해당 뱅크에 대한 쓰기동작 및 읽기동작 시에만 내부 컬럼-어드레스를 생성하는 본 발명의 개념은 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 실제 내부 컬럼-어드레스의 생성이 요구되는 쓰기동작 및 읽기동작을 동안만 플립플롭을 구동시키므로, 아이들 상태 및 뱅크 액티브 상태에서 발생하는 불필요한 전류소모를 감소시킨다.

Claims (21)

  1. 해당 뱅크에 대한 읽기 또는 쓰기 동작 시에 제1 구동클럭을 공급하기 위한 제1 구동클럭 공급수단;
    해당 뱅크에 대한 쓰기동작 시 제2 구동클럭을 공급하기 위한 제2 구동클럭 공급수단;
    카스신호에 응답하여 인가받은 내부 어드레스를 애디티브레이턴시에 대응하는 AL 어드레스로 출력하고, 읽기카스신호에 동기시켜 읽기-어드레스로 출력하되, 상기 제1 구동클럭에 동기되어 구동되는 읽기 어드레스 생성수단;
    상기 제2 구동클럭에 동기되어, 상기 AL 어드레스를 카스레이턴시에 대응하는 시간 동안 지연시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성수단; 및
    상기 읽기-어드레스 또는 상기 쓰기-어드레스를 래치하여 내부 컬럼-어드레스로 출력하기 위한 어드레스 출력수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 제1 구동클럭 공급수단은,
    뱅크-어드레스, 카스신호 및 프리차지신호를 인가받아 해당 뱅크의 읽기 및 쓰기동작을 감지하기 위한 컬럼 액세스 감지부와,
    상기 컬럼 액세스 감지부의 컬럼구동신호 활성화 구간에서 내부클럭을 상기 제1 구동클럭으로 출력하기 위한 제1 클럭 출력제어부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제2 구동클럭 공급수단은,
    상기 뱅크-어드레스, 내부 읽기신호, 내부 쓰기신호, 및 상기 프리차지신호를 인가받아 해당 뱅크의 쓰기동작을 감지하기 위한 쓰기구간 감지부와,
    상기 쓰기구간 감지부의 쓰기구간신호 활성화 구간에서 내부클럭을 상기 제2 구동클럭으로 출력하기 위한 제2 클럭 출력제어부
    를 구비하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 카스신호는 상기 내부 읽기신호 또는 상기 내부 쓰기신호의 활성화 시 활성화되는 신호인 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 컬럼 액세스 감지부는,
    제1 뱅크에 대한 읽기 또는 쓰기동작 시 제1 컬럼-액세스신호를 생성하기 위한 제1 컬럼 액세스신호 생성부와,
    제2 뱅크에 대한 읽기 또는 쓰기동작 시 제2 컬럼-액세스신호를 생성하기 위한 제2 컬럼 액세스신호 생성부와,
    상기 제1 및 제2 컬럼-액세스신호의 활성화에 응답하여 상기 컬럼구동신호를 출력하기 위한 신호 출력부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 제1 컬럼 액세스신호 생성부는,
    반전된 상기 프리차지신호를 게이트 입력으로 가지며 자신의 소스단이 제1 내부전압의 공급단에 접속된 제1 PMOS트랜지스터와, 제1 뱅크-어드레스를 반전시키기 위한 제1 인버터와, 상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 상기 제1 PMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제2 PMOS트랜지스터와, 상기 제1 뱅크-어드레스를 게이트 입력으로 가지며 상기 제2 PMOS트랜지스터의 드레인단에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와, 상기 카스신호를 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 드레인단과 제2 내부전압의 공급 단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와, 파워업신호를 게이트 입력으로 가지며 상기 제1 내부전압의 공급단과 상기 제2 PMOS트랜지스터의 드레인단 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터 및 상기 제1 NMOS트랜지스터의 접속노드에 걸린 전압을 래치하여 상기 제1 컬럼-액세스신호로 출력하기 위한 래치
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 신호 출력부는,
    상기 제1 및 제2 컬럼-액세스신호를 입력으로 갖는 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 반전시켜 상기 컬럼구동신호로 출력하기 위한 제2 인버터를 구비하는 반도체메모리소자.
  8. 제4항 또는 제5항에 있어서,
    상기 쓰기구간 감지부는,
    상기 내부 읽기신호 또는 상기 프리차지신호의 활성화 시 구동-오프신호를 활성화시키기 위한 구동오프 제어부와,
    상기 제1 뱅크에 대한 쓰기동작을 감지하여 제1 뱅크-쓰기구간신호를 생성하 기 위한 제1 쓰기구간신호 생성부와,
    상기 제2 뱅크에 대한 쓰기동작을 감지하여 제2 뱅크-쓰기구간신호을 생성하기 위한 제2 쓰기구간신호 생성부와,
    상기 제1 및 제2 뱅크-쓰기구간신호의 활성화에 응답하여 상기 쓰기구간신호를 출력하기 위한 신호 출력부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    상기 제1 쓰기구간신호 생성부는,
    상기 구동-오프신호를 게이트 입력으로 가지며 자신의 소스단이 제1 내부전압의 공급단에 접속된 제1 PMOS트랜지스터와, 제1 뱅크-어드레스를 반전시키기 위한 제1 인버터와, 상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 상기 제1 PMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제2 PMOS트랜지스터와, 상기 제1 뱅크-어드레스를 게이트 입력으로 가지며 상기 제2 PMOS트랜지스터의 드레인단에 자신의 드레인단이 접속된 제1 NMOS트랜지스터와, 상기 내부 쓰기신호를 게이트 입력으로 가지며 상기 제1 NMOS트랜지스터의 드레인단과 제2 내부전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와, 파워업신호를 게이트 입력으로 가지며 상기 제1 내부전압의 공급단과 상기 제2 PMOS트랜지스터의 드레인단 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터 및 상기 제1 NMOS트랜지스터의 연결노드에 걸린 전압을 래치하여 상기 제1 뱅크-쓰기구간신호로 출력하기 위한 래치
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 쓰기구간 감지부 내 상기 신호 출력부는,
    상기 제1 및 제2 뱅크-쓰기구간신호를 입력으로 갖는 제1 노어게이트와, 상기 제1 노어게이트의 출력신호를 반전시켜 상기 쓰기구간신호로 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
  11. 제7항 또는 제10항에 있어서,
    상기 읽기 어드레스 생성수단은,
    상기 카스신호에 응답하여 상기 내부 어드레스를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 래치부와, 상기 래치부의 출력신호를 지연시켜 제1 및 제2 프리 AL 어드레스로 출력하기 위한 제1 지연부와,
    AL 정보신호에 응답하여 상기 내부 어드레스, 상기 제1 프리 AL-어드레스, 또는 상기 제2 프리 AL-어드레스 중 어느 하나를 선택하여 상기 AL 어드레스로 출력하기 위한 AL 선택부와,
    상기 읽기카스신호에 응답하여 상기 AL 어드레스를 상기 읽기-어드레스로 출력하기 위한 제2 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 쓰기 어드레스 생성수단은,
    상기 제2 구동클럭에 응답하여 상기 AL 어드레스를 카스레이턴시에 대응하는 지연시간을 갖는 제1 및 제2 프리 CL-어드레스로 출력하기 위한 제2 지연부와,
    CL 정보신호에 응답하여 상기 제1 및 제2 프리 CL-어드레스 중 하나를 선택하여 CL 어드레스로 출력하기 위한 CL 선택부와,
    쓰기카스신호에 응답하여 상기 CL 어드레스를 상기 쓰기-어드레스로 출력하기 위한 제3 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    상기 제1 지연부는,
    상기 래치부의 출력신호를 상기 제1 구동클럭에 동기시켜 출력하기 위한 복수의 플립플롭을 직렬로 연결하여 구비하는 것을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 제2 지연부는,
    상기 AL 어드레스를 상기 제2 구동클럭에 동기시켜 출력하기 위한 복수의 플립플롭을 직렬로 연결하여 구비하는 것을 특징으로 하는 반도체메모리소자.
  15. 해당 뱅크에 대해 읽기동작 또는 쓰기동작이 이뤄지는 동안만 펄스-트레인 형태의 구동클럭을 공급하기 위한 구동클럭 공급수단; 및
    상기 구동클럭에 동기되어, 외부에서 인가된 어드레스를 해당 레이턴시에 대응하는 시간 동안 지연시켜 내부 컬럼-어드레스로 출력시키기 위한 지연수단
    을 구비하는 반도체메모리소자.
  16. 제15항에 있어서,
    상기 구동클럭 공급수단은,
    해당 뱅크에 대해 읽기동작 또는 쓰기동작이 이뤄지는 동안 제1 구동클럭을 공급하기 위한 제1 구동클럭 공급부와,
    해당 뱅크에 대해 쓰기동작이 이뤄지는 동안 제2 구동클럭을 공급하기 위한 제2 구동클럭 공급부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  17. 제16항에 있어서,
    상기 지연수단은,
    상기 제1 구동클럭에 동기되어 구동되는 복수의 플립플롭을 구비하여, 애디티브레이턴시에 대응하는 시간동안 상기 어드레스를 지연시켜 AL 어드레스로 출력하고, AL 어드레스를 읽기카스신호에 동기시켜 읽기-어드레스를 출력하기 위한 읽기 어드레스 생성부와,
    상기 제2 구동클럭에 동기되어 구동되는 복수의 플립플롭을 구비하여, 카스레이턴시에 대응하는 시간동안 상기 AL어드레스를 지연시킨 뒤, 쓰기카스신호에 동기시켜 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 읽기-어드레스 또는 상기 쓰기-어드레스의 활성화 시 이를 상기 내부 컬럼-어드레스로 출력하기 위한 래치부를 더 포함하는 것을 특징으로 하는 반도체메모리소자.
  19. 제18항에 있어서,
    상기 제1 구동클럭 공급부는,
    뱅크-어드레스, 카스신호 및 프리차지신호를 인가받아 해당 뱅크의 읽기 및 쓰기동작을 감지하기 위한 컬럼 액세스 감지부와,
    상기 컬럼 액세스 감지부의 컬럼구동신호 활성화 구간에서 내부클럭을 상기 제1 구동클럭으로 출력하기 위한 제1 클럭 출력제어부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  20. 제19항에 있어서,
    상기 제2 구동클럭 공급수단은,
    상기 뱅크-어드레스, 내부 읽기신호, 내부 쓰기신호, 및 상기 프리차지신호를 인가받아 해당 뱅크의 쓰기동작을 감지하기 위한 쓰기구간 감지부와,
    상기 쓰기구간 감지부의 쓰기구간신호 활성화 구간에서 내부클럭을 상기 제2 구동클럭으로 출력하기 위한 제2 클럭 출력제어부
    를 구비하는 반도체메모리소자.
  21. 제20항에 있어서,
    상기 카스신호는 상기 내부 읽기신호 또는 상기 내부 쓰기신호의 활성화 시 활성화되는 신호인 것을 특징으로 하는 반도체메모리소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
KR100933666B1 (ko) * 2006-11-30 2009-12-23 주식회사 하이닉스반도체 반도체 메모리 소자
KR100942979B1 (ko) * 2008-06-27 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR20200037636A (ko) * 2018-10-01 2020-04-09 에스케이하이닉스 주식회사 반도체장치

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100638748B1 (ko) * 2005-04-30 2006-10-30 주식회사 하이닉스반도체 반도체메모리소자
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
JP4953348B2 (ja) * 2005-09-29 2012-06-13 ハイニックス セミコンダクター インク 半導体メモリ素子の内部アドレス生成装置
US20070171735A1 (en) * 2006-01-25 2007-07-26 Jong-Hoon Oh Latency circuit for semiconductor memories
KR100746229B1 (ko) * 2006-07-07 2007-08-03 삼성전자주식회사 반도체 메모리 장치
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
KR100868251B1 (ko) * 2007-03-22 2008-11-12 주식회사 하이닉스반도체 반도체 메모리장치
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8356155B2 (en) * 2010-09-13 2013-01-15 Advanced Micro Devices, Inc. Dynamic RAM Phy interface with configurable power states
KR101145784B1 (ko) * 2010-10-11 2012-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 메모리 시스템
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088774A (en) * 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
US5889726A (en) * 1997-11-17 1999-03-30 Micron Electronics, Inc. Apparatus for providing additional latency for synchronously accessed memory
US6185664B1 (en) * 1997-11-17 2001-02-06 Micron Technology, Inc. Method for providing additional latency for synchronously accessed memory
KR100422572B1 (ko) * 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US7369445B2 (en) * 2001-07-20 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating memory systems including memory devices set to different operating modes and related systems
JP3838939B2 (ja) * 2002-05-22 2006-10-25 エルピーダメモリ株式会社 メモリシステムとモジュール及びレジスタ
KR100532421B1 (ko) * 2003-02-17 2005-11-30 삼성전자주식회사 (ｎ/2)스테이지를 갖는 어드레스 버퍼
KR100535102B1 (ko) * 2003-05-23 2005-12-07 주식회사 하이닉스반도체 컬럼 어드레스 전송 구조 및 방법
KR100590855B1 (ko) * 2003-10-14 2006-06-19 주식회사 하이닉스반도체 전류 소모의 감소를 위한 반도체 메모리 소자
KR100546389B1 (ko) * 2003-10-22 2006-01-26 삼성전자주식회사 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
KR100596427B1 (ko) * 2003-12-30 2006-07-07 주식회사 하이닉스반도체 동작시 전류소모를 줄일 수 있는 반도체 메모리 장치
KR100638748B1 (ko) * 2005-04-30 2006-10-30 주식회사 하이닉스반도체 반도체메모리소자
US7170819B2 (en) * 2005-05-04 2007-01-30 Infineon Technologies Ag Integrated semiconductor memory device for synchronizing a signal with a clock signal

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
US7379376B2 (en) 2005-09-28 2008-05-27 Hynix Semiconductor Inc. Internal address generator
KR100933666B1 (ko) * 2006-11-30 2009-12-23 주식회사 하이닉스반도체 반도체 메모리 소자
KR100942979B1 (ko) * 2008-06-27 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR20200037636A (ko) * 2018-10-01 2020-04-09 에스케이하이닉스 주식회사 반도체장치

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