KR100532421B1

KR100532421B1 - (ｎ/2)스테이지를 갖는 어드레스 버퍼

Info

Publication number: KR100532421B1
Application number: KR10-2003-0009808A
Authority: KR
Inventors: 채준완
Original assignee: 삼성전자주식회사
Priority date: 2003-02-17
Filing date: 2003-02-17
Publication date: 2005-11-30
Also published as: US20040160843A1; KR20040074283A; JP2004253123A; DE102004005275A1; US6914850B2

Abstract

(N/2)의 스테이지만을 가지고도 N-단 어드레스 버퍼와 동일한 기능을 하는 어드레스 버퍼가 제공된다. N(N은 자연수)개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼는 직렬로 접속되는 (N/2)개의 플립플롭들; 및 클락신호 및 명령신호에 응답하여 어드레스 인에이블 신호를 발생하는 어드레스 제어회로를 구비하며, 상기 (N/2)개의 플립플롭들 각각은 상기 어드레스 인에이블 신호에 클락되어 외부 어드레스를 순차적으로 래치한다.

Description

(Ｎ/2)스테이지를 갖는 어드레스 버퍼{Address buffer having (N/2)stages}

본 발명은 반도체 장치에 사용되는 어드레스 버퍼에 관한 것으로, 보다 상세하게는 (N/2)단들만을 가지고 N개의 애더티브 레이턴시(additive latency)를 처리하는 어드레스 버퍼에 관한 것이다.

대역폭을 증가시키기 위하여 고속 반도체 메모리 장치는 데이터 기입동작시 또는 데이터 독출동작시 데이터를 인위적으로 지연시키는 구조(scheme)를 사용한다. 이러한 구조를 애더티브 레이턴시라고 한다.

도 1은 애더티브 레이턴시의 개념을 설명하기 위한 타이밍도를 나타낸다.

도 2는 종래의 N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼의 회로도를 나타낸다. 도 2를 참조하면 N개의 플립플롭들(210_1, 210_2,..., 210_n)이 서로 직렬로 접속되고, 각 플립플롭(210_1, 210_2,..., 210_n)은 클락신호(CLK)에 응답하여 외부 어드레스(ADD)를 순차적으로 래치한다.

도 1 및 도 2를 참조하면, PCR 명령(posted CAS read command)이 입력되는 경우 애더티브 레이턴시를 사용하는 고속 반도체 메모리 장치에서 실제 데이터의 독출은 애더티브 레이턴시(AL=2) 및 카스 레이턴시(Column Address Strobe Latency; CL=3) 경과 후에 이루어진다. 이 경우 어드레스는 총 레이턴시(RL=5)만큼 지연되어 출력된다.

따라서 반도체 메모리 장치에 N개의 애더티브 레이턴시가 존재하는 경우, 도 2에 도시된 바와 같은 N-단 플립-플롭(N-stage Flip-Flop)으로 된 어드레스 버퍼가 필요하다. 각 플립플롭(210_1, 210_2,..., 210_n)은 연속하여 입력되는 PCR 명령의 어드레스를 저장한다.

그러나 일반적인 설계 명세서(specification)의 PCR 명령과 PCR명령의 간격(DAL)은 2클락싸이클(2CK)이상이므로, 어드레스 버퍼(200)의 모든 단들에 어드레스가 저장되는 경우는 없다. 즉, 어드레스 버퍼(200)에 최대한으로 어드레스가 저장되는 경우 (N/2) 스테이지만 필요하므로, N/2의 스테이지는 불필요하다.

그러나 도 2에 도시된 어드레스 버퍼의 스테이지를 (N/2)로 줄이는 경우, N 개의 애더티브 레이턴시를 확보하지 못하므로 회로가 정상적으로 동작하지 못하는 경우가 발생한다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 (N/2)의 스테이지만을 가지고도 N-단 어드레스 버퍼와 동일한 기능을 하는 어드레스 버퍼를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 N(N은 자연수)개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼는 직렬로 접속되는 (N/2)개의 플립플롭들; 및 클락신호 및 명령신호에 응답하여 어드레스 인에이블 신호를 발생하는 어드레스 제어회로를 구비하며, 상기 (N/2)개의 플립플롭들 각각은 상기 어드레스 인에이블 신호에 클락되어 외부 어드레스를 순차적으로 래치한다.

상기 어드레스 제어회로는 상기 클락신호에 응답하는 N비트 카운터; 상기 N비트 카운터의 출력신호들을 수신하고 논리곱하는 논리곱 게이트; 및 상기 명령신호 및 상기 논리곱 게이트의 출력신호를 수신하고 논리합하고, 그 결과로서 상기 어드레스 인에이블 신호를 출력하는 논리합 게이트를 구비한다.

상기 기술적 과제를 달성하기 위한 N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼는 클락신호에 응답하는 N비트 카운터; 상기 N비트 카운터의 출력신호들을 수신하고 논리곱하는 논리곱 게이트; 명령신호 및 상기 논리곱 게이트의 출력신호를 수신하고 논리합하는 논리합 게이트; 및 직렬로 접속되는 (N/2)개의 플립플롭들을 구비하며, 상기 (N/2)개의 플립플롭들 각각은 상기 논리합 게이트의 출력신호에 클락되어 외부 어드레스를 래치하고 출력한다.

상기 N비트 카운터는 상기 명령신호에 응답하여 리셋되고, 상기 명령 신호는 기입 명령 또는 독출 명령에 응답하여 활성화된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 실시예에 따른 N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼의 블락도를 나타낸다. 도 3을 참조하면, N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼(300)는 어드레스 제어회로(310) 및 쉬프팅 회로(320)를 구비한다.

어드레스 제어회로(310)는 N비트 카운터(311), 논리곱 게이트(313) 및 논리합 게이트(315)를 구비한다. N비트 카운터(311)는 클락신호(CLK)에 클락되어 (clocked) N비트의 카운트 값(CNT1, CNT2,..., CNTn)을 논리곱 게이트(313)로 출력한다. N비트 카운터(311)는 명령신호(CM_EN)의 하강에지에 응답하여 리셋된다. 여기서 명령신호(CM_EN)는 기입 명령 또는 독출 명령이 입력되었을 때 활성화된다.

논리곱 게이트(313)는 N비트 카운터(311)의 출력신호들(CNT1, CNT2,..., CNTn)을 수신하여 논리곱하고, 그 결과를 논리합 게이트(315)로 출력한다.

논리합 게이트(315)는 명령신호(CM_EN) 및 논리곱 게이트(313)의 출력신호를 수신하여 논리합하고, 그 결과(ADD_EN)를 어드레스 인에이블 신호로서 쉬프팅 회로 (320)로 출력한다.

쉬프팅 회로(320)는 직렬로 접속되는 다수개의 플립플롭들(321, 323, ..., 325)을 구비한다. 첫 번째 단의 플립플롭(321)은 어드레스 인에이블 신호(ADD_EN)에 응답하여 어드레스(ADD)를 래치하고, 두 번째 단의 플립플롭(323)은 어드레스 인에이블 신호(ADD_EN)에 응답하여 플립플롭(321)을 출력신호를 래치한다. 그리고 (N/2)단의 플립플롭(325)은 어드레스 인에이블 신호(ADD_EN)에 응답하여 (N/2)-1 단의 플립플롭(미 도시)의 출력신호를 버퍼된 어드레스 신호(BF_ADD)로서 출력한다.

즉, 직렬로 접속되는 (N/2)개의 플립플롭들(321, 323, ..., 325)각각은 외부로부터 입력되는 어드레스(ADD)를 어드레스 인에이블 신호(ADD_EN)가 활성화될 때마다 순차적으로 쉬프팅(shifting)시킨다. 여기서 각 플리플롭을 단(stage)이라도 한다.

도 4는 도 3에 도시된 어드레스 제어회로의 동작 타이밍을 나타낸다. 도 4는 애더티브 레이턴시가 2인 경우를 도시한다. 그러나 본 발명에 따른 어드레스 버퍼는 애더티브 레이턴시가 2인 경우에 한정되는 것은 아니다.

도 3 및 도 4를 참조하면, CMD & ADD에서 WR_A는 기입 명령(WR)과 어드레스 (A)를 나타내고, WR_B는 기입 명령(WR)과 어드레스(B)를 나타내고, WR_C는 기입 명령(WR)과 어드레스(C)를 나타낸다.

N비트 카운터(311)가 2비트 카운터이고, 3개의 기입 명령들(WR_A, WR_B, WR_C)이 연속적으로 입력되는 경우를 설명하면 다음과 같다.

2비트 카운터(311)는 (WR_A)에 응답하여 리셋되고 동작하므로, 2비트 카운터 (311)의 출력신호가 11인 경우 논리합 게이트(315)의 출력신호(ADD_EN)는 활성화된다. 따라서 첫 번째 단의 플립플롭(321)은 활성화된 어드레스 인에이블 신호 (ADD_EN)에 응답하여 외부 어드레스(ADD)를 래치한다.

명령신호(CM_EN)가 비활성화(예컨대 논리 로우)되고 2비트 카운터(311)의 출력신호가 10인 경우 논리곱 게이트(313)의 출력신호는 비활성화된다. 따라서 논리합 게이트(315)의 출력신호(ADD_EN)는 비활성화된다.

(WR_B)가 입력되는 경우의 동작은 (WR_A)이 입력되는 경우의 동작과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.

(WR_C)가 입력되는 경우 2비트 카운터(311)는 클락신호(CLK)의 상승에지에 응답하여 카운트 값(CNT1, CNT2)을 출력한다. 논리합 게이트(315)는 명령신호 (CM_EN)와 논리곱 게이트(313)의 출력신호의 조합에 따른 어드레스 인에이블 신호(ADD_EN)를 각 플립플롭(321, 323, ..., 325)으로 출력한다.

즉, 논리곱 게이트(313) 및 논리합 게이트(315)는 카운터(311)의 출력신호 (CNT1, CNT2, ..., CNTn)를 수신하고, 디코딩하여 유효 어드레스가 입력되는 시점에 어드레스 인에이블 신호(ADD_EN)를 활성화시킨다.

따라서 어드레스 인에이블 신호(ADD_EN)는 유효 어드레스가 입력되는 시점에서만 활성화되므로 쉬프팅 회로(320)에 사용되는 플립-플롭들의 수를 감소시킬 수 있다. 따라서 어드레스 버퍼의 레이아웃(layout) 면적은 감소한다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼는 (N/2)의 스테이지만을 가지고도 N-단 어드레스 버퍼와 동일한 기능을 하는 이점이 있다. 즉 N 스테이지 버퍼를 (N/2)스테이지 버퍼로 줄이는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 2는 종래의 N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼의 회로도를 나타낸다.

도 3은 본 발명의 실시예에 따른 N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼의 블락도를 나타낸다.

도 4는 도 3에 도시된 어드레스 제어회로의 동작 타이밍을 나타낸다.

Claims

N(N은 자연수)개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼에 있어서,

클락신호 및 명령신호에 응답하여 어드레스 인에이블 신호를 발생하는 어드레스 제어회로; 및

직렬로 접속되고, 각각 상기 어드레스 인에이블 신호에 클락되어 외부 어드레스를 순차적으로 래치하는 (N/2)개의 플립플롭들을 구비하며,

상기 어드레스 인에이블 신호는 상기 명령신호에 응답하여 활성화되거나, 소정시간동안 상기 명령신호가 수신되지 않는 경우 상기 소정시간 경과 후에 주기적으로 활성화되는 것을 특징으로 하는 어드레스 버퍼.
제1항에 있어서, 상기 어드레스 제어회로는,

상기 클락신호에 응답하는 N비트 카운터;

상기 N비트 카운터의 출력신호들을 수신하고 논리곱하는 논리곱 게이트; 및

상기 명령신호 및 상기 논리곱 게이트의 출력신호를 수신하고 논리합하고, 그 결과로서 상기 어드레스 인에이블 신호를 출력하는 논리합 게이트를 구비하는 것을 특징으로 하는 어드레스 버퍼.
제2항에 있어서, 상기 N비트 카운터는 상기 명령신호에 응답하여 리셋되는 것을 특징으로 하는 어드레스 버퍼.
제1항에 있어서, 상기 명령신호는 데이터 기입 명령 또는 데이터 독출 명령에 응답하여 활성화되는 것을 특징으로 하는 어드레스 버퍼.
N개의 애더티브 레이턴시를 갖는 반도체 장치에 사용되는 어드레스 버퍼에 있어서,

클락신호에 응답하는 N비트 카운터;

상기 N비트 카운터의 출력신호들을 수신하고 논리곱하는 논리곱 게이트;

명령신호 및 상기 논리곱 게이트의 출력신호를 수신하고 논리합하는 논리합 게이트; 및

직렬로 접속되는 (N/2)개의 플립플롭들을 구비하며,

상기 (N/2)개의 플립플롭들 각각은 상기 논리합 게이트의 출력신호에 클락되어 외부 어드레스를 래치하고 출력하는 것을 특징으로 하는 어드레스 버퍼.
제5항에 있어서, 상기 N비트 카운터는 상기 명령신호에 응답하여 리셋되는 것을 특징으로 하는 어드레스 버퍼.
제5항에 있어서, 상기 명령 신호는 기입 명령 또는 독출 명령에 응답하여 활성화되는 것을 특징으로 하는 어드레스 버퍼.