KR20020031853A - Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치 - Google Patents

Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치 Download PDF

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Abstract

JEDEC 규격의 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치가 개시된다. 본 발명의 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치는 명령어 입력 핀들, 어드레스 입력 핀들, 명령어 디코더, 칼럼 어드레스 결정부, 기입 명령어 레이턴시 제어부, 독출 명령어 레이턴시 제어부 및 칼럼 어드레스 레이턴시 제어부를 구비한다. 명령어 입력 핀들 및 어드레스 입력 핀들을 통해서는 각각 외부의 명령어 신호 및 어드레스 신호가 인가된다. 명령어 디코더는 인가되는 명령어 신호를 디코딩한다. 기입 명령어 레이턴시 제어부 및 독출 명령어 제어부는 명령어 디코더에서 출력되는 기입 명령어와 독출 명령어를 각각 수신하여, 레이턴시 제어 신호에 응답하여, 클럭 신호의 싸이클의 N/2 배만큼 지연한다. 칼럼 어드레스 레이턴시 제어부는 칼럼 어드레스 결정부에서 출력되는 칼럼 어드레스 신호를 수신하여, 레이턴시 제어 신호에 응답하여, 클럭 신호의 싸이클의 N/2 배만큼 지연한다. 여기서, N은 0이상의 정수이다. 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 따라 활성화되는 신호로서, 추가적인 카스 레이턴시 양을 결정한다. 본 발명에 의하여, 동기식 반도체 장치와 외부 컨트롤러 사이의 버스 사용 효율이 증가된다.

Description

ＪＥＤＥＣ 규격의 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치{SDRAM having posted CAS of JEDEC Standard}
본 발명은 반도체 장치에 관한 것으로서, 특히 클럭 신호에 동기되어 동작하는 동기식 디램(SDRAM, Synchronous Dynamic Random Access Memory)에 관한 것이다.
일반적으로 SDRAM은 외부에서 입력되는 클락 신호에 동기되어 독출(read) 또는 기입(write) 동작이 제어된다. 반도체 메모리 장치들 중에서 DRAM에서는 로우 어드레스 스트로브(Row Address Strobe, RAS) 활성 명령을 준 후에 일정 시간이 지나야 독출(Write) 또는 기입(Read) 명령과 같은 카스 명령(CAS command, CAS:Column Address Atrobe)를 줄 수 있다. 이 시간이 tRCD로 표현되는 시간이다. 즉, RAS 활성 명령을 준 다음, tRCD 시간이 지나야만 독출 또는 기입 명령을 줄 수 있다. SDRAM의 경우, tRCD는 통상 2~3 클럭 싸이클(clock cycle)이 소요된다. 하나의 클럭 싸이클을 tCC로 표현하므로, tRCD는 2~3 tCC가 된다.
따라서, 종래의 SDRAM에서는 SDRAM을 제어하는 컨트롤러에서 tRCD를 고려하여, RAS 활성 명령 후 적절한 타이밍에 독출 또는 기입 명령을 주어야 한다. 이와 같은 종래의 방식은 SDRAM을 제어하는 컨트롤러 또는 사용자가 SDRAM의 tRCD 사양을 일일이 고려하여야 하는 번거로움이 있을 뿐만 아니라, 컨트롤러와 SDRAM의 명령어 입력 핀까지의 버스(bus) 사용 효율을 떨어뜨리는 단점이 있다. 이와 같은 문제점 등으로 인해, 국제전자표준화 기구인 JEDEC(Joint Electronic Device Engineering Council)에서 추가적인 카스 레이턴시(additive CAS latency) 기능(또는 Posted CAS 기능이라고도 함)을 요구하여, 규격화하기에 이르렀다. JEDEC은 DDR(Double Data Rate) SDRAM의 업그레이드된 버전인 DDR2 SDRAM에 포스티드 카스 기능을 넣기를 요구한다. 또한, JEDEC 규격에서는 SDRAM의 확장 모드 레지스터 셋(Extended Mode Register Set, 이하 EMRS라 함)을 통하여 추가적인 카스 레이턴시를 몇 tCC로 할 것인지를 미리 설정할 수 있도록 요구한다.
본 발명이 이루고자 하는 기술적 과제는 동기식 디램과 외부 컨트롤러 사이의 버스 사용 효율을 증가시키며, JEDEC의 포스티드 카스 기능에 대한 요구사항을 만족하는 동기식 디램을 제공하는 것이다.
도 1은 동기식 디램의 포스티드 카스 기능을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 포스티드 카스 기능을 가지는 동기식 디램을 나타내는 도면이다.
도 3은 본 발명의 다른 일 실시예에 따른 포스티드 카스 기능을 가지는 동기식 디램을 나타내는 도면이다.
상기 기술적 과제를 이루기 위한 본 발명의 일면은 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 관한 것이다. 바람직한 일 실시예에 따른 본 발명의 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치는 외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들; 상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더; 및 상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 기입 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 기입 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 기입 명령어를 출력하는 기입 명령어 레이턴시 제어부를 구비한다. 상기 N은 0 이상의 정수 중의 어느 하나이고, 상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일면도 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 관한 것이다. 바람직한 다른 실시예에 따른 본 발명의 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치는 외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들; 상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더; 및 상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 독출 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 독출 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 독출 명령어를 출력하는 독출 명령어 레이턴시 제어부를 구비한다. 상기 N은 0 이상의 정수 중의 어느 하나이고, 상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일면도 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 관한 것이다. 바람직한 또 다른 실시예에 따른 본 발명의 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치는 외부로부터 인가되는 어드레스 신호를 수신하는 하나 이상의 어드레스 입력 핀들; 상기 어드레스 신호를 수신하여, 상기 어드레스 신호가 칼럼 어드레스 신호이면, 상기 어드레스 신호를 칼럼 어드레스 신호로서 칼럼 어드레스 경로로 출력하는 칼럼 어드레스 결정부; 및 상기 칼럼 어드레스 경로상에 위치하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 칼럼 어드레스 신호를 출력하는 칼럼 어드레스 레이턴시 제어부를 구비한다. 상기 N은 0 이상의 정수 중의 어느 하나이고, 상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일면도 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 관한 것이다. 바람직한 또 다른 실시예에 따른 본 발명의 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치는 외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들; 상기 명령어 신호를 수신하고, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더; 상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 기입 명령어를 수신하여, 소정의 레이턴시 제어 신호에 응답하여, 상기 기입 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 기입 명령어를 출력하는 기입 명령어 레이턴시 제어부; 및 상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 독출 명령어를 수신하여, 상기 레이턴시 제어 신호에 응답하여, 상기 독출 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 독출 명령어를 출력하는 독출 명령어 레이턴시 제어부를 구비한다. 상기 N은 0 이상의 정수 중의 어느 하나이고, 상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일면도 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 관한 것이다. 바람직한 또 다른 실시예에 따른 본 발명의 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치는 외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들; 외부로부터 인가되는 어드레스 신호를 수신하는 하나 이상의 어드레스 입력 핀들; 상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더; 상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 기입 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 기입 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 기입 명령어를 출력하는 기입 명령어 레이턴시 제어부; 상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 독출 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 독출 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 독출 명령어를 출력하는 독출 명령어 레이턴시 제어부; 상기 어드레스 신호를 수신하여, 상기 어드레스 신호가 칼럼 어드레스 신호이면, 상기 어드레스 신호를 칼럼 어드레스 신호로서 칼럼 어드레스 경로로 출력하는 칼럼 어드레스 결정부; 및 상기 칼럼 어드레스 경로상에 위치하고, 상기 레이턴시 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 칼럼 어드레스 신호를 출력하는 칼럼 어드레스 레이턴시 제어부를 구비한다. 상기 N은 0 이상의 정수 중의 어느 하나이고, 상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그리고 본 명세서에서는 설명의 편의상 각 도면을 통하여 동일한 역할을 수행하는 신호는 동일한 참조 부호로 나타낸다.
도면을 참조하여 본 발명의 실시예를 구체적으로 설명하기 이전에 포스티드 카스 기능을 좀 더 상세히 설명하기로 한다. 전술한 바와 같이, 포스티드 카스 기능은 JEDEC 규격에서 그 값을 몇 tCC로 할 것인지 EMRS를 이용하여 사용자가 미리 설정하도록 하고 있다. 예를 들어, tRCD가 3CLK인 SDRAM을 사용하는 사용자를 가정하자. 여기서, 단위 CLK은 클럭 싸이클을 나타낸다. SDRAM의 사용자가 RAS 활성 명령으로부터 3CLK 후에 기입 또는 독출 명령을 주고 싶으면, EMRS에서 포스티드 카스 모드를 모드0으로 설정하면 된다. 이 경우, SDRAM은 내부적으로 기입 또는 독출 명령에 추가적인 카스 레이턴시를 주지 않는다. 사용자가 RAS 활성 명령으로부터2CLK 후에 기입 또는 독출 명령을 주고 싶으면, EMRS에서 포스티드 카스 모드를 모드1로 설정하면 된다. 이 경우, SDRAM은 내부적으로 기입 또는 독출 명령에 추가적인 1CLK의 카스 레이턴시를 준다. 사용자가 포스티드 카스 모드를 모드2로 설정하면, SDRAM은 내부적으로 기입 또는 독출 명령에 추가적인 2CLK의 카스 레이턴시를 준다. 이와 같은 포스티드 카스 기능을 가지는 SDRAM의 동작은 도 1에 잘 나타나 있다.
도 1은 SDRAM의 포스티드 카스 기능을 설명하기 위한 도면이다. 여기서는 tRCD를 3CLK, 카스 레이턴시(CAS latency)를 3, 버스트 길이(Burst Length)를 4라고 가정한다. 그리고, 도 1은 독출 명령에 대하여 추가적인 카스 레이턴시를 주는 경우의 도면이다.
도 1a는 포스티드 카스 모드를 모드0으로 설정한 경우의 타이밍도이다. 모드0이란 추가적인 카스 레이턴시를 주지 않은 경우이다. 따라서, 독출 명령(RD)은 RAS 액티브 명령(RA)으로부터 tRCD인 3CLK 후에 인가되어야 한다. 그리고, 독출 데이터(DQ)는 독출 명령(RD)으로부터 카스 레이턴시인 3CLK후에 출력된다.
도 1b는 포스티드 카스 모드를 모드1로 설정한 경우의 타이밍도이다. 모드1이란 추가적인 카스 레이턴시를 1CLK으로 준 경우이다. 따라서, 독출 명령(RD)은 RAS 액티브 명령(RA)으로부터 2CLK 후에 인가되어야 한다. 그리고, 독출 데이터(DQ)는 독출 명령(RD)으로부터 카스 레이턴시(3CLK)에 추가적인 카스 레이턴시(1CLK)를 더한 4CLK후에 출력된다.
도 1c는 포스티드 카스 모드를 모드2로 설정한 경우의 타이밍도이다. 모드2이란 추가적인 카스 레이턴시를 2CLK으로 준 경우이다. 따라서, 독출 명령(RD)은 RAS 액티브 명령(RA)으로부터 1CLK 후에 인가되어야 한다. 그리고, 독출 데이터(DQ)는 독출 명령(RD)으로부터 카스 레이턴시(3CLK)에 추가적인 카스 레이턴시(2CLK)를 더한 5CLK후에 출력된다. 이로부터 알 수 있듯이, RAS 액티브 명령(RA)으로부터 독출 데이터(DQ)가 출력되는 시점은 일정하다. 그러나, 포스티드 카스 레이턴시 기능을 사용하면, RAS 액티브 명령(RA)으로부터 독출 명령(RD)을 인가하는 시점을 조절할 수 있다.
도 2는 본 발명의 일 실시예에 따른 포스티드 카스 기능을 가지는 동기식 디램을 나타내는 도면이다. 이를 참조하면, 본 발명의 일 실시예에 따른 포스티드 카스 기능을 가지는 동기식 디램은 하나 이상의 명령어 입력 핀들(110), 명령어 입력 버퍼들(182,184,186,188), 명령어 디코더(120), 기입 명령어 레이턴시 제어부(140) 및 독출 명령어 레이턴시 제어부(160)를 구비한다.
명령어 입력 핀들(110)에는 외부로부터 명령어 신호(/CS,/RAS,/CAS,/WE)가 인가된다. TTL(Transistor-Transistor Logic) 레벨로 입력되는 명령어 신호(/CS, /RAS,/CAS,/WE)는 각각의 명령어 입력 버퍼(182,184,186,188)에서 CMOS (Complementary MOS) 레벨로 변환된다. 명령어 디코더(120)는 명령어 입력 버퍼(182,184,186,188)를 통해 입력되는 명령어 신호(PCS,PRAS,PCAS,PWE)를 수신하고 디코딩하여, 명령어 신호(PCS,PRAS,PCAS,PWE)에 대응하는 디코딩된 명령어(PRAS_ACT,PREF,...,PREAD,PWRITE)를 출력한다.
기입 명령어 레이턴시 제어부(140)는 명령어 디코더(120)에서 출력되는 디코딩된 명령어들(PRAS_ACT,PREF,...,PREAD,PWRITE) 중에서 기입 명령어(PWRITE)를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 기입 명령어(PWRITE)를 클럭 신호의 싸이클의 N/2 배만큼 지연하여, 지연 기입 명령어(PWA)를 출력한다. 여기서, N은 0이상의 정수 중의 어느 하나이므로, 기입 명령어(PWRITE)는 클럭 신호의 싸이클의 0, 0.5, 1, 1.5... 배만큼 지연될 수 있다.
기입 명령어 레이턴시 제어부(140)를 구체적으로 살펴보면, 기입 명령어 레이턴시 제어부(140)는 제1 내지 제2 기입 지연 소자(142,144) 및 제1 내지 제4 기입 전송게이트(TGW1~TGW4)를 포함한다. 제1 내지 제2 기입 지연 소자(142,144)는 입력되는 신호를 클럭 신호의 한 싸이클(1CLK)만큼 지연하여 출력하는 지연 소자이다. 그리고, 제1 내지 제4 기입 전송 게이트(TGW1~TGW4)는 입력되는 제어 신호에 응답하여 게이팅된다. 제1 내지 제4 기입 전송 게이트(TGW1~TGW4)는 피모스(PMOS) 트랜지스터와 엔모스(NMOS) 트랜지스터가 병렬로 연결된 구조이다. 즉, 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 소오스, 피모스 트랜지스터의 소오스와 엔모스 트랜지스터의 드레인이 상호 연결된다. 그리고, 피모스 트랜지스터와 엔모스 트랜지스터의 게이트로는 제어 신호 및 그 반전 신호 또는 제어 신호의 반전 신호 및 그 제어 신호가 각각 입력된다.
제1 기입 전송게이트(TGW1)의 엔모스 트랜지스터로는 제1 제어 신호(PRCD0)가 입력되고, 제1 기입 전송게이트(TGW1)의 피모스 트랜지스터로는 제1 제어 신호(PRCD0)의 반전 신호가 입력된다. 따라서, 제1 기입 전송게이트(TGW1)는 제1 제어 신호(PRCD0)가 '하이레벨'로 활성화되면 턴온되고, 제1 제어 신호(PRCD0)가 '로우레벨'로 비활성화되면, 턴오프된다. 제1 전송게이트(TGW1)가 턴온되면, 기입 명령어(PWRITE)가 바로 지연 기입 명령어(PWA)로 출력된다.
제2 기입 전송게이트(TGW2)의 엔모스 트랜지스터로는 제2 제어 신호(PRCD1)가 입력되고, 제2 기입 전송게이트(TGW2)의 피모스 트랜지스터로는 제2 제어 신호(PRCD1)의 반전 신호가 입력된다. 따라서, 제2 기입 전송게이트(TGW2)는 제2 제어 신호(PRCD1)가 '하이레벨'로 활성화되면 턴온되고, 제2 제어 신호(PRCD1)가 '로우레벨'로 비활성화되면, 턴오프된다. 제2 전송게이트(TGW2)가 턴온되면, 제1 기입 지연 소자(142)의 출력 신호(PREW1)가 지연 기입 명령어(PWA)로 출력된다.
제3 기입 전송게이트(TGW3)의 엔모스 트랜지스터로는 제3 제어 신호(PRCD2)가 입력되고, 제3 기입 전송게이트(TGW3)의 피모스 트랜지스터로는 제3 제어 신호(PRCD2)의 반전 신호가 입력된다. 따라서, 제3 기입 전송게이트(TGW3)는 제3 제어 신호(PRCD2)가 '하이레벨'로 활성화되면 턴온되고, 제3 제어 신호(PRCD2)가 '로우레벨'로 비활성화되면, 턴오프된다. 제3 전송게이트(TGW3)가 턴온되면, 제2 기입 지연 소자(144)의 출력 신호(PREW2)가 지연 기입 명령어(PWA)로 출력된다.
제4 기입 전송게이트(TGW4)의 피모스 트랜지스터로는 제1 제어 신호(PRCD0)가 입력되고, 제4 기입 전송게이트(TGW4)의 엔모스 트랜지스터로는 제1 제어 신호(PRCD0)의 반전 신호가 입력된다. 따라서, 제4 기입 전송게이트(TGW4)는 제1 제어 신호(PRCD0)가 '하이레벨'로 활성화되면 턴오프되고, 제1 제어 신호(PRCD0)가 '로우레벨'로 비활성화되면 턴온된다. 제4 전송게이트(TGW4)가 턴온되면, 기입 명령어(PWRITE)가 제1 기입 지연 소자(142)로 입력된다.
추가적인 카스 레이턴시는 동기식 디램 내의 확장 모드 레지스터 셋(Extended Mode Register Set: 이하 "EMRS"라고 칭함)에 저장되는 정보 비트들에 의하여 설정된다. 예를 들면, 동기식 디램의 EMRS 명령 입력시 소정의 어드레스 신호들에 인가되는 값들이 EMRS에 저장되어 추가적인 카스 레이턴시가 결정된다. 그리고, 결정된 추가적인 카스 레이턴시의 값에 따라, 이를 제어하기 위한 레이턴시 제어 신호가 활성화된다. 제1 내지 제3 제어 신호가 레이턴시 제어 신호로서, EMRS에 설정된 추가적인 카스 레이턴시의 값에 따라, 제1 내지 제3 제어 신호 중에서 해당되는 하나의 제어 신호만이 '하이레벨'로 활성화되고, 나머지는 비활성화된다.
지연 기입 명령어(PWA)는 본 발명의 포스티드 카스 기능을 가지는 SDRAM의 데이터 기입 동작 과정을 제어하는 기입 동작의 마스터(master) 신호로서, 포스티드 카스 기능을 가지지 않은 일반적인 SDRAM에서의 기입 명령어에 해당하는 신호이다. 따라서, 일반 SDRAM에서 기입 명령어(PWRITE)가 사용되는 곳에 지연 기입 명령어(PWA)를 사용함으로써, 본 발명에 따른 포스티드 카스 기능을 가지는 SDRAM의 기입 동작 과정은 일반 SDRAM의 기입 동작 과정과 내부적으로 동일하게 된다.
독출 명령어 레이턴시 제어부(160)는 명령어 디코더(120)에서 출력되는 디코딩된 명령어들 중에서 독출 명령어(PREAD)를 수신하고, 레이턴시 제어 신호에 응답하여, 독출 명령어(PREAD)를 클럭 신호의 싸이클의 (1/2*정수)배, 즉 0,0.5,1,1.5... 들 중의 어느 배수만큼 지연하여 지연 독출 명령어(PCA)를 출력한다.
독출 명령어 레이턴시 제어부(160)의 구성은 기입 명령어 레이턴시제어부(140)의 구성과 동일하다. 다만, 독출 명령어 레이턴시 제어부(160)로 입출력되는 신호가 독출 명령어(PWRITE) 및 지연 독출 명령어(PCA)라는 점에서 기입 명령어 레이턴시 제어부(140)와 차이가 있다.
독출 명령어 레이턴시 제어부(160)를 구체적으로 살펴보면, 독출 명령어 레이턴시 제어부(160)는 제1 내지 제2 독출 지연 소자(162,164) 및 제1 내지 제4 독출 전송게이트(TGR1~TGR4)를 포함한다. 제1 내지 제2 독출 지연 소자(162,164)는 제1 내지 제2 기입 지연 소자(142,144)와 마찬가지로, 입력되는 신호를 클럭 신호의 한 싸이클(1CLK)만큼 지연하여 출력하는 지연 소자이다. 제1 내지 제4 독출 전송 게이트(TGR1~TGR4)의 구조는 각각 제1 내지 제4 기입 전송 게이트(TGW1~TGW4)와 동일하다.
그리고, 제1 내지 제4 독출 전송 게이트(TGR1~TGR4)로 입력되는 각각의 제어 신호도 제1 내지 제4 기입 전송 게이트(TGW1~TGW4)로 입력되는 각각의 제어 신호와 동일하다. 따라서, 제1 제어 신호(PRCD0)가 활성화되면, 제1 독출 전송게이트(TGR1)가 턴온되어, 독출 명령어(PREAD)가 바로 지연 독출 명령어(PCA)로 출력된다. 이 때, 제4 독출 전송게이트(TGR4)는 턴오프되어, 제1 독출 지연 소자(162)로는 독출 명령어(PREAD)가 전달되지 않는다.
제2 제어 신호(PRCD1)가 활성화되면, 제1 제어 신호(PRCD0)는 비활성 상태이므로 제4 독출 전송게이트(TGR4)가 턴온되어, 제1 독출 지연 소자(162)로 독출 명령어(PREAD)가 전달된다. 또한, 제2 독출 전송게이트(TGR2)가 턴온되어, 제1 독출 지연 소자(162)의 출력 신호(PRER1)가 지연 독출 명령어(PCA)로 출력된다.
제3 제어 신호(PRCD2)가 활성화되면, 제2 독출 지연 소자(164)의 출력 신호(PRER2)가 지연 독출 명령어(PCA)로 출력된다.
지연 독출 명령어(PCA)는 본 발명의 SDRAM의 데이터 독출 동작 과정을 제어하는 독출 동작의 마스터 신호로서, 포스티드 카스 기능을 가지지 않은 일반적인 SDRAM에서의 독출 명령어에 해당하는 신호이다. 따라서, 일반적인 SDRAM에서 독출 명령어(PREAD)가 사용되는 곳에 지연 독출 명령어(PCA)를 사용함으로써, 본 발명에 따른 포스티드 카스 기능을 가지는 SDRAM의 독출 동작 과정은 일반 SDRAM의 독출 동작 과정과 내부적으로 동일하게 된다.
도 3은 본 발명의 다른 일 실시예에 따른 포스티드 카스 기능을 가지는 동기식 디램을 나타내는 도면이다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 포스티드 카스 기능을 가지는 동기식 디램은 하나 이상의 어드레스 입력 핀들(210), 어드레스 입력 버퍼(200), 로우 어드레스 결정부(242), 칼럼 어드레스 결정부(244), 칼럼 어드레스 레이턴시 제어부(220)를 구비한다.
어드레스 입력 핀들(210)에는 외부로부터 어드레스 신호(ADDR)가 인가된다. 어드레스 입력 버퍼(200)는 어드레스 입력 핀들(210)을 통해 입력되는 TTL 레벨인 어드레스 신호(ADDR)를 CMOS 레벨로 변환한다.
로우 어드레스 결정부(242)는 수신되는 어드레스 신호(ADDR)가 로우 어드레스 신호이면, 이를 로우 어드레스 경로로 출력한다. 마찬가지로, 칼럼 어드레스 결정부(244)는 수신되는 어드레스 신호가 칼럼 어드레스이면, 이를 칼럼 어드레스 경로로 출력한다. 로우 어드레스 신호(RADDR)는 로우 어드레스 경로를 따라, 로우 어드레스 디코더(미도시)로 입력된다. 칼럼 어드레스 신호(CADDR)는 칼럼 어드레스 경로를 따라 궁극적으로 칼럼 어드레스 디코더(미도시)로 입력된다.
그런데, 본 발명의 다른 일 실시예에 따른 동기식 디램은 칼럼 어드레스 경로상에, 즉, 칼럼 어드레스 결정부(244)의 출력 후, 칼럼 어드레스 디코더 (미도시) 전에 칼럼 어드레스 레이턴시 제어부(220)를 구비한다.
칼럼 어드레스 레이턴시 제어부(220)는 칼럼 어드레스 결정부(244)에서 출력되는 칼럼 어드레스 신호(CADDR)를 수신하여, 레이턴시 제어 신호에 응답하여, 칼럼 어드레스 신호(CADDR)를 클럭 신호의 싸이클의 (1/2*정수)배, 즉 0,0.5,1,1.5... 들 중의 어느 배수만큼 지연하여 지연 칼럼 어드레스 신호(PCADDR)를 출력한다.
칼럼 어드레스 레이턴시 제어부(220)의 구성도 기입 명령어 레이턴시 제어부(140) 및 독출 명령어 레이턴시 제어부(160)의 구성과 동일하다. 다만, 칼럼 어드레스 레이턴시 제어부(220)로 입출력되는 신호가 칼럼 어드레스 신호(CADDR) 및 지연 칼럼 어드레스 신호(PCADDR)라는 점에서 기입 명령어 레이턴시 제어부(140) 및 독출 명령어 레이턴시 제어부(160)와 차이가 있다.
칼럼 어드레스 레이턴시 제어부(220)를 구체적으로 살펴보면, 칼럼 어드레스 레이턴시 제어부(220)는 제1 내지 제2 칼럼 어드레스 지연소자(222,224) 및 제1 내지 제4 칼럼 어드레스 전송게이트(TGA1~TGA4)를 포함한다. 제1 내지 제2 칼럼 어드레스 지연 소자(222,224)의 기능은 제1 내지 제2 기입 명령어 지연 소자(142,144)의 기능과 동일하다. 그리고, 제1 내지 제4 칼럼 어드레스 전송 게이트(TGA1~TGA4)는 제1 내지 제4 기입 명령어 전송 게이트(TGW1~TGW4)와 동일한 구조 및 기능을 가진다. 따라서, 여기서 칼럼 어드레스 레이턴시 제어부(220)의 구성 및 기능에 대한 상세한 설명은 생략한다.
지연 칼럼 어드레스 신호(PCADDR)는 칼럼 어드레스 디코더(미도시)에서 디코딩되어, 데이터가 기입 또는 독출될 메모리 셀의 칼럼을 선택한다.
칼럼 어드레스 레이턴시 제어부(220)는 도 3에 나타난 위치가 아니라, 칼럼 어드레스 신호를 수신하는 다른 회로부에 포함될 수도 있다. 도 3에서는 어드레스 입력 버퍼(200) 후에 로우 어드레스 신호인지 칼럼 어드레스 신호인지가 결정된다. 그러나, 로우 어드레스 버퍼와 칼럼 어드레스 버퍼가 따로 구비될 수도 있다. 이 경우, 칼럼 어드레스 레이턴시 제어부(220)는 칼럼 어드레스 버퍼에 포함될 수 있다. 칼럼 어드레스 디코더가 메인 디코더 및 프리 디코더로 나누어진다면, 칼럼 어드레스 레이턴시 제어부(220)는 칼럼 어드레스 메인 디코더 또는 칼럼 어드레스 프리 디코더 내에 구현될 수도 있다.
전술한 본 발명의 실시예에서는, 각 레이턴시 제어부(140,160,220)가 2개의 지연 소자를 구비한다. 따라서, 설정 가능한 추가적인 카스 레이턴시의 범위가 2CLK 까지이다. 그러나, 지연 소자의 수는 변경될 수 있으며, 이에 따라 설정 가능한 추가적인 카스 레이턴시의 값의 범위도 조절될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하여, 동기식 디램을 사용하는 외부 컨트롤러나 사용자는 RAS 액티브 명령 후 카스 명령을 인가하는 타이밍을 조절할 수 있다. 따라서, 동기식 디램과 동기식 디램을 사용하는 외부 컨트롤러 사이의 버스 사용 효율이 증가된다. 그리고, 본 발명의 동기식 디램은 JEDEC의 포스티드 카스 기능에 대한 요구사항을 만족한다.

Claims (19)

  1. 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 있어서,
    외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들;
    상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더; 및
    상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 기입 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 기입 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 기입 명령어를 출력하는 기입 명령어 레이턴시 제어부를 구비하며,
    상기 N은 0 이상의 정수 중의 어느 하나이고,
    상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 레이턴시 제어 신호는 제1, 제2 및 제3 제어 신호를 포함하며,
    상기 기입 명령어 레이턴시 제어부는
    상기 기입 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 기입 명령어를 출력하는 제1 기입 지연 소자;
    상기 제1 예비 기입 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 기입 명령어를 출력하는 제2 기입 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제1 기입 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제2 기입 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제3 기입 전송게이트를 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 기입 명령어 레이턴시 제어부는
    상기 제1 제어 신호에 응답하여, 상기 기입 명령어를 상기 제1 기입 지연 소자의 입력 신호로서 출력하는 제4 기입 전송게이트를 더 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  4. 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 있어서,
    외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들;
    상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더; 및
    상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 독출 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 독출 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 독출 명령어를 출력하는 독출 명령어 레이턴시 제어부를 구비하며,
    상기 N은 0 이상의 정수 중의 어느 하나이고,
    상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 레이턴시 제어 신호는 제1, 제2 및 제3 제어 신호를 포함하며,
    상기 독출 명령어 레이턴시 제어부는
    상기 독출 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 독출 명령어를 출력하는 제1 독출 지연 소자;
    상기 제1 예비 독출 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 독출 명령어를 출력하는 제2 독출 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제1 독출 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제2 독출 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제3 독출 전송게이트를 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 독출 명령어 레이턴시 제어부는
    상기 제1 제어 신호에 응답하여, 상기 독출 명령어를 상기 제1 독출 지연 소자의 입력 신호로서 출력하는 제4 독출 전송 게이트를 더 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  7. 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 있어서,
    외부로부터 인가되는 어드레스 신호를 수신하는 하나 이상의 어드레스 입력 핀들;
    상기 어드레스 신호를 수신하여, 상기 어드레스 신호가 칼럼 어드레스 신호이면, 상기 어드레스 신호를 칼럼 어드레스 신호로서 칼럼 어드레스 경로로 출력하는 칼럼 어드레스 결정부; 및
    상기 칼럼 어드레스 경로상에 위치하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 칼럼 어드레스 신호를 출력하는 칼럼 어드레스 레이턴시 제어부를 구비하며,
    상기 N은 0 이상의 정수 중의 어느 하나이고,
    상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 레이턴시 제어 신호는 제1, 제2 및 제3 제어 신호를 포함하며,
    상기 칼럼 어드레스 레이턴시 제어부는
    상기 칼럼 어드레스 신호를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 칼럼 어드레스 신호를 출력하는 제1 칼럼 어드레스 지연 소자;
    상기 제1 예비 칼럼 어드레스 신호를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 칼럼 어드레스 신호를 출력하는 제2 칼럼 어드레스 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 지연 칼럼 어드레스 신호로서 출력하는 제1 칼럼 어드레스 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 칼럼 어드레스 신호를 상기 지연 칼럼 어드레스 신호로서 출력하는 제2 칼럼 어드레스 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 칼럼 어드레스 신호를 상기 지연 칼럼 어드레스 신호로서 출력하는 제3 칼럼 어드레스 전송게이트를 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 칼럼 어드레스 레이턴시 제어부는
    상기 제1 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 제1 칼럼 어드레스 지연소자의 입력 신호로서 출력하는 제4 칼럼 어드레스 전송게이트를 더 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  10. 제7 항에 있어서,
    상기 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치는 상기 칼럼 어드레스 신호의 레벨을 변환하는 칼럼 어드레스 버퍼를 더 구비하며,
    상기 칼럼 레이턴시 제어부는 상기 칼럼 어드레스 버퍼 내에 포함되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  11. 제7 항에 있어서,
    상기 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치는 상기 칼럼어드레스 신호를 디코딩하는 칼럼 어드레스 디코더를 더 구비하며,
    상기 칼럼 레이턴시 제어부는 상기 칼럼 어드레스 디코더 내에 포함되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  12. 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 있어서,
    외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들;
    상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더;
    상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 기입 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 기입 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 기입 명령어를 출력하는 기입 명령어 레이턴시 제어부; 및
    상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 독출 명령어를 수신하고, 상기 레이턴시 제어 신호에 응답하여, 상기 독출 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 독출 명령어를 출력하는 독출 명령어 레이턴시 제어부를 구비하며
    상기 N은 0 이상의 정수 중의 어느 하나이고,
    상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리장치.
  13. 제12 항에 있어서,
    상기 레이턴시 제어 신호는 제1, 제2 및 제3 제어 신호를 포함하며,
    상기 기입 명령어 레이턴시 제어부는
    상기 기입 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 기입 명령어를 출력하는 제1 기입 지연 소자;
    상기 제1 예비 기입 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 기입 명령어를 출력하는 제2 기입 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제1 기입 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제2 기입 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제3 기입 전송게이트를 포함하고,
    상기 독출 명령어 레이턴시 제어부는
    상기 독출 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 독출 명령어를 출력하는 제1 독출 지연 소자;
    상기 제1 예비 독출 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 독출 명령어를 출력하는 제2 독출 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제1 독출 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제2 독출 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제3 독출 전송게이트를 포함하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 기입 명령어 레이턴시 제어부는 상기 제1 제어 신호에 응답하여, 상기 기입 명령어를 상기 제1 기입 지연 소자의 입력 신호로서 출력하는 제4 기입 전송게이트를 더 포함하고,
    상기 독출 명령어 레이턴시 제어부는 상기 제1 제어 신호에 응답하여, 상기 독출 명령어를 상기 제1 독출 지연 소자의 입력 신호로서 출력하는 제4 독출 전송 게이트를 더 포함하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  15. 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치에 있어서,
    외부로부터 인가되는 명령어 신호를 수신하는 하나 이상의 명령어 입력 핀들;
    외부로부터 인가되는 어드레스 신호를 수신하는 하나 이상의 어드레스 입력 핀들;
    상기 명령어 신호를 수신하여, 상기 명령어 신호에 대응하는 디코딩된 명령어를 출력하는 명령어 디코더;
    상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 기입 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 기입 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 기입 명령어를 출력하는 기입 명령어 레이턴시 제어부; 및
    상기 명령어 디코더에서 출력되는 상기 디코딩된 명령어들 중에서 독출 명령어를 수신하고, 소정의 레이턴시 제어 신호에 응답하여, 상기 독출 명령어를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 독출 명령어를 출력하는 독출 명령어 레이턴시 제어부;
    상기 어드레스 신호를 수신하여, 상기 어드레스 신호가 칼럼 어드레스 신호이면, 상기 어드레스 신호를 칼럼 어드레스 신호로서 칼럼 어드레스 경로로 출력하는 칼럼 어드레스 결정부; 및
    상기 칼럼 어드레스 경로상에 위치하고, 상기 레이턴시 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 클럭 신호의 싸이클의 N/2 배만큼 지연하여 지연 칼럼 어드레스 신호를 출력하는 칼럼 어드레스 레이턴시 제어부를 구비하며,
    상기 N은 0 이상의 정수 중의 어느 하나이고,
    상기 레이턴시 제어 신호는 확장 모드 레지스터 셋의 설정값에 응답하여 활성화되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 레이턴시 제어 신호는 제1, 제2 및 제3 제어 신호를 포함하며,
    상기 기입 명령어 레이턴시 제어부는
    상기 기입 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 기입 명령어를 출력하는 제1 기입 지연 소자;
    상기 제1 예비 기입 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 기입 명령어를 출력하는 제2 기입 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제1 기입 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제2 기입 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 기입 명령어를 상기 지연 기입 명령어로서 출력하는 제3 기입 전송게이트를 포함하고,
    상기 독출 명령어 레이턴시 제어부는
    상기 독출 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 독출 명령어를 출력하는 제1 독출 지연 소자;
    상기 제1 예비 독출 명령어를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2예비 독출 명령어를 출력하는 제2 독출 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제1 독출 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제2 독출 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 독출 명령어를 상기 지연 독출 명령어로서 출력하는 제3 독출 전송게이트를 포함하며,
    상기 칼럼 어드레스 레이턴시 제어부는
    상기 칼럼 어드레스 신호를 상기 클럭 신호의 한 싸이클만큼 지연하여 제1 예비 칼럼 어드레스 신호를 출력하는 제1 칼럼 어드레스 지연 소자;
    상기 제1 예비 칼럼 어드레스 신호를 상기 클럭 신호의 한 싸이클만큼 지연하여 제2 예비 칼럼 어드레스 신호를 출력하는 제2 칼럼 어드레스 지연 소자;
    상기 제1 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 지연 칼럼 어드레스 신호로서 출력하는 제1 칼럼 어드레스 전송게이트;
    상기 제2 제어 신호에 응답하여, 상기 제1 예비 칼럼 어드레스 신호를 상기 지연 칼럼 어드레스 신호로서 출력하는 제2 칼럼 어드레스 전송게이트; 및
    상기 제3 제어 신호에 응답하여, 상기 제2 예비 칼럼 어드레스 신호를 상기 지연 칼럼 어드레스 신호로서 출력하는 제3 칼럼 어드레스 전송게이트를 포함하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 기입 명령어 레이턴시 제어부는 상기 제1 제어 신호에 응답하여, 상기 기입 명령어를 상기 제1 기입 지연 소자의 입력 신호로서 출력하는 제4 기입 전송게이트를 더 포함하고,
    상기 독출 명령어 레이턴시 제어부는 상기 제1 제어 신호에 응답하여, 상기 독출 명령어를 상기 제1 독출 지연 소자의 입력 신호로서 출력하는 제4 독출 전송 게이트를 더 포함하며,
    상기 칼럼 어드레스 레이턴시 제어부는 상기 제1 제어 신호에 응답하여, 상기 칼럼 어드레스 신호를 상기 제1 칼럼 어드레스 지연소자의 입력 신호로서 출력하는 제4 칼럼 어드레스 전송게이트를 더 구비하는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  18. 제15 항에 있어서,
    상기 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치는 상기 칼럼 어드레스 신호의 레벨을 변환하는 칼럼 어드레스 버퍼를 더 구비하며,
    상기 칼럼 레이턴시 제어부는 상기 칼럼 어드레스 버퍼 내에 포함되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
  19. 제15 항에 있어서,
    상기 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치는 상기 칼럼어드레스 신호를 디코딩하는 칼럼 어드레스 디코더를 더 구비하며,
    상기 칼럼 레이턴시 제어부는 상기 칼럼 어드레스 디코더 내에 포함되는 것을 특징으로 하는 포스티드 카스 기능을 가지는 동기식 반도체 메모리 장치.
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