JP2002133866A - ポステッドｃａｓ機能を有する同期式半導体メモリ装置 - Google Patents
ポステッドｃａｓ機能を有する同期式半導体メモリ装置Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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Abstract
(57)【要約】
【課題】 同期式ＤＲＡＭと外部コントローラとの間の
バス使用の効率を高めると共に、ＪＥＤＥＣのポステッ
ドＣＡＳ機能に対する要求事項を満足する同期式半導体
メモリ装置を提供すること。 【解決手段】 書込み命令語レイテンシ制御部１４０及
び読出し命令語レイテンシ制御部１６０を備える。書込
み命令語レイテンシ制御部１４０及び読出し命令語レイ
テシ制御部１６０は命令語デコーダ１２０から出力され
る書込み命令語及び読出し命令語を各々受信し、それら
を、レイテンシ制御信号に応答して、クロック信号のサ
イクルの（Ｎ／２）倍だけ遅延させて出力する。ここ
で、Ｎは０以上の整数である。レイテンシ制御信号は拡
張モードレジスタセットの設定値によって活性化される
信号であって、追加的なＣＡＳレイテンシの量を決定す
る。
バス使用の効率を高めると共に、ＪＥＤＥＣのポステッ
ドＣＡＳ機能に対する要求事項を満足する同期式半導体
メモリ装置を提供すること。 【解決手段】 書込み命令語レイテンシ制御部１４０及
び読出し命令語レイテンシ制御部１６０を備える。書込
み命令語レイテンシ制御部１４０及び読出し命令語レイ
テシ制御部１６０は命令語デコーダ１２０から出力され
る書込み命令語及び読出し命令語を各々受信し、それら
を、レイテンシ制御信号に応答して、クロック信号のサ
イクルの（Ｎ／２）倍だけ遅延させて出力する。ここ
で、Ｎは０以上の整数である。レイテンシ制御信号は拡
張モードレジスタセットの設定値によって活性化される
信号であって、追加的なＣＡＳレイテンシの量を決定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にクロック信号に同期して動作する同期式ＤＲＡＭ
（ＳＤＲＡＭ；Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関す
る。
特にクロック信号に同期して動作する同期式ＤＲＡＭ
（ＳＤＲＡＭ；Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関す
る。
【０００２】
【従来の技術】一般に、ＳＤＲＡＭは、外部から入力さ
れるクロック信号に同期して読出しまたは書込み動作が
制御される。半導体メモリ装置のうち、ＤＲＡＭでは、
ロウアドレスストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ；ＲＡＳ）活性命令を与えた後、一定の時間が
経過してから読出しまたは書込み命令などのＣＡＳ命令
（ＣＡＳ Ｃｏｍｍａｎｄ、ＣＡＳ；Ｃｏｌｕｍｎ Ａｄ
ｄｒｅｓｓ Ｓｔｒｏｂｅ）を与える。この時間がｔＲ
ＣＤで表わされる時間である。すなわち、ＲＡＳ活性命
令を与えた後、ｔＲＣＤ時間が経過しなければ、読出し
または書込み命令を与えることができない。ＳＤＲＡＭ
の場合、ｔＲＣＤは通常２〜３クロックサイクルが要求
される。一つのクロックサイクルをｔＣＣで表わすた
め、ｔＲＣＤは２〜３ｔＣＣとなる。
れるクロック信号に同期して読出しまたは書込み動作が
制御される。半導体メモリ装置のうち、ＤＲＡＭでは、
ロウアドレスストローブ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ；ＲＡＳ）活性命令を与えた後、一定の時間が
経過してから読出しまたは書込み命令などのＣＡＳ命令
（ＣＡＳ Ｃｏｍｍａｎｄ、ＣＡＳ；Ｃｏｌｕｍｎ Ａｄ
ｄｒｅｓｓ Ｓｔｒｏｂｅ）を与える。この時間がｔＲ
ＣＤで表わされる時間である。すなわち、ＲＡＳ活性命
令を与えた後、ｔＲＣＤ時間が経過しなければ、読出し
または書込み命令を与えることができない。ＳＤＲＡＭ
の場合、ｔＲＣＤは通常２〜３クロックサイクルが要求
される。一つのクロックサイクルをｔＣＣで表わすた
め、ｔＲＣＤは２〜３ｔＣＣとなる。
【０００３】
【発明が解決しようとする課題】したがって、従来のＳ
ＤＲＡＭでは、ＳＤＲＡＭを制御するコントローラでｔ
ＲＣＤを考慮して、ＲＡＳ活性命令後に適切なタイミン
グで読出しまたは書込み命令を与えなければならない。
かかる従来の方式はＳＤＲＡＭを制御するコントローラ
またはユーザがＳＤＲＡＭのｔＲＣＤ仕様を一々考慮し
なければならないという面倒さがあるだけでなく、コン
トローラとＳＤＲＡＭの命令語入力ピンまでのバス使用
の効率を落とすという短所がある。これらの問題によ
り、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ
Ｅｌｅｃｔｒｏｎｉｃ ＤｅｖｉｃｅＥｎｇｉｎｅｅｒ
ｉｎｇ Ｃｏｕｎｃｉｌ）で追加的なＣＡＳレイテンシ
機能（ポステッドＣＡＳ機能とも呼ぶ）を要求して、規
格化するに至った。ＪＥＤＥＣはＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭのアップグレードされ
たバージョンであるＤＤＲ２ ＳＤＲＡＭにポステッド
ＣＡＳ機能を加えることを要求している。また、ＪＥＤ
ＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット
（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅ
ｔ、以下、ＥＭＲＳ）を通じて追加的なＣＡＳレイテン
シを何ｔＣＣとするかを予め設定できるように要求して
いる。
ＤＲＡＭでは、ＳＤＲＡＭを制御するコントローラでｔ
ＲＣＤを考慮して、ＲＡＳ活性命令後に適切なタイミン
グで読出しまたは書込み命令を与えなければならない。
かかる従来の方式はＳＤＲＡＭを制御するコントローラ
またはユーザがＳＤＲＡＭのｔＲＣＤ仕様を一々考慮し
なければならないという面倒さがあるだけでなく、コン
トローラとＳＤＲＡＭの命令語入力ピンまでのバス使用
の効率を落とすという短所がある。これらの問題によ
り、国際電子標準化機構であるＪＥＤＥＣ（Ｊｏｉｎｔ
Ｅｌｅｃｔｒｏｎｉｃ ＤｅｖｉｃｅＥｎｇｉｎｅｅｒ
ｉｎｇ Ｃｏｕｎｃｉｌ）で追加的なＣＡＳレイテンシ
機能（ポステッドＣＡＳ機能とも呼ぶ）を要求して、規
格化するに至った。ＪＥＤＥＣはＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭのアップグレードされ
たバージョンであるＤＤＲ２ ＳＤＲＡＭにポステッド
ＣＡＳ機能を加えることを要求している。また、ＪＥＤ
ＥＣ規格では、ＳＤＲＡＭの拡張モードレジスタセット
（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅ
ｔ、以下、ＥＭＲＳ）を通じて追加的なＣＡＳレイテン
シを何ｔＣＣとするかを予め設定できるように要求して
いる。
【０００４】本発明は上記の点に鑑みなされたもので、
その目的は、同期式ＤＲＡＭと外部コントローラとの間
のバス使用の効率を高めると共に、ＪＥＤＥＣのポステ
ッドＣＡＳ機能に対する要求事項を満足する同期式ＤＲ
ＡＭを提供することにある。
その目的は、同期式ＤＲＡＭと外部コントローラとの間
のバス使用の効率を高めると共に、ＪＥＤＥＣのポステ
ッドＣＡＳ機能に対する要求事項を満足する同期式ＤＲ
ＡＭを提供することにある。
【０００５】
【課題を解決するための手段】本発明によれば、クロッ
ク信号に同期して動作する同期式半導体メモリ装置、特
にポステッドＣＡＳ機能を有する同期式半導体メモリ装
置が提供される。
ク信号に同期して動作する同期式半導体メモリ装置、特
にポステッドＣＡＳ機能を有する同期式半導体メモリ装
置が提供される。
【０００６】本発明の第１のポステッドＣＡＳ機能を有
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、前記
命令語信号を受信して、前記命令語信号に対応するデコ
ーディングされた命令語を出力する命令語デコーダと、
この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部と
を備え、前記Ｎは０以上の整数のうちいずれか一つであ
り、前記レイテンシ制御信号は拡張モードレジスタセッ
トの設定値に応答して活性化されることを特徴とする。
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、前記
命令語信号を受信して、前記命令語信号に対応するデコ
ーディングされた命令語を出力する命令語デコーダと、
この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部と
を備え、前記Ｎは０以上の整数のうちいずれか一つであ
り、前記レイテンシ制御信号は拡張モードレジスタセッ
トの設定値に応答して活性化されることを特徴とする。
【０００７】本発明の第２のポステッドＣＡＳ機能を有
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、前記
命令語信号を受信して、前記命令語信号に対応するデコ
ーディングされた命令語を出力する命令語デコーダと、
この命令語デコーダから出力される前記デコーディング
された命令語のうち読出し命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記読出し命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延読
出し命令語を出力する読出し命令語レイテンシ制御部と
を備え、前記Ｎは０以上の整数のうちいずれか一つであ
り、前記レイテンシ制御信号は拡張モードレジスタセッ
トの設定値に応答して活性化されることを特徴とする。
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、前記
命令語信号を受信して、前記命令語信号に対応するデコ
ーディングされた命令語を出力する命令語デコーダと、
この命令語デコーダから出力される前記デコーディング
された命令語のうち読出し命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記読出し命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延読
出し命令語を出力する読出し命令語レイテンシ制御部と
を備え、前記Ｎは０以上の整数のうちいずれか一つであ
り、前記レイテンシ制御信号は拡張モードレジスタセッ
トの設定値に応答して活性化されることを特徴とする。
【０００８】本発明の第３のポステッドＣＡＳ機能を有
する同期式半導体メモリ装置は、外部から印加されるア
ドレス信号を受信する一つ以上のアドレス入力ピンと、
前記アドレス信号を受信して、前記アドレス信号がカラ
ムアドレス信号であれば、前記アドレス信号をカラムア
ドレス信号としてカラムアドレス経路に出力するカラム
アドレス決定部と、前記カラムアドレス経路上に位置
し、所定のレイテンシ制御信号に応答して、前記カラム
アドレス信号を前記クロック信号のサイクルのＮ／２倍
だけ遅延させて遅延カラムアドレス信号を出力するカラ
ムアドレスレイテンシ制御部とを備え、前記Ｎは０以上
の整数のうちいずれか一つであり、前記レイテンシ制御
信号は拡張モードレジスタセットの設定値に応答して活
性化されることを特徴とする。
する同期式半導体メモリ装置は、外部から印加されるア
ドレス信号を受信する一つ以上のアドレス入力ピンと、
前記アドレス信号を受信して、前記アドレス信号がカラ
ムアドレス信号であれば、前記アドレス信号をカラムア
ドレス信号としてカラムアドレス経路に出力するカラム
アドレス決定部と、前記カラムアドレス経路上に位置
し、所定のレイテンシ制御信号に応答して、前記カラム
アドレス信号を前記クロック信号のサイクルのＮ／２倍
だけ遅延させて遅延カラムアドレス信号を出力するカラ
ムアドレスレイテンシ制御部とを備え、前記Ｎは０以上
の整数のうちいずれか一つであり、前記レイテンシ制御
信号は拡張モードレジスタセットの設定値に応答して活
性化されることを特徴とする。
【０００９】本発明の第４のポステッドＣＡＳ機能を有
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、前記
命令語信号を受信して、前記命令語信号に対応するデコ
ーディングされた命令語を出力する命令語デコーダと、
この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部
と、前記命令語デコーダから出力される前記デコーディ
ングされた命令語のうち読出し命令語を受信し、前記レ
イテンシ制御信号に応答して、前記読出し命令語を前記
クロック信号のサイクルのＮ／２倍だけ遅延させて遅延
読出し命令語を出力する読出し命令語レイテンシ制御部
とを備え、前記Ｎは０以上の整数のうちいずれか一つで
あり、前記レイテンシ制御信号は拡張モードレジスタセ
ットの設定値に応答して活性化されることを特徴とす
る。
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、前記
命令語信号を受信して、前記命令語信号に対応するデコ
ーディングされた命令語を出力する命令語デコーダと、
この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部
と、前記命令語デコーダから出力される前記デコーディ
ングされた命令語のうち読出し命令語を受信し、前記レ
イテンシ制御信号に応答して、前記読出し命令語を前記
クロック信号のサイクルのＮ／２倍だけ遅延させて遅延
読出し命令語を出力する読出し命令語レイテンシ制御部
とを備え、前記Ｎは０以上の整数のうちいずれか一つで
あり、前記レイテンシ制御信号は拡張モードレジスタセ
ットの設定値に応答して活性化されることを特徴とす
る。
【００１０】本発明の第５のポステッドＣＡＳ機能を有
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、外部
から印加されるアドレス信号を受信する一つ以上のアド
レス入力ピンと、前記命令語信号を受信して、前記命令
語信号に対応するデコーディングされた命令語を出力す
る命令語デコーダと、この命令語デコーダから出力され
る前記デコーディングされた命令語のうち書込み命令語
を受信し、所定のレイテンシ制御信号に応答して、前記
書込み命令語を前記クロック信号のサイクルのＮ／２倍
だけ遅延させて遅延書込み命令語を出力する書込み命令
語レイテンシ制御部と、前記命令語デコーダから出力さ
れる前記デコーディングされた命令語のうち読出し命令
語を受信し、所定のレイテンシ制御信号に応答して、前
記読出し命令語を前記クロック信号のサイクルのＮ／２
倍だけ遅延させて遅延読出し命令語を出力する読出し命
令語レイテンシ制御部と、前記アドレス信号を受信し
て、前記アドレス信号がカラムアドレス信号であれば、
前記アドレス信号をカラムアドレス信号としてカラムア
ドレス経路に出力するカラムアドレス決定部と、前記カ
ラムアドレス経路上に位置し、前記レイテンシ制御信号
に応答して、前記カラムアドレス信号を前記クロック信
号のサイクルのＮ／２倍だけ遅延させて遅延カラムアド
レス信号を出力するカラムアドレスレイテンシ制御部と
を備え、前記Ｎは０以上の整数のうちいずれか一つであ
り、前記レイテンシ制御信号は拡張モードレジスタセッ
トの設定値に応答して活性化されることを特徴とする。
する同期式半導体メモリ装置は、外部から印加される命
令語信号を受信する一つ以上の命令語入力ピンと、外部
から印加されるアドレス信号を受信する一つ以上のアド
レス入力ピンと、前記命令語信号を受信して、前記命令
語信号に対応するデコーディングされた命令語を出力す
る命令語デコーダと、この命令語デコーダから出力され
る前記デコーディングされた命令語のうち書込み命令語
を受信し、所定のレイテンシ制御信号に応答して、前記
書込み命令語を前記クロック信号のサイクルのＮ／２倍
だけ遅延させて遅延書込み命令語を出力する書込み命令
語レイテンシ制御部と、前記命令語デコーダから出力さ
れる前記デコーディングされた命令語のうち読出し命令
語を受信し、所定のレイテンシ制御信号に応答して、前
記読出し命令語を前記クロック信号のサイクルのＮ／２
倍だけ遅延させて遅延読出し命令語を出力する読出し命
令語レイテンシ制御部と、前記アドレス信号を受信し
て、前記アドレス信号がカラムアドレス信号であれば、
前記アドレス信号をカラムアドレス信号としてカラムア
ドレス経路に出力するカラムアドレス決定部と、前記カ
ラムアドレス経路上に位置し、前記レイテンシ制御信号
に応答して、前記カラムアドレス信号を前記クロック信
号のサイクルのＮ／２倍だけ遅延させて遅延カラムアド
レス信号を出力するカラムアドレスレイテンシ制御部と
を備え、前記Ｎは０以上の整数のうちいずれか一つであ
り、前記レイテンシ制御信号は拡張モードレジスタセッ
トの設定値に応答して活性化されることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい実施の形態を説明するが、その前にポステ
ッドＣＡＳ機能について詳細に説明する。
明の望ましい実施の形態を説明するが、その前にポステ
ッドＣＡＳ機能について詳細に説明する。
【００１２】前述のように、ポステッドＣＡＳ機能はＪ
ＥＤＥＣ規格でその値を何ｔＣＣにするかをＥＭＲＳを
利用してユーザが予め設定するようにしている。例え
ば、ｔＲＣＤが３ＣＬＫであるＳＤＲＡＭを使用するユ
ーザを仮定する。ここで、単位ＣＬＫはクロックサイク
ルを表わす。ＳＤＲＡＭのユーザがＲＡＳ活性命令から
３ＣＬＫ後に書込みまたは読出し命令を与えたい場合に
は、ＥＭＲＳでポステッドＣＡＳモードをモード０とし
て設定すれば良い。この場合、ＳＤＲＡＭは内部的に書
込みまたは読出し命令に追加的なＣＡＳレイテンシを与
えない。ユーザがＲＡＳ活性命令から２ＣＬＫ後に書込
みまたは読出し命令を与えたい場合には、ＥＭＲＳでポ
ステッドＣＡＳモードをモード１として設定すれば良
い。この場合、ＳＤＲＡＭは内部的に書込みまたは読出
し命令に追加的な１ＣＬＫのＣＡＳレイテンシを与え
る。ユーザがポステッドＣＡＳモードをモード２として
設定すれば、ＳＤＲＡＭは内部的に書込みまたは読出し
命令に追加的な２ＣＬＫのＣＡＳレイテンシを与える。
このポステッドＣＡＳ機能を有するＳＤＲＡＭの動作
は、図１によく示してある。
ＥＤＥＣ規格でその値を何ｔＣＣにするかをＥＭＲＳを
利用してユーザが予め設定するようにしている。例え
ば、ｔＲＣＤが３ＣＬＫであるＳＤＲＡＭを使用するユ
ーザを仮定する。ここで、単位ＣＬＫはクロックサイク
ルを表わす。ＳＤＲＡＭのユーザがＲＡＳ活性命令から
３ＣＬＫ後に書込みまたは読出し命令を与えたい場合に
は、ＥＭＲＳでポステッドＣＡＳモードをモード０とし
て設定すれば良い。この場合、ＳＤＲＡＭは内部的に書
込みまたは読出し命令に追加的なＣＡＳレイテンシを与
えない。ユーザがＲＡＳ活性命令から２ＣＬＫ後に書込
みまたは読出し命令を与えたい場合には、ＥＭＲＳでポ
ステッドＣＡＳモードをモード１として設定すれば良
い。この場合、ＳＤＲＡＭは内部的に書込みまたは読出
し命令に追加的な１ＣＬＫのＣＡＳレイテンシを与え
る。ユーザがポステッドＣＡＳモードをモード２として
設定すれば、ＳＤＲＡＭは内部的に書込みまたは読出し
命令に追加的な２ＣＬＫのＣＡＳレイテンシを与える。
このポステッドＣＡＳ機能を有するＳＤＲＡＭの動作
は、図１によく示してある。
【００１３】図１は、ＳＤＲＡＭのポステッドＣＡＳ機
能を説明するための図である。ここではｔＲＣＤを３Ｃ
ＬＫ、ＣＡＳレイテンシを３、バースト長を４と仮定す
る。そして、図１は読出し命令に対して追加的なＣＡＳ
レイテンシを与える場合の図である。
能を説明するための図である。ここではｔＲＣＤを３Ｃ
ＬＫ、ＣＡＳレイテンシを３、バースト長を４と仮定す
る。そして、図１は読出し命令に対して追加的なＣＡＳ
レイテンシを与える場合の図である。
【００１４】図１（Ａ）は、ポステッドＣＡＳモードを
モード０として設定した場合のタイミング図である。モ
ード０とは、追加的なＣＡＳレイテンシを与えない場合
である。したがって、読出し命令ＲＤはＲＡＳ活性化命
令ＲＡからｔＲＣＤの３ＣＬＫ後に印加されなければな
らない。そして、読出しデータＤＱは読出し命令ＲＤか
らＣＡＳレイテンシである３ＣＬＫ後に出力される。
モード０として設定した場合のタイミング図である。モ
ード０とは、追加的なＣＡＳレイテンシを与えない場合
である。したがって、読出し命令ＲＤはＲＡＳ活性化命
令ＲＡからｔＲＣＤの３ＣＬＫ後に印加されなければな
らない。そして、読出しデータＤＱは読出し命令ＲＤか
らＣＡＳレイテンシである３ＣＬＫ後に出力される。
【００１５】図１（Ｂ）は、ポステッドＣＡＳモードを
モード１として設定した場合のタイミング図である。モ
ード１とは、追加的なＣＡＳレイテンシを１ＣＬＫとし
て与えた場合である。したがって、読出し命令ＲＤはＲ
ＡＳ活性化命令ＲＡから２ＣＬＫ後に印加されなければ
ならない。そして、読出しデータＤＱは読出し命令ＲＤ
からＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテ
ンシ１ＣＬＫを加えた４ＣＬＫ後に出力される。
モード１として設定した場合のタイミング図である。モ
ード１とは、追加的なＣＡＳレイテンシを１ＣＬＫとし
て与えた場合である。したがって、読出し命令ＲＤはＲ
ＡＳ活性化命令ＲＡから２ＣＬＫ後に印加されなければ
ならない。そして、読出しデータＤＱは読出し命令ＲＤ
からＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテ
ンシ１ＣＬＫを加えた４ＣＬＫ後に出力される。
【００１６】図１（Ｃ）は、ポステッドＣＡＳモードを
モード２として設定した場合のタイミング図である。モ
ード２とは、追加的なＣＡＳレイテンシを２ＣＬＫとし
て与えた場合である。したがって、読出し命令ＲＤはＲ
ＡＳ活性化命令ＲＡから１ＣＬＫ後に印加されなければ
ならない。そして、読出しデータＤＱは読出し命令ＲＤ
からＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテ
ンシ２ＣＬＫを加えた５ＣＬＫ後に出力される。これか
ら分かるように、ＲＡＳ活性化命令ＲＡから読出しデー
タＤＱが出力される時点は一定である。しかし、ポステ
ッドＣＡＳ機能を使用すれば、ＲＡＳ活性化命令ＲＡか
ら読出し命令ＲＤを印加する時点を調節できる。
モード２として設定した場合のタイミング図である。モ
ード２とは、追加的なＣＡＳレイテンシを２ＣＬＫとし
て与えた場合である。したがって、読出し命令ＲＤはＲ
ＡＳ活性化命令ＲＡから１ＣＬＫ後に印加されなければ
ならない。そして、読出しデータＤＱは読出し命令ＲＤ
からＣＡＳレイテンシ３ＣＬＫに追加的なＣＡＳレイテ
ンシ２ＣＬＫを加えた５ＣＬＫ後に出力される。これか
ら分かるように、ＲＡＳ活性化命令ＲＡから読出しデー
タＤＱが出力される時点は一定である。しかし、ポステ
ッドＣＡＳ機能を使用すれば、ＲＡＳ活性化命令ＲＡか
ら読出し命令ＲＤを印加する時点を調節できる。
【００１７】図２は、本発明の一実施の形態によるポス
テッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図で
ある。これを説明すれば、本発明の一実施形態によるポ
ステッドＣＡＳ機能を有する同期式ＤＲＡＭは、一つ以
上の命令語入力ピン１１０、命令語入力バッファ１８
２，１８４，１８６，１８８、命令語デコーダ１２０、
書込み命令語レイテンシ制御部１４０及び読出し命令語
レイテンシ制御部１６０を備える。
テッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図で
ある。これを説明すれば、本発明の一実施形態によるポ
ステッドＣＡＳ機能を有する同期式ＤＲＡＭは、一つ以
上の命令語入力ピン１１０、命令語入力バッファ１８
２，１８４，１８６，１８８、命令語デコーダ１２０、
書込み命令語レイテンシ制御部１４０及び読出し命令語
レイテンシ制御部１６０を備える。
【００１８】命令語入力ピン１１０には外部から命令語
信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが印加され
る。ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒＬｏｇｉｃ）に入力される命令語信号／ＣＳ，／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥは各々の命令語入力バッファ１
８２，１８４，１８６，１８８でＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ ＭＯＳ）レベルに変換される。命令
語デコーダ１２０は命令語入力バッファ１８２，１８
４，１８６，１８８を通じて入力される命令語信号ＰＣ
Ｓ，ＰＲＡＳ，ＰＣＡＳ，ＰＷＳを受信しかつデコーデ
ィングして、命令語信号ＰＣＳ，ＰＲＡＳ，ＰＣＡＳ，
ＰＷＥに対応するデコーディングされた命令語ＰＲＡＳ
_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥＡＤ，ＰＷＲＩＴ
Ｅを出力する。
信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥが印加され
る。ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒＬｏｇｉｃ）に入力される命令語信号／ＣＳ，／Ｒ
ＡＳ，／ＣＡＳ，／ＷＥは各々の命令語入力バッファ１
８２，１８４，１８６，１８８でＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ ＭＯＳ）レベルに変換される。命令
語デコーダ１２０は命令語入力バッファ１８２，１８
４，１８６，１８８を通じて入力される命令語信号ＰＣ
Ｓ，ＰＲＡＳ，ＰＣＡＳ，ＰＷＳを受信しかつデコーデ
ィングして、命令語信号ＰＣＳ，ＰＲＡＳ，ＰＣＡＳ，
ＰＷＥに対応するデコーディングされた命令語ＰＲＡＳ
_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥＡＤ，ＰＷＲＩＴ
Ｅを出力する。
【００１９】書込み命令語レイテンシ制御部１４０は命
令語デコーダ１２０から出力されるデコーディングされ
た命令語ＰＲＡＳ_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥ
ＡＤ，ＰＷＲＩＴＥのうち書込み命令語ＰＷＲＩＴＥを
受信し、所定のレイテンシ制御信号に応答して、書込み
命令語ＰＷＲＩＴＥをクロック信号のサイクルのＮ／２
倍だけ遅延させて、遅延書込み命令語ＰＷＡを出力す
る。ここで、Ｎは０以上の整数のうちいずれか一つであ
るから、書込み命令語ＰＷＲＩＴＥはクロック信号のサ
イクルの０、０．５、１、１．５．．．倍だけ遅延され
る。
令語デコーダ１２０から出力されるデコーディングされ
た命令語ＰＲＡＳ_ＡＣＴ，ＰＲＥＦ，．．．，ＰＲＥ
ＡＤ，ＰＷＲＩＴＥのうち書込み命令語ＰＷＲＩＴＥを
受信し、所定のレイテンシ制御信号に応答して、書込み
命令語ＰＷＲＩＴＥをクロック信号のサイクルのＮ／２
倍だけ遅延させて、遅延書込み命令語ＰＷＡを出力す
る。ここで、Ｎは０以上の整数のうちいずれか一つであ
るから、書込み命令語ＰＷＲＩＴＥはクロック信号のサ
イクルの０、０．５、１、１．５．．．倍だけ遅延され
る。
【００２０】書込み命令語レイテンシ制御部１４０を具
体的に調べてみれば、書込み命令語レイテンシ制御部１
４０は第１、第２書込み遅延素子１４２，１４４及び第
１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４を含
む。第１および第２書込み遅延素子１４２，１４４は入
力される信号をクロック信号の１サイクル１ＣＬＫだけ
遅延させて出力する遅延素子である。そして、第１ない
し第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４は入力され
る制御信号に応答してゲートされる。第１ないし第４書
込み伝送ゲートＴＧＷ１〜ＴＧＷ４はＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタが並列接続された構造で
ある。すなわち、ＰＭＯＳトランジスタのドレインとＮ
ＭＯＳトランジスタのソース、ＰＭＯＳトランジスタの
ソースとＮＭＯＳトランジスタのドレインとが相互接続
される。そして、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのゲートには制御信号及びその反転信号、ま
たは制御信号の反転信号及びその制御信号が各々入力さ
れる。
体的に調べてみれば、書込み命令語レイテンシ制御部１
４０は第１、第２書込み遅延素子１４２，１４４及び第
１ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４を含
む。第１および第２書込み遅延素子１４２，１４４は入
力される信号をクロック信号の１サイクル１ＣＬＫだけ
遅延させて出力する遅延素子である。そして、第１ない
し第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４は入力され
る制御信号に応答してゲートされる。第１ないし第４書
込み伝送ゲートＴＧＷ１〜ＴＧＷ４はＰＭＯＳトランジ
スタ及びＮＭＯＳトランジスタが並列接続された構造で
ある。すなわち、ＰＭＯＳトランジスタのドレインとＮ
ＭＯＳトランジスタのソース、ＰＭＯＳトランジスタの
ソースとＮＭＯＳトランジスタのドレインとが相互接続
される。そして、ＰＭＯＳトランジスタ及びＮＭＯＳト
ランジスタのゲートには制御信号及びその反転信号、ま
たは制御信号の反転信号及びその制御信号が各々入力さ
れる。
【００２１】第１書込み伝送ゲートＴＧＷ１のＮＭＯＳ
トランジスタには第１制御信号ＰＲＣＤ０が入力され、
第１書込み伝送ゲートＴＧＷ１のＰＭＯＳトランジスタ
には第１制御信号ＰＲＣＤ０の反転信号（インバータＩ
ＶＷ１の出力）が入力される。したがって、第１書込み
伝送ゲートＴＧＷ１は第１制御信号ＰＲＣＤ０が'ハイ
レベル'に活性化されればターンオンされ、第１制御信
号ＰＲＣＤ０が'ローレベル'に非活性化されれば、ター
ンオフされる。第１伝送ゲートＴＧＷ１がターンオンさ
れれば、書込み命令語ＰＷＲＩＴＥが直ちに遅延書込み
命令語ＰＷＡに出力される。
トランジスタには第１制御信号ＰＲＣＤ０が入力され、
第１書込み伝送ゲートＴＧＷ１のＰＭＯＳトランジスタ
には第１制御信号ＰＲＣＤ０の反転信号（インバータＩ
ＶＷ１の出力）が入力される。したがって、第１書込み
伝送ゲートＴＧＷ１は第１制御信号ＰＲＣＤ０が'ハイ
レベル'に活性化されればターンオンされ、第１制御信
号ＰＲＣＤ０が'ローレベル'に非活性化されれば、ター
ンオフされる。第１伝送ゲートＴＧＷ１がターンオンさ
れれば、書込み命令語ＰＷＲＩＴＥが直ちに遅延書込み
命令語ＰＷＡに出力される。
【００２２】第２書込み伝送ゲートＴＧＷ２のＮＭＯＳ
トランジスタには第２制御信号ＰＲＣＤ１が入力され、
第２書込み伝送ゲートＴＧＷ２のＰＭＯＳトランジスタ
には第２制御信号ＰＲＣＤ１の反転信号（インバータＩ
ＶＷ２の出力）が入力される。したがって、第２書込み
伝送ゲートＴＧＷ２は第２制御信号ＰＲＣＤ１が'ハイ
レベル'に活性化されればターンオンされ、第２制御信
号ＰＲＣＤ１が'ローレベル'に非活性化されれば、ター
ンオフされる。第２書込み伝送ゲートＴＧＷ２がターン
オンされれば、第１書込み遅延素子１４２の出力信号
（第１予備書込み命令語）ＰＲＥＷ１が遅延書込み命令
語ＰＷＡに出力される。第３書込み伝送ゲートＴＧＷ３
のＮＭＯＳトランジスタには第３制御信号ＰＲＣＤ２が
入力され、第３書込み伝送ゲートＴＧＷ３のＰＭＯＳト
ランジスタには第３制御信号ＰＲＣＤ２の反転信号（イ
ンバータＩＶＷ３の出力）が入力される。したがって、
第３書込み伝送ゲートＴＧＷ３は第３制御信号ＰＲＣＤ
２が'ハイレベル'に活性化されればターンオンされ、第
３制御信号ＰＲＣＤ２が'ローレベル'に非活性化されれ
ば、ターンオフされる。第３書込み伝送ゲートＴＧＷ３
がターンオンされれば、第２書込み遅延素子１４４の出
力信号（第２予備書込み命令語）ＰＲＥＷ２が遅延書込
み命令語ＰＷＡに出力される。
トランジスタには第２制御信号ＰＲＣＤ１が入力され、
第２書込み伝送ゲートＴＧＷ２のＰＭＯＳトランジスタ
には第２制御信号ＰＲＣＤ１の反転信号（インバータＩ
ＶＷ２の出力）が入力される。したがって、第２書込み
伝送ゲートＴＧＷ２は第２制御信号ＰＲＣＤ１が'ハイ
レベル'に活性化されればターンオンされ、第２制御信
号ＰＲＣＤ１が'ローレベル'に非活性化されれば、ター
ンオフされる。第２書込み伝送ゲートＴＧＷ２がターン
オンされれば、第１書込み遅延素子１４２の出力信号
（第１予備書込み命令語）ＰＲＥＷ１が遅延書込み命令
語ＰＷＡに出力される。第３書込み伝送ゲートＴＧＷ３
のＮＭＯＳトランジスタには第３制御信号ＰＲＣＤ２が
入力され、第３書込み伝送ゲートＴＧＷ３のＰＭＯＳト
ランジスタには第３制御信号ＰＲＣＤ２の反転信号（イ
ンバータＩＶＷ３の出力）が入力される。したがって、
第３書込み伝送ゲートＴＧＷ３は第３制御信号ＰＲＣＤ
２が'ハイレベル'に活性化されればターンオンされ、第
３制御信号ＰＲＣＤ２が'ローレベル'に非活性化されれ
ば、ターンオフされる。第３書込み伝送ゲートＴＧＷ３
がターンオンされれば、第２書込み遅延素子１４４の出
力信号（第２予備書込み命令語）ＰＲＥＷ２が遅延書込
み命令語ＰＷＡに出力される。
【００２３】第４書込み伝送ゲートＴＧＷ４のＰＭＯＳ
トランジスタには第１制御信号ＰＲＣＤ０が入力され、
第４書込み伝送ゲートＴＧＷ４のＮＭＯＳトランジスタ
には第１制御信号ＰＲＣＤ０の反転信号（インバータＩ
ＶＷ４の出力）が入力される。したがって、第４書込み
伝送ゲートＴＧＷ４は第１制御信号ＰＲＣＤ０が'ハイ
レベル'に活性化されればターンオフされ、第１制御信
号ＰＲＣＤ０が'ローレベル'に非活性化されればターン
オンされる。第４書込み伝送ゲートＴＧＷ４がターンオ
ンされれば、書込み命令語ＰＷＲＩＴＥが第１書込み遅
延素子１４２に入力される。
トランジスタには第１制御信号ＰＲＣＤ０が入力され、
第４書込み伝送ゲートＴＧＷ４のＮＭＯＳトランジスタ
には第１制御信号ＰＲＣＤ０の反転信号（インバータＩ
ＶＷ４の出力）が入力される。したがって、第４書込み
伝送ゲートＴＧＷ４は第１制御信号ＰＲＣＤ０が'ハイ
レベル'に活性化されればターンオフされ、第１制御信
号ＰＲＣＤ０が'ローレベル'に非活性化されればターン
オンされる。第４書込み伝送ゲートＴＧＷ４がターンオ
ンされれば、書込み命令語ＰＷＲＩＴＥが第１書込み遅
延素子１４２に入力される。
【００２４】追加的なＣＡＳレイテンシは同期式ＤＲＡ
Ｍ内のＥＭＲＳに貯蔵される情報ビットによって設定さ
れる。例えば、同期式ＤＲＡＭのＥＭＲＳ命令入力時に
所定のアドレス信号に印加される値がＥＭＲＳに貯蔵さ
れて追加的なＣＡＳレイテンシ値が決定される。そし
て、決定された追加的なＣＡＳレイテンシの値によっ
て、これを制御するためのレイテンシ制御信号が活性化
される。第１ないし第３制御信号がレイテンシ制御信号
であって、ＥＭＲＳに設定された追加的なＣＡＳレイテ
ンシの値により、第１ないし第３制御信号のうち該当す
る一つの制御信号だけが'ハイレベル'に活性化され、残
りは非活性化される。
Ｍ内のＥＭＲＳに貯蔵される情報ビットによって設定さ
れる。例えば、同期式ＤＲＡＭのＥＭＲＳ命令入力時に
所定のアドレス信号に印加される値がＥＭＲＳに貯蔵さ
れて追加的なＣＡＳレイテンシ値が決定される。そし
て、決定された追加的なＣＡＳレイテンシの値によっ
て、これを制御するためのレイテンシ制御信号が活性化
される。第１ないし第３制御信号がレイテンシ制御信号
であって、ＥＭＲＳに設定された追加的なＣＡＳレイテ
ンシの値により、第１ないし第３制御信号のうち該当す
る一つの制御信号だけが'ハイレベル'に活性化され、残
りは非活性化される。
【００２５】遅延書込み命令語ＰＷＡは本発明のポステ
ッドＣＡＳ機能を有するＳＤＲＡＭのデータ書込み動作
過程を制御する書込み動作のマスタ信号であって、ポス
テッドＣＡＳ機能を有しない一般的なＳＤＲＡＭにおけ
る書込み命令語に該当する信号である。したがって、一
般のＳＤＲＡＭにおいて書込み命令語ＰＷＲＩＴＥが用
いられる所に遅延書込み命令語ＰＷＡを使用することに
より、本発明によるポステッドＣＡＳ機能を有するＳＤ
ＲＡＭの書込み動作過程は一般のＳＤＲＡＭの書込み動
作過程と内部的に同一になる。
ッドＣＡＳ機能を有するＳＤＲＡＭのデータ書込み動作
過程を制御する書込み動作のマスタ信号であって、ポス
テッドＣＡＳ機能を有しない一般的なＳＤＲＡＭにおけ
る書込み命令語に該当する信号である。したがって、一
般のＳＤＲＡＭにおいて書込み命令語ＰＷＲＩＴＥが用
いられる所に遅延書込み命令語ＰＷＡを使用することに
より、本発明によるポステッドＣＡＳ機能を有するＳＤ
ＲＡＭの書込み動作過程は一般のＳＤＲＡＭの書込み動
作過程と内部的に同一になる。
【００２６】読出し命令語レイテンシ制御部１６０は命
令語デコーダ１２０から出力されるデコーディングされ
た命令語のうち読出し命令語ＰＲＥＡＤを受信し、レイ
テンシ制御信号に応答して、読出し命令語ＰＲＥＡＤを
クロック信号のサイクルの（１／２＊整数）倍、すなわ
ち、０、０．５、１、１．５．．．のうちどれかの倍数
だけ遅延させて遅延読出し命令語ＰＣＡを出力する。
令語デコーダ１２０から出力されるデコーディングされ
た命令語のうち読出し命令語ＰＲＥＡＤを受信し、レイ
テンシ制御信号に応答して、読出し命令語ＰＲＥＡＤを
クロック信号のサイクルの（１／２＊整数）倍、すなわ
ち、０、０．５、１、１．５．．．のうちどれかの倍数
だけ遅延させて遅延読出し命令語ＰＣＡを出力する。
【００２７】読出し命令語レイテンシ制御部１６０の構
成は書込み命令語レイテンシ制御部１４０のそれと同一
である。但し、読出し命令語レイテンシ制御部１６０に
入出力される信号が読出し命令語ＰＲＥＡＤ及び遅延読
出し命令語ＰＣＡであるという点で書込み命令語レイテ
ンシ制御部１４０と違いがある。
成は書込み命令語レイテンシ制御部１４０のそれと同一
である。但し、読出し命令語レイテンシ制御部１６０に
入出力される信号が読出し命令語ＰＲＥＡＤ及び遅延読
出し命令語ＰＣＡであるという点で書込み命令語レイテ
ンシ制御部１４０と違いがある。
【００２８】読出し命令語レイテンシ制御部１６０を具
体的に調べてみれば、読出し命令語レイテンシ制御部１
６０は第１、第２読出し遅延素子１６２，１６４及び第
１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４を含
む。第１および第２読出し遅延素子１６２，１６４は第
１および第２書込み遅延素子１４２，１４４と同様に、
入力される信号をクロック信号の１サイクル１ＣＬＫだ
け遅延させて出力する遅延素子である。第１ないし第４
読出し伝送ゲートＴＧＲ１〜ＴＧＲ４の構造は各々第１
ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４と同一
である。
体的に調べてみれば、読出し命令語レイテンシ制御部１
６０は第１、第２読出し遅延素子１６２，１６４及び第
１ないし第４読出し伝送ゲートＴＧＲ１〜ＴＧＲ４を含
む。第１および第２読出し遅延素子１６２，１６４は第
１および第２書込み遅延素子１４２，１４４と同様に、
入力される信号をクロック信号の１サイクル１ＣＬＫだ
け遅延させて出力する遅延素子である。第１ないし第４
読出し伝送ゲートＴＧＲ１〜ＴＧＲ４の構造は各々第１
ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４と同一
である。
【００２９】さらに、第１ないし第４読出し伝送ゲート
ＴＧＲ１〜ＴＧＲ４に入力される各々の制御信号も第１
ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４に入力
される各々の制御信号と同一である。したがって、第１
制御信号ＰＲＣＤ０が活性化されれば、第１読出し伝送
ゲートＴＧＲ１がターンオンされ、読出し命令語ＰＲＥ
ＡＤが直ちに遅延読出し命令語ＰＣＡに出力される。こ
のとき、第４読出し伝送ゲートＴＧＲ４はターンオフさ
れて、第１読出し遅延素子１６２には読出し命令語ＰＲ
ＥＡＤが伝達されない。
ＴＧＲ１〜ＴＧＲ４に入力される各々の制御信号も第１
ないし第４書込み伝送ゲートＴＧＷ１〜ＴＧＷ４に入力
される各々の制御信号と同一である。したがって、第１
制御信号ＰＲＣＤ０が活性化されれば、第１読出し伝送
ゲートＴＧＲ１がターンオンされ、読出し命令語ＰＲＥ
ＡＤが直ちに遅延読出し命令語ＰＣＡに出力される。こ
のとき、第４読出し伝送ゲートＴＧＲ４はターンオフさ
れて、第１読出し遅延素子１６２には読出し命令語ＰＲ
ＥＡＤが伝達されない。
【００３０】第２制御信号ＰＲＣＤ１が活性化されれ
ば、第１制御信号ＰＲＣＤ０は非活性状態であるため、
第４読出し伝送ゲートＴＧＲ４がターンオンされて、第
１読出し遅延素子１６２に読出し命令語ＰＲＥＡＤが伝
達される。また、第２読出し伝送ゲートＴＧＲ２がター
ンオンされて、第１読出し遅延素子１６２の出力信号
（第１予備読出し命令語）ＰＲＥＲ１が遅延読出し命令
語ＰＣＡに出力される。
ば、第１制御信号ＰＲＣＤ０は非活性状態であるため、
第４読出し伝送ゲートＴＧＲ４がターンオンされて、第
１読出し遅延素子１６２に読出し命令語ＰＲＥＡＤが伝
達される。また、第２読出し伝送ゲートＴＧＲ２がター
ンオンされて、第１読出し遅延素子１６２の出力信号
（第１予備読出し命令語）ＰＲＥＲ１が遅延読出し命令
語ＰＣＡに出力される。
【００３１】第３制御信号ＰＲＣＤ２が活性化されれ
ば、第２読出し遅延素子１６４の出力信号（第２予備読
出し命令語）ＰＲＥＲ２が遅延読出し命令語ＰＣＡに出
力される。
ば、第２読出し遅延素子１６４の出力信号（第２予備読
出し命令語）ＰＲＥＲ２が遅延読出し命令語ＰＣＡに出
力される。
【００３２】遅延読出し命令語ＰＣＡは本発明のＳＤＲ
ＡＭのデータ読出し動作過程を制御する読出し動作のマ
スタ信号であって、ポステッドＣＡＳ機能を有しない一
般的なＳＤＲＡＭにおける読出し命令語に該当する信号
である。したがって、一般的なＳＤＲＡＭにおいて読出
し命令語ＰＲＥＡＤが用いられる所に遅延読出し命令語
ＰＣＡを使用することにより、本発明によるポステッド
ＣＡＳ機能を有するＳＤＲＡＭの読出し動作過程は一般
のＳＤＲＡＭの読出し動作過程と内部的に同一になる。
ＡＭのデータ読出し動作過程を制御する読出し動作のマ
スタ信号であって、ポステッドＣＡＳ機能を有しない一
般的なＳＤＲＡＭにおける読出し命令語に該当する信号
である。したがって、一般的なＳＤＲＡＭにおいて読出
し命令語ＰＲＥＡＤが用いられる所に遅延読出し命令語
ＰＣＡを使用することにより、本発明によるポステッド
ＣＡＳ機能を有するＳＤＲＡＭの読出し動作過程は一般
のＳＤＲＡＭの読出し動作過程と内部的に同一になる。
【００３３】図３は、本発明の他の実施の形態によるポ
ステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図
である。これを説明すれば、本発明の他の実施の形態に
よるポステッドＣＡＳ機能を有する同期式ＤＲＡＭは一
つ以上のアドレス入力ピン２１０、アドレス入力バッフ
ァ２００、ロウアドレス決定部２４２、カラムアドレス
決定部２４４、カラムアドレスレイテンシ制御部２２０
を備える。
ステッドＣＡＳ機能を有する同期式ＤＲＡＭを示した図
である。これを説明すれば、本発明の他の実施の形態に
よるポステッドＣＡＳ機能を有する同期式ＤＲＡＭは一
つ以上のアドレス入力ピン２１０、アドレス入力バッフ
ァ２００、ロウアドレス決定部２４２、カラムアドレス
決定部２４４、カラムアドレスレイテンシ制御部２２０
を備える。
【００３４】アドレス入力ピン２１０には外部からアド
レス信号ＡＤＤＲが印加される。アドレス入力バッファ
２００はアドレス入力ピン２１０を通じて入力されるＴ
ＴＬレベルであるアドレス信号ＡＤＤＲをＣＭＯＳレベ
ルに変換する。
レス信号ＡＤＤＲが印加される。アドレス入力バッファ
２００はアドレス入力ピン２１０を通じて入力されるＴ
ＴＬレベルであるアドレス信号ＡＤＤＲをＣＭＯＳレベ
ルに変換する。
【００３５】ロウアドレス決定部２４２は受信されるア
ドレス信号ＡＤＤＲがロウアドレス信号であれば、これ
をロウアドレス経路に出力する。同様に、カラムアドレ
ス決定部２４４は受信されるアドレス信号がカラムアド
レスであれば、これをカラムアドレス経路に出力する。
ロウアドレス信号ＲＡＤＤＲはロウアドレス経路に沿っ
て、ロウアドレスデコーダ（図示せず）に入力される。
カラムアドレス信号ＣＡＤＤＲはカラムアドレス経路に
沿って最終的にはカラムアドレスデコーダ（図示せず）
に入力される。
ドレス信号ＡＤＤＲがロウアドレス信号であれば、これ
をロウアドレス経路に出力する。同様に、カラムアドレ
ス決定部２４４は受信されるアドレス信号がカラムアド
レスであれば、これをカラムアドレス経路に出力する。
ロウアドレス信号ＲＡＤＤＲはロウアドレス経路に沿っ
て、ロウアドレスデコーダ（図示せず）に入力される。
カラムアドレス信号ＣＡＤＤＲはカラムアドレス経路に
沿って最終的にはカラムアドレスデコーダ（図示せず）
に入力される。
【００３６】ところで、本発明の他の実施の形態による
同期式ＤＲＡＭはカラムアドレス経路上に、すなわち、
カラムアドレス決定部２４４の出力後、カラムアドレス
デコーダ（図示せず）の前方にカラムアドレスレイテン
シ制御部２２０を備える。
同期式ＤＲＡＭはカラムアドレス経路上に、すなわち、
カラムアドレス決定部２４４の出力後、カラムアドレス
デコーダ（図示せず）の前方にカラムアドレスレイテン
シ制御部２２０を備える。
【００３７】カラムアドレスレイテンシ制御部２２０は
カラムアドレス決定部２４４から出力されるカラムアド
レス信号ＣＡＤＤＲを受信して、レイテンシ制御信号に
応答して、カラムアドレス信号ＣＡＤＤＲをクロック信
号のサイクルの（１／２＊整数）倍、すなわち、０、
０．５、１、１．５．．．のうちどれかの倍数だけ遅延
させて遅延カラムアドレス信号ＰＣＡＤＤＲを出力す
る。
カラムアドレス決定部２４４から出力されるカラムアド
レス信号ＣＡＤＤＲを受信して、レイテンシ制御信号に
応答して、カラムアドレス信号ＣＡＤＤＲをクロック信
号のサイクルの（１／２＊整数）倍、すなわち、０、
０．５、１、１．５．．．のうちどれかの倍数だけ遅延
させて遅延カラムアドレス信号ＰＣＡＤＤＲを出力す
る。
【００３８】カラムアドレスレイテンシ制御部２２０の
構成も書込み命令語レイテンシ制御部１４０及び読出し
命令語レイテンシ制御部１６０のそれと同一である。但
し、カラムアドレスレイテンシ制御部２２０に入出力さ
れる信号がカラムアドレス信号ＣＡＤＤＲ及び遅延カラ
ムアドレス信号ＰＣＡＤＤＲであるという点で書込み命
令語レイテンシ制御部１４０及び読出し命令語レイテン
シ制御部１６０と違いがある。
構成も書込み命令語レイテンシ制御部１４０及び読出し
命令語レイテンシ制御部１６０のそれと同一である。但
し、カラムアドレスレイテンシ制御部２２０に入出力さ
れる信号がカラムアドレス信号ＣＡＤＤＲ及び遅延カラ
ムアドレス信号ＰＣＡＤＤＲであるという点で書込み命
令語レイテンシ制御部１４０及び読出し命令語レイテン
シ制御部１６０と違いがある。
【００３９】カラムアドレスレイテンシ制御部２２０を
具体的に調べてみれば、カラムアドレスレイテンシ制御
部２２０は第１、第２カラムアドレス遅延素子２２２，
２２４及び第１ないし第４カラムアドレス伝送ゲートＴ
ＧＡ１〜ＴＧＡ４を含む。第１および第２カラムアドレ
ス遅延素子２２２，２２４の機能は第１および第２書込
み遅延素子１４２，１４４の機能と同一である。また、
第１ないし第４カラムアドレス伝送ゲートＴＧＡ１〜Ｔ
ＧＡ４は第１ないし第４書込み伝送ゲートＴＧＷ１〜Ｔ
ＧＷ４と同一の構造及び機能を有する。このため、ここ
では、カラムアドレスレイテンシ制御部２２０の構成及
び機能に対する詳細な説明は省略する。
具体的に調べてみれば、カラムアドレスレイテンシ制御
部２２０は第１、第２カラムアドレス遅延素子２２２，
２２４及び第１ないし第４カラムアドレス伝送ゲートＴ
ＧＡ１〜ＴＧＡ４を含む。第１および第２カラムアドレ
ス遅延素子２２２，２２４の機能は第１および第２書込
み遅延素子１４２，１４４の機能と同一である。また、
第１ないし第４カラムアドレス伝送ゲートＴＧＡ１〜Ｔ
ＧＡ４は第１ないし第４書込み伝送ゲートＴＧＷ１〜Ｔ
ＧＷ４と同一の構造及び機能を有する。このため、ここ
では、カラムアドレスレイテンシ制御部２２０の構成及
び機能に対する詳細な説明は省略する。
【００４０】遅延カラムアドレス信号ＰＣＡＤＤＲはカ
ラムアドレスデコーダ（図示せず）でデコーディングさ
れて、データが書込みまたは読み出されるメモリセルの
カラムを選ぶ。
ラムアドレスデコーダ（図示せず）でデコーディングさ
れて、データが書込みまたは読み出されるメモリセルの
カラムを選ぶ。
【００４１】カラムアドレスレイテンシ制御部２２０
は、図３の位置ではなく、カラムアドレス信号を受信す
る他の回路部に含まれうる。図３では、アドレス入力バ
ッファ２００後にロウアドレス信号であるか、それとも
カラムアドレス信号であるかが決定される。しかし、ロ
ウアドレスバッファ及びカラムアドレスバッファが別々
に具備される場合もある。この場合、カラムアドレスレ
イテンシ制御部２２０はカラムアドレスバッファに含ま
れうる。カラムアドレスデコーダがメインデコーダ及び
プリデコーダに分けられれば、カラムアドレスレイテン
シ制御部２２０はカラムアドレスメインデコーダまたは
カラムアドレスプリデコーダ内に具現できる。
は、図３の位置ではなく、カラムアドレス信号を受信す
る他の回路部に含まれうる。図３では、アドレス入力バ
ッファ２００後にロウアドレス信号であるか、それとも
カラムアドレス信号であるかが決定される。しかし、ロ
ウアドレスバッファ及びカラムアドレスバッファが別々
に具備される場合もある。この場合、カラムアドレスレ
イテンシ制御部２２０はカラムアドレスバッファに含ま
れうる。カラムアドレスデコーダがメインデコーダ及び
プリデコーダに分けられれば、カラムアドレスレイテン
シ制御部２２０はカラムアドレスメインデコーダまたは
カラムアドレスプリデコーダ内に具現できる。
【００４２】前述した本発明の実施の形態では、各レイ
テンシ制御部１４０，１６０，２２０が２つの遅延素子
を備える。したがって、設定可能な追加的なＣＡＳレイ
テンシの範囲が２ＣＬＫまでである。しかし、遅延素子
の数は変更でき、これにより、設定可能な追加的なＣＡ
Ｓレイテンシの値の範囲も調節できる。
テンシ制御部１４０，１６０，２２０が２つの遅延素子
を備える。したがって、設定可能な追加的なＣＡＳレイ
テンシの範囲が２ＣＬＫまでである。しかし、遅延素子
の数は変更でき、これにより、設定可能な追加的なＣＡ
Ｓレイテンシの値の範囲も調節できる。
【００４３】また、上記の実施の形態は単なる例示的な
ものに過ぎず、この技術分野の通常の知識を有した者な
ら、これより各種の変形及び均等な他の実施の形態が可
能であるということは言うまでもない。よって、本発明
の真の技術的な保護範囲は特許請求の範囲の技術的な思
想によって定まるべきである。
ものに過ぎず、この技術分野の通常の知識を有した者な
ら、これより各種の変形及び均等な他の実施の形態が可
能であるということは言うまでもない。よって、本発明
の真の技術的な保護範囲は特許請求の範囲の技術的な思
想によって定まるべきである。
【００４４】
【発明の効果】本発明によって、同期式ＤＲＡＭを使用
する外部コントローラやユーザはＲＡＳ活性化命令後に
ＣＡＳ命令を印加するタイミングを調節できる。したが
って、同期式ＤＲＡＭと同期式ＤＲＡＭを使用する外部
コントローラとの間のバス使用の効率が高まる。そし
て、本発明の同期式ＤＲＡＭはＪＥＤＥＣのポステッド
ＣＡＳ機能に対する要求事項を満足する。
する外部コントローラやユーザはＲＡＳ活性化命令後に
ＣＡＳ命令を印加するタイミングを調節できる。したが
って、同期式ＤＲＡＭと同期式ＤＲＡＭを使用する外部
コントローラとの間のバス使用の効率が高まる。そし
て、本発明の同期式ＤＲＡＭはＪＥＤＥＣのポステッド
ＣＡＳ機能に対する要求事項を満足する。
【図１】同期式ＤＲＡＭのポステッドＣＡＳ機能を説明
するための図である。
するための図である。
【図２】本発明の一実施の形態によるポステッドＣＡＳ
機能を有する同期式ＤＲＡＭを示した図である。
機能を有する同期式ＤＲＡＭを示した図である。
【図３】本発明の他の実施の形態によるポステッドＣＡ
Ｓ機能を有する同期式ＤＲＡＭを示した図である。
Ｓ機能を有する同期式ＤＲＡＭを示した図である。
１１０ 命令語入力ピン １２０ 命令語デコーダ １４０ 書込み命令語レイテンシ制御部 １６０ 読出し命令語レイテンシ制御部
フロントページの続き Ｆターム(参考） 5B060 AB13 CA03 5M024 AA49 AA79 AA90 BB05 BB07 BB10 BB20 BB27 BB28 BB34 BB35 BB36 CC99 DD63 DD80 GG01 GG02 HH01 JJ03 JJ28 JJ32 JJ53 PP01 PP02 PP03 PP07
Claims (19)
- 【請求項１】 クロック信号に同期して動作する同期式
半導体メモリ装置において、 外部から印加される命令語信号を受信する一つ以上の命
令語入力ピンと、 前記命令語信号を受信して、前記命令語信号に対応する
デコーディングされた命令語を出力する命令語デコーダ
と、 この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部と
を備え、 前記Ｎは０以上の整数のうちいずれか一つであり、 前記レイテンシ制御信号は拡張モードレジスタセットの
設定値に応答して活性化されることを特徴とするポステ
ッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項２】 前記レイテンシ制御信号は第１、第２及
び第３制御信号を含み、 前記書込み命令語レイテンシ制御部は、 前記書込み命令語を前記クロック信号の１サイクルだけ
遅延させて第１予備書込み命令語を出力する第１書込み
遅延素子と、 前記第１予備書込み命令語を前記クロック信号の１サイ
クルだけ遅延させて第２予備書込み命令語を出力する第
２書込み遅延素子と、 前記第１制御信号に応答して、前記書込み命令語を前記
遅延書込み命令語として出力する第１書込み伝送ゲート
と、 前記第２制御信号に応答して、前記第１予備書込み命令
語を前記遅延書込み命令語として出力する第２書込み伝
送ゲートと、 前記第３制御信号に応答して、前記第２予備書込み命令
語を前記遅延書込み命令語として出力する第３書込み伝
送ゲートとを備えることを特徴とする請求項１に記載の
ポステッドＣＡＳ機能を有する同期式半導体メモリ装
置。 - 【請求項３】 前記書込み命令語レイテンシ制御部は、 前記第１制御信号に応答して、前記書込み命令語を前記
第１書込み遅延素子の入力信号として出力する第４書込
み伝送ゲートをさらに備えることを特徴とする請求項２
に記載のポステッドＣＡＳ機能を有する同期式半導体メ
モリ装置。 - 【請求項４】 クロック信号に同期して動作する同期式
半導体メモリ装置において、 外部から印加される命令語信号を受信する一つ以上の命
令語入力ピンと、 前記命令語信号を受信して、前記命令語信号に対応する
デコーディングされた命令語を出力する命令語デコーダ
と、 この命令語デコーダから出力される前記デコーディング
された命令語のうち読出し命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記読出し命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延読
出し命令語を出力する読出し命令語レイテンシ制御部と
を備え、 前記Ｎは０以上の整数のうちいずれか一つであり、 前記レイテンシ制御信号は拡張モードレジスタセットの
設定値に応答して活性化されることを特徴とするポステ
ッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項５】 前記レイテンシ制御信号は第１、第２及
び第３制御信号を含み、 前記読出し命令語レイテンシ制御部は 前記読出し命令語を前記クロック信号の１サイクルだけ
遅延させて第１予備読出し命令語を出力する第１読出し
遅延素子と、 前記第１予備読出し命令語を前記クロック信号の１サイ
クルだけ遅延させて第２予備読出し命令語を出力する第
２読出し遅延素子と、 前記第１制御信号に応答して、前記読出し命令語を前記
遅延読出し命令語として出力する第１読出し伝送ゲート
と、 前記第２制御信号に応答して、前記第１予備読出し命令
語を前記遅延読出し命令語として出力する第２読出し伝
送ゲートと、 前記第３制御信号に応答して、前記第２予備読出し命令
語を前記遅延読出し命令語として出力する第３読出し伝
送ゲートとを備えることを特徴とする請求項４に記載の
ポステッドＣＡＳ機能を有する同期式半導体メモリ装
置。 - 【請求項６】 前記読出し命令語レイテンシ制御部は、 前記第１制御信号に応答して、前記読出し命令語を前記
第１読出し遅延素子の入力信号として出力する第４読出
し伝送ゲートをさらに備えることを特徴とする請求項５
に記載のポステッドＣＡＳ機能を有する同期式半導体メ
モリ装置。 - 【請求項７】 クロック信号に同期して動作する同期式
半導体メモリ装置において、 外部から印加されるアドレス信号を受信する一つ以上の
アドレス入力ピンと、 前記アドレス信号を受信して、前記アドレス信号がカラ
ムアドレス信号であれば、前記アドレス信号をカラムア
ドレス信号としてカラムアドレス経路に出力するカラム
アドレス決定部と、 前記カラムアドレス経路上に位置し、所定のレイテンシ
制御信号に応答して、前記カラムアドレス信号を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延カ
ラムアドレス信号を出力するカラムアドレスレイテンシ
制御部とを備え、 前記Ｎは０以上の整数のうちいずれか一つであり、 前記レイテンシ制御信号は拡張モードレジスタセットの
設定値に応答して活性化されることを特徴とするポステ
ッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項８】 前記レイテンシ制御信号は第１、第２及
び第３制御信号を含み、 前記カラムアドレスレイテンシ制御部は、 前記カラムアドレス信号を前記クロック信号の１サイク
ルだけ遅延させて第１予備カラムアドレス信号を出力す
る第１カラムアドレス遅延素子と、 前記第１予備カラムアドレス信号を前記クロック信号の
１サイクルだけ遅延させて第２予備カラムアドレス信号
を出力する第２カラムアドレス遅延素子と、 前記第１制御信号に応答して、前記カラムアドレス信号
を前記遅延カラムアドレス信号として出力する第１カラ
ムアドレス伝送ゲートと、 前記第２制御信号に応答して、前記第１予備カラムアド
レス信号を前記遅延カラムアドレス信号として出力する
第２カラムアドレス伝送ゲートと、 前記第３制御信号に応答して、前記第２予備カラムアド
レス信号を前記遅延カラムアドレス信号として出力する
第３カラムアドレス伝送ゲートとを備えることを特徴と
する請求項７に記載のポステッドＣＡＳ機能を有する同
期式半導体メモリ装置。 - 【請求項９】 前記カラムアドレスレイテンシ制御部
は、 前記第１制御信号に応答して、前記カラムアドレス信号
を前記第１カラムアドレス遅延素子の入力信号として出
力する第４カラムアドレス伝送ゲートをさらに備えるこ
とを特徴とする請求項８に記載のポステッドＣＡＳ機能
を有する同期式半導体メモリ装置。 - 【請求項１０】 前記ポステッドＣＡＳ機能を有する同
期式半導体メモリ装置は前記カラムアドレス信号のレベ
ルを変換するカラムアドレスバッファをさらに備え、 前記カラムレイテンシ制御部は前記カラムアドレスバッ
ファ内に含まれることを特徴とする請求項７に記載のポ
ステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項１１】 前記ポステッドＣＡＳ機能を有する同
期式半導体メモリ装置は前記カラムアドレス信号をデコ
ーディングするカラムアドレスデコーダをさらに備え、 前記カラムレイテンシ制御部は前記カラムアドレスデコ
ーダ内に含まれることを特徴とする請求項７に記載のポ
ステッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項１２】 クロック信号に同期して動作する同期
式半導体メモリ装置において、 外部から印加される命令語信号を受信する一つ以上の命
令語入力ピンと、 前記命令語信号を受信して、前記命令語信号に対応する
デコーディングされた命令語を出力する命令語デコーダ
と、 この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部
と、 前記命令語デコーダから出力される前記デコーディング
された命令語のうち読出し命令語を受信し、前記レイテ
ンシ制御信号に応答して、前記読出し命令語を前記クロ
ック信号のサイクルのＮ／２倍だけ遅延させて遅延読出
し命令語を出力する読出し命令語レイテンシ制御部とを
備え、 前記Ｎは０以上の整数のうちいずれか一つであり、 前記レイテンシ制御信号は拡張モードレジスタセットの
設定値に応答して活性化されることを特徴とするポステ
ッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項１３】 前記レイテンシ制御信号は第１、第２
及び第３制御信号を含み、 前記書込み命令語レイテンシ制御部は、 前記書込み命令語を前記クロック信号の１サイクルだけ
遅延させて第１予備書込み命令語を出力する第１書込み
遅延素子と、 前記第１予備書込み命令語を前記クロック信号の１サイ
クルだけ遅延させて第２予備書込み命令語を出力する第
２書込み遅延素子と、 前記第１制御信号に応答して、前記書込み命令語を前記
遅延書込み命令語として出力する第１書込み伝送ゲート
と、 前記第２制御信号に応答して、前記第１予備書込み命令
語を前記遅延書込み命令語として出力する第２書込み伝
送ゲートと、 前記第３制御信号に応答して、前記第２予備書込み命令
語を前記遅延書込み命令語として出力する第３書込み伝
送ゲートとを含み、 前記読出し命令語レイテンシ制御部は、 前記読出し命令語を前記クロック信号の１サイクルだけ
遅延させて第１予備読出し命令語を出力する第１読出し
遅延素子と、 前記第１予備読出し命令語を前記クロック信号の１サイ
クルだけ遅延させて第２予備読出し命令語を出力する第
２読出し遅延素子と、 前記第１制御信号に応答して、前記読出し命令語を前記
遅延読出し命令語として出力する第１読出し伝送ゲート
と、 前記第２制御信号に応答して、前記第１予備読出し命令
語を前記遅延読出し命令語として出力する第２読出し伝
送ゲートと、 前記第３制御信号に応答して、前記第２予備読出し命令
語を前記遅延読出し命令語として出力する第３読出し伝
送ゲートとを含むことを特徴とする請求項１２に記載の
ポステッドＣＡＳ機能を有する同期式半導体メモリ装
置。 - 【請求項１４】 前記書込み命令語レイテンシ制御部は
前記第１制御信号に応答して、前記書込み命令語を前記
第１書込み遅延素子の入力信号として出力する第４書込
み伝送ゲートをさらに含み、 前記読出し命令語レイテンシ制御部は前記第１制御信号
に応答して、前記読出し命令語を前記第１読出し遅延素
子の入力信号として出力する第４読出し伝送ゲートをさ
らに含むことを特徴とする請求項１３に記載のポステッ
ドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項１５】 クロック信号に同期して動作する同期
式半導体メモリ装置において、 外部から印加される命令語信号を受信する一つ以上の命
令語入力ピンと、 外部から印加されるアドレス信号を受信する一つ以上の
アドレス入力ピンと、 前記命令語信号を受信して、前記命令語信号に対応する
デコーディングされた命令語を出力する命令語デコーダ
と、 この命令語デコーダから出力される前記デコーディング
された命令語のうち書込み命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記書込み命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延書
込み命令語を出力する書込み命令語レイテンシ制御部
と、 前記命令語デコーダから出力される前記デコーディング
された命令語のうち読出し命令語を受信し、所定のレイ
テンシ制御信号に応答して、前記読出し命令語を前記ク
ロック信号のサイクルのＮ／２倍だけ遅延させて遅延読
出し命令語を出力する読出し命令語レイテンシ制御部
と、 前記アドレス信号を受信して、前記アドレス信号がカラ
ムアドレス信号であれば、前記アドレス信号をカラムア
ドレス信号としてカラムアドレス経路に出力するカラム
アドレス決定部と、 前記カラムアドレス経路上に位置し、前記レイテンシ制
御信号に応答して、前記カラムアドレス信号を前記クロ
ック信号のサイクルのＮ／２倍だけ遅延させて遅延カラ
ムアドレス信号を出力するカラムアドレスレイテンシ制
御部とを備え、 前記Ｎは０以上の整数のうちいずれか一つであり、 前記レイテンシ制御信号は拡張モードレジスタセットの
設定値に応答して活性化されることを特徴とするポステ
ッドＣＡＳ機能を有する同期式半導体メモリ装置。 - 【請求項１６】 前記レイテンシ制御信号は第１、第２
及び第３制御信号を含み、 前記書込み命令語レイテンシ制御部は、 前記書込み命令語を前記クロック信号の１サイクルだけ
遅延させて第１予備書込み命令語を出力する第１書込み
遅延素子と、 前記第１予備書込み命令語を前記クロック信号の１サイ
クルだけ遅延させて第２予備書込み命令語を出力する第
２書込み遅延素子と、 前記第１制御信号に応答して、前記書込み命令語を前記
遅延書込み命令語として出力する第１書込み伝送ゲート
と、 前記第２制御信号に応答して、前記第１予備書込み命令
語を前記遅延書込み命令語として出力する第２書込み伝
送ゲートと、 前記第３制御信号に応答して、前記第２予備書込み命令
語を前記遅延書込み命令語として出力する第３書込み伝
送ゲートとを含み、 前記読出し命令語レイテンシ制御部は、 前記読出し命令語を前記クロック信号の１サイクルだけ
遅延させて第１予備読出し命令語を出力する第１読出し
遅延素子と、 前記第１予備読出し命令語を前記クロック信号の１サイ
クルだけ遅延させて第２予備読出し命令語を出力する第
２読出し遅延素子と、 前記第１制御信号に応答して、前記読出し命令語を前記
遅延読出し命令語として出力する第１読出し伝送ゲート
と、 前記第２制御信号に応答して、前記第１予備読出し命令
語を前記遅延読出し命令語として出力する第２読出し伝
送ゲートと、 前記第３制御信号に応答して、前記第２予備読出し命令
語を前記遅延読出し命令語として出力する第３読出し伝
送ゲートとを含み、 前記カラムアドレスレイテンシ制御部は、 前記カラムアドレス信号を前記クロック信号の１サイク
ルだけ遅延させて第１予備カラムアドレス信号を出力す
る第１カラムアドレス遅延素子と、 前記第１予備カラムアドレス信号を前記クロック信号の
１サイクルだけ遅延させて第２予備カラムアドレス信号
を出力する第２カラムアドレス遅延素子と、 前記第１制御信号に応答して、前記カラムアドレス信号
を前記遅延カラムアドレス信号として出力する第１カラ
ムアドレス伝送ゲートと、 前記第２制御信号に応答して、前記第１予備カラムアド
レス信号を前記遅延カラムアドレス信号として出力する
第２カラムアドレス伝送ゲートと、 前記第３制御信号に応答して、前記第２予備カラムアド
レス信号を前記遅延カラムアドレス信号として出力する
第３カラムアドレス伝送ゲートとを含むことを特徴とす
る請求項１５に記載のポステッドＣＡＳ機能を有する同
期式半導体メモリ装置。 - 【請求項１７】 前記書込み命令語レイテンシ制御部は
前記第１制御信号に応答して、前記書込み命令語を前記
第１書込み遅延素子の入力信号として出力する第４書込
み伝送ゲートをさらに含み、 前記読出し命令語レイテンシ制御部は前記第１制御信号
に応答して、前記読出し命令語を前記第１読出し遅延素
子の入力信号として出力する第４読出し伝送ゲートをさ
らに含み、 前記カラムアドレスレイテンシ制御部は前記第１制御信
号に応答して、前記カラムアドレス信号を前記第１カラ
ムアドレス遅延素子の入力信号として出力する第４カラ
ムアドレス伝送ゲートをさらに備えることを特徴とする
請求項１６に記載のポステッドＣＡＳ機能を有する同期
式半導体メモリ装置。 - 【請求項１８】 前記ポステッドＣＡＳ機能を有する同
期式半導体メモリ装置は前記カラムアドレス信号のレベ
ルを変換するカラムアドレスバッファをさらに備え、 前記カラムレイテンシ制御部は前記カラムアドレスバッ
ファ内に含まれることを特徴とする請求項１５に記載の
ポステッドＣＡＳ機能を有する同期式半導体メモリ装
置。 - 【請求項１９】 前記ポステッドＣＡＳ機能を有する同
期式半導体メモリ装置は前記カラムアドレス信号をデコ
ーディングするカラムアドレスデコーダをさらに備え、 前記カラムレイテンシ制御部は前記カラムアドレスデコ
ーダ内に含まれることを特徴とする請求項１５に記載の
ポステッドＣＡＳ機能を有する同期式半導体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0062608A KR100374637B1 (ko) | 2000-10-24 | 2000-10-24 | Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치 |
| KR2000P-62608 | 2000-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002133866A true JP2002133866A (ja) | 2002-05-10 |
| JP4007776B2 JP4007776B2 (ja) | 2007-11-14 |
Family
ID=19695122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001223565A Expired - Fee Related JP4007776B2 (ja) | 2000-10-24 | 2001-07-24 | ポステッドｃａｓ機能を有する同期式半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6483769B2 (ja) |
| JP (1) | JP4007776B2 (ja) |
| KR (1) | KR100374637B1 (ja) |
| TW (1) | TW512344B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813195B2 (en) | 2002-11-20 | 2004-11-02 | Hynix Semiconductor Inc. | Pipe latch circuit for outputting data with high speed |
| JP2005322379A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 |
| US6987705B2 (en) | 2003-10-31 | 2006-01-17 | Hynix Semiconductor Inc. | Memory device with improved output operation margin |
| US7085192B2 (en) | 2003-12-08 | 2006-08-01 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
| JP2007095257A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子の内部アドレス生成装置 |
| JP2007095261A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
| US7570729B2 (en) | 2006-06-29 | 2009-08-04 | Hynix Semiconductor, Inc. | Mode register set circuit |
| US7768852B2 (en) | 2007-09-05 | 2010-08-03 | Hynix Semiconductor Inc. | Precharge control circuit in semiconductor memory apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3908493B2 (ja) * | 2001-08-30 | 2007-04-25 | 株式会社東芝 | 電子回路及び半導体記憶装置 |
| KR100425472B1 (ko) * | 2001-11-12 | 2004-03-30 | 삼성전자주식회사 | 동기식 반도체 메모리 장치의 출력 제어 신호 발생 회로및 출력 제어 신호 발생 방법 |
| DE10343525B4 (de) * | 2002-09-27 | 2011-06-16 | Qimonda Ag | Verfahren zum Betreiben von Halbleiterbausteinen, Steuervorrichtung für Halbleiterbausteine und Anordnung zum Betreiben von Speicherbausteinen |
| KR100590855B1 (ko) * | 2003-10-14 | 2006-06-19 | 주식회사 하이닉스반도체 | 전류 소모의 감소를 위한 반도체 메모리 소자 |
| KR100632611B1 (ko) * | 2004-11-15 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 명령 디코더 |
| DE102004063531B4 (de) * | 2004-12-30 | 2011-06-01 | Qimonda Ag | Halbleiter-Speicherbauelement, System mit Halbleiter-Speicherbauelement, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements |
| KR100818720B1 (ko) * | 2005-11-19 | 2008-04-01 | 삼성전자주식회사 | 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치 |
| KR100671747B1 (ko) * | 2006-01-04 | 2007-01-19 | 삼성전자주식회사 | 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법 |
| KR100753412B1 (ko) * | 2006-01-13 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 커맨드 디코더 회로 |
| US20070171735A1 (en) * | 2006-01-25 | 2007-07-26 | Jong-Hoon Oh | Latency circuit for semiconductor memories |
| KR100746229B1 (ko) | 2006-07-07 | 2007-08-03 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100868251B1 (ko) * | 2007-03-22 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| US8898439B2 (en) * | 2009-07-17 | 2014-11-25 | Macronix International Co., Ltd. | Serial flash memory and address transmission method thereof |
| KR101103068B1 (ko) | 2010-03-31 | 2012-01-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 지연 회로 |
| KR20120119348A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 지연회로 및 메모리의 레이턴시 제어회로 및 신호 지연 방법 |
| US9224442B2 (en) | 2013-03-15 | 2015-12-29 | Qualcomm Incorporated | System and method to dynamically determine a timing parameter of a memory device |
| US11270758B2 (en) * | 2020-07-29 | 2022-03-08 | Micron Technology, Inc. | Apparatuses, systems, and methods for system on chip replacement mode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW349196B (en) * | 1996-10-18 | 1999-01-01 | Ibm | Cached synchronous DRAM architecture having a mode register programmable cache policy |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR100274602B1 (ko) * | 1997-11-20 | 2000-12-15 | 윤종용 | 동기형 메모리 장치 |
-
2000
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-
2001
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813195B2 (en) | 2002-11-20 | 2004-11-02 | Hynix Semiconductor Inc. | Pipe latch circuit for outputting data with high speed |
| US6987705B2 (en) | 2003-10-31 | 2006-01-17 | Hynix Semiconductor Inc. | Memory device with improved output operation margin |
| US7085192B2 (en) | 2003-12-08 | 2006-08-01 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
| CN1627521B (zh) * | 2003-12-08 | 2010-05-26 | 尔必达存储器株式会社 | 半导体集成电路器件 |
| JP2005322379A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 |
| JP2007095257A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子の内部アドレス生成装置 |
| JP2007095261A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ素子 |
| US7529140B2 (en) | 2005-09-29 | 2009-05-05 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US7675810B2 (en) | 2005-09-29 | 2010-03-09 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US7570729B2 (en) | 2006-06-29 | 2009-08-04 | Hynix Semiconductor, Inc. | Mode register set circuit |
| US7768852B2 (en) | 2007-09-05 | 2010-08-03 | Hynix Semiconductor Inc. | Precharge control circuit in semiconductor memory apparatus |
| EP2575137A2 (en) | 2011-09-28 | 2013-04-03 | Elpida Memory, Inc. | Semiconductor device |
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