KR100503850B1 - 기록 회복 시간을 입력 클럭의 함수로 설정하기 위한프로그래밍 매커니즘을 포함하는 클럭 메모리 디바이스 - Google Patents

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Abstract

클럭 메모리 디바이스(clocked memory device)는 자동 프리차지의 명령어가 인에이블된 동안 기록 회복 시간이 입력 클럭의 함수로 동적 설정되도록 할 수 있는 프로그래밍 매커니즘을 포함한다. 바람직한 실시예에서, 이 프로그래밍 매커니즘은 제어 레지스터에 기록된 비트 값에 따라 기록 회복 시간을 지정할 수 있는 프로그램가능 비트들을 가진 제어 레지스터를 포함한다. 예를 들면, 기록 회복 시간은 클럭 사이클 전체로 또는 클럭 사이클의 부분(fractional number)으로 지정될 수 있다. 기록 회복 시간을 동적으로 설정될 수 있는 클럭의 함수로 지정함으로써, 클럭 메모리 디바이스는 넓은 범위의 동작 주파수에 걸쳐 가장 높은 성능으로 사용될 수 있다.

Description

기록 회복 시간을 입력 클럭의 함수로 설정하기 위한 프로그래밍 매커니즘을 포함하는 클럭 메모리 디바이스{CLOCKED MEMORY DEVICE THAT INCLUDES A PROGRAMMING MECHANISM FOR SETTING WRITE RECOVERY TIME AS A FUNCTION OF THE INPUT CLOCK}
본 발명은 일반적으로 메모리 디바이스에 관한 것으로, 특히 클럭(clocked) 메모리 디바이스에 관한 것이다.
현대 전자공학이 우리의 일상 생활로 확산된 것은 대체로 진보된 집적 회로의 개발과 그의 기능 및 그의 비교적인 낮은 가격에 기인한다. 현대의 다양한 전자 시스템에서 한가지 중요한 요소는 메모리이다. 다양한 타입의 메모리 디바이스들이 개발되어 왔다. 스태틱 랜덤 액세스 메모리(Static Random Access Memory: SRAM)는 메모리를 리플레시할 필요없이 디바이스에 전력이 공급되는 한 그의 메모리 내용물을 보존하는 타입의 메모리 디바이스이다. 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)는 그의 메모리 내용물을 보존하기 위해서 계속적으로 리플레시되어야 하는 타입의 메모리 디바이스이다. 그러므로 DRAM용의 보조 회로는 DRAM이 주기적으로 리플레시되어야 하기 때문에 SRAM용의 보조 회로보다 더 복잡하다. 그러나, DRAM의 이점은 각각의 셀의 크기가 더 작으며, SRAM으로 가능한 것보다 휠씬 더 높은 메모리 밀도를 갖는 DRAM을 생성할 수 있다는 것이다.
몇가지 다른 타입의 DRAM들이 개발되어 왔다. 초창기 DRAM은 액세스 시간을 나노초로 지정한 비동기식 DRAM 이었다. 이는 적당한 어드레스와 제어 신호들이 DRAM에 제공되고 데이터가 지정된 액세스 시간 내에 출력 데이터 라인 상에 존재하도록 허가된다는 것을 의미한다. 이후에, 동기식 DRAMs(SDRAMs), 즉 클럭 메모리 디바이스 타입이 클럭 입력을 사용하여 DRAM 디바이스 내의 동작들을 동기화시키기 위해 개발되었다. 그 결과, 액세스 시간이 클럭 사이클로 지정되어 더 높은 데이터 속도를 갖게 되었다. 초창기 SDRAM은 데이터 전송이 클럭 사이클 당 1 회 전송의 비율로 수행되기 때문에 싱글 데이터 속도 디바이스로 알려져 있다. 더 최근의 디바이스들은 데이터 전송이 클럭 사이클 당 2회 전송(클럭의 상승 에지에서 1회와 클럭의 하강 에지에서 1회)의 비율로 수행되기 때문에 더블 데이터 속도(Double data rate: DDR) 디바이스로 알려져 있다.
SDRAM과 같은 클럭 메모리 디바이스에 대한 한가지 중요한 타이밍 파라메터는 최종 데이터 비트가 디바이스에 기록될 때와 디바이스가 그의 프리차지 동작으로 갈 수 있을 때 사이의 시간인 기록 회복 시간으로 알려져 있다. 종래 기술에서, 기록 회복 시간은 디바이스의 소망 동작 조건에 따라 설정되는 비동기 파라메터이다. 기록 회복 시간은 통상적으로 SDRAM 설계의 하드와이어드(hard-wired) 특성이며, 다수의 클럭 사이클 또는 타이머 지연 값 또는 이들 둘의 결합으로 지정될 수 있으며, 통상 나노초(ns)로 지정된다.
SDRAM의 동작 속도는 시간이 지남에 따라 증가해왔지만, 하드와이어드 기록 회복 시간과 관련된 문제점은 분명해졌다. 클럭 메모리 디바이스에서 기록 회복 시간을 동적으로 설정하기 위한 방법없이, 이러한 디바이스들은 넓은 범위의 동작 주파수에 걸쳐 적합한 성능을 제공하지 못할 것이다. 결과적으로, 디바이스 제조자는 특정한 속도 범위에 대해 클럭 메모리 디바이스를 조정하고 그의 하드와이어드 기록 회복 시간을 설정해야 하는데, 이는 클럭 메모리 디바이스의 동작 주파수를 제한할 수 있다.
바람직한 실시예에 따르면, 클럭 메모리 디바이스는 자동 프리차지의 명령어가 인에이블된 동안 기록 회복 시간이 입력 클럭의 함수로 동적으로 설정되도록 할 수 있는 프로그래밍 매커니즘을 포함한다. 바람직한 실시예에서, 이 프로그래밍 매커니즘은 제어 레지스터에 기록된 비트 값에 따라 기록 회복 시간을 지정할 수 있는 프로그램가능 비트들을 가진 제어 레지스터를 포함한다. 예를 들면, 기록 회복 시간은 클럭 사이클 전체로 또는 클럭 사이클의 부분으로 지정될 수 있다. 기록 회복 시간을 동적으로 설정될 수 있는 클럭의 함수로 지정함으로써, 클럭 메모리 디바이스는 넓은 범위의 동작 주파수에 걸쳐 가장 높은 성능으로 사용될 수 있다.
본 발명의 상기 전술한 목적 및 이점과 그외의 목적 및 이점들은 첨부된 도면에 도시된 바와 같은 본 발명의 바람직한 실시예에 관한 하기의 더욱 특정적인 설명으로부터 분명해질 것이다.
본 발명은 동기식 다이내믹 랜덤 액세스 메모리(synchronous dynamic random access memory: SDRAM) 디바이스와 같은 클럭 메모리의 타이밍 파라메터에 관한 것이다. 클럭 메모리 디바이스 또는 SDRAM에 친숙하지 않은 사람들을 위해, 본 발명의 이해를 도울 수 있는 배경 정보가 하기에 간단히 기술된다.
SDRAM에서 기록 회복 시간
SDRAM의 기록 회복 시간은 자동 프리차지 동작에서 최종 데이터 비트가 기록될 때와 SDRAM이 그의 프리차지 동작으로 진행할 수 있을 때 사이의 시간이다. SDRAM에서 프리차지는 2가지 다른 방법으로 수행될 수 있다. 첫번째 방법은 수동 프리차지이며, 여기서, SDRAM에 대한 리플레시 및 다른 제어 기능들을 제공하는 메모리 제어기가 프리차지 동작이 발생할 때를 명백하게 결정한다. 기록 회복 시간은 수동 프리차지 동작을 수행하기 전에는 제어기가 적당한 시간양(즉, 기록 회복 시간)을 단순히 기다릴 수 있기 때문에 수동 프리차지의 경우에서도 (성능이 최적화되지 않더라도) 만족스러울 수 있다. SDRAM에서 프리차지 동작을 수행하기 위한 두번째 방법은, 하나의 동작이 완료되자마자 프리차지 동작이 자동으로 시작되도록 하는 자동 프리차지 커맨드를 실행하는 것이다. 본 명세서에서 제시된 문제점은 SDRAM에서 자동 프리차지 동작 후의 기록 회복 시간에 관한 것이다.
기록 회복 시간은 적당한 디바이스 동작을 보장하기 위해 메모리 제어기에 의해 부합될 필요가 있는 (흔히, 나노초의) 시간 주기로서 일반적으로 지정된다. 동기식 메모리에서 나노초 값으로서, 구성요소의 사용자는 회로의 동작 주파수를 바탕으로 기록 회복 시간을 다수의 클럭 사이클로 변환시키고 최소 기록 회복 시간에 부합하도록 보장하기 위해 적당한 값으로 올림(round up)하여야 한다. SDR SDRAM의 초창기에, 가장 빠른 사이클 시간이 10ns였을 때, 기록 회복을 위해서 1 사이클로 충분하였으며, 이것이 충분하지 않다면, 제조자는 10ns 클럭 지연에 지연을 좀더 부가함으로써 프리차지 시간으로부터 효과적으로 빌려온 작은 시간양 만큼을 10ns 기록 회복 시간에 더할 수 있다. 그러나, 프로세스들이 개선되었기 때문에, 1 사이클 이상의 기록 회복 시간을 요구하는 더 새롭고 더 빠른 디바이스들이 개발되었다. SDRAM이 내부 비동기식 타이머의 전압과 온도 변화 및 프로세스의 변경을 통해 15ns 지연을 정확히 계산할 수 없기 때문에, 원하지 않는 지연을 발생시키지 않고 적당한 시간에 프리차지 동작을 시작하는 것은 어렵다. 부가적으로, 기록 회복을 개선시키기 위해 프리차지로부터 나노초를 빌리는 이러한 기술은 이러한 임계 AC 파라메터들 모두가 고밀도로 압축되어 있기 때문에 더이상 선택사항이 아니다.
상기의 문제점을 해결하기 위하여 최소 기록 회복 시간이 충족되는 것을 보장하기 위한 2가지 방법이 알려져 있다. 첫번째 방법은 간단히 기록 회복에 요구되는 클럭의 개수를 1보다 크게 하는 것이다. 그러한 실행의 일예가 도 1 및 2에 도시되어 있다. 도 1은 종래 기술에서 PC100 또는 PC133 SDR SDRAM으로 알려져 있는 바와 같이, 최종 데이터 입력으로부터 자동 프리차지 동작 2 사이클을 시작하기 위해 동기식 재기록 타이머를 사용하는 싱글 데이터 속도 SDRAM에 대한 기록 회복 시간을 보여주는 타이밍도이다. 이 타이밍도의 최상부 라인은 SDRAM으로의 입력 클럭(CLK)이다. 다음 라인은 커맨드(COM)가 SDRAM에 발행될 때를 도시한다. 도 1의 왼쪽의 커맨드는 자동 프리차지로 기록하는 것을 의미하는 WAP 커맨드이다. COM 라인의 오른쪽 측상의 활성화 커맨드(Act)는 WAP 커맨드에 의해 지정된 동일한 뱅크에 대한 활성화 커맨드라고 가정한다. 바닥 라인은 데이터 라인(DQ) 상의 데이터를 도시한다. 이러한 특정한 예에서, 버스트 길이는 2로 가정하고, 기록 커맨드는 T0의 상승 에지상에서 발행되고 데이터 D0는 T0의 상승 에지에서 기록되며, 데이터 D1은 T1의 상승 에지에서 기록된다고 가정한다. 기록 회복 시간은 tWR로 지정되고, 프리차지 시간은 tRP로 지정된다. tDAL로 언급되는 다른 타이밍 파라메터(최종 Data-in 에서 Activate Latency까지의 시간)는 tWR과 tRP의 합이다. 도 1에 도시된 특정한 종래 기술의 예에서, 기록 회복 시간이 2 클럭 사이클로 고정되고, 프리차지 시간이 3 클럭 사이클로 고정되어, 결과적으로 tDAL이 5 클럭 사이클로 고정된다고 가정한다.
도 2의 챠트는 다양한 다른 클럭 주파수들에 대해 도 1의 타이밍도에 의해 표현되는 SDRAM 디바이스에 대한 기록 회복 시간과 프리차지 시간을 보여준다. 기록 회복 시간은 2 클럭 사이클의 고정된 값으로 지정되기 때문에, 기록 회복 시간은 항상 클럭 주기의 2배가 될 것이다. 유사하게, 프리차지 시간은 3 클럭 사이클의 고정된 값으로 지정되기 때문에, 프리차지 시간은 항상 클럭 주기의 3배가 될 것이다. 기록 회복 시간을 2 사이클로 고정시키려는 이러한 접근 방법이 도 2에 도시된 주파수 범위에서 사용되지만, 이러한 접근 방법은 SDRAM내의 내부 제어를 변경할 수 방법을 제공하지 않기 때문에 더 적은 개수의 클럭을 사용하는 이점을 취할 수 있는 요소들을 더 낮은 주파수에서 실행하도록 하는 문제점이 있다. 2 사이클의 기록 회복 시간을 필요로 하는 요소들은, 기록 회복 시간(tWR)과 프리차지 시간(tRP)의 총합을 함께 나타내는 tDAL 파라메터가 이들 요소는 내부적으로 프리차지 커맨드 발행 전에 2,3,4 또는 그 이상의 사이클을 항상 기다려야 하므로 프리차지 시간의 위반으로 귀결되기 때문에, 기록 회복을 위한 원래의 1 클럭 규격의 이점을 취하는 시스템에 사용될 수 없다. 이는 SDRAM의 프리차지 시간 요구를 만족시키기에는 부적당한 클럭 개수와 ns로 귀결될 것이다. 이러한 문제점이 도 3 및 4에 도시되어 있다.
더블 데이터 속도(double data rate:DDR) SDRAM은 통상적으로 tDAL에 대한 최소 결합 규격으로 귀결되는 tWR 및 tRP에 대한 최소값을 지정한다. 도 3 및 4의 예에서 프리차지 시간(tRP)이 적어도 15ns이여야 한다고 가정한다. 알려진 PC200 DDR SDRAM에 대한 타이밍도가 도 3에 도시되어 있다. 더블 데이터 속도가 데이터 D0와 데이터 D1-둘다 T1동안 기록됨-으로부터 나온다는 것에 주목해야한다. 데이터 스트로브(DQS) 신호는 DDR SDRAM으로 데이터를 스트로브하기 위해서 사용되고, DO는 DQS의 상승 에지에서 스트로브되며, D1은 DQS의 하강 에지에서 스트로브된다. 12ns의 클럭 주기를 갖는 도 3의 예에서, 2 사이클 재기록 타이머는 기록 회복 시간이 고정된 24ns가 될 것임을 의미한다. 프리차지 시간(tRP)은 통상적으로 다수의 입력 클럭이다. 그러므로, 도 3의 타이밍도에서 볼수 있는 바와 같이, tDAL이 최소 35ns로 지정되는 경우, 3 클럭의 주기는 tDAL의 최소 규격에 부합하는 36ns와 같다. 그러나, 2 사이클 재기록 타이머가 총 36ns에서 24ns를 취하는 경우, 이것은 프리차지 동작을 위해 단지 12ns만을 남기게 된다. 이 12ns 프리차지 시간은 tRP에 대해 최소한으로 지정된 시간인 15ns에 부합하지 않는다.
2 사이클 재기록 타이머를 tDAL에 대한 고정된 시간값과 관련하여 지정하는 것의 문제점이 도 4의 테이블에 그래프로 나타나 있다. 프리차지 시간에 대한 값은 tDAL에서 기록 회복 시간(tWR)을 뺀 후 전체 총 tDAL을 만족시킬 적당한 복수의 클럭 사이클로 조정된다는 것에 주목해야 한다. 그러므로, 7.0의 클럭 주기에서, tWR=14ns이고, tDAL은 35ns이상이어야 하는 경우, tRP가 21ns의 프리차지 시간을 제공하기 위하여 3 클럭 사이클이 선택된다. 유사하게, tRP는 7.5ns와 8.0ns의 클럭 주기들에 대해 3 클럭 사이클이다. 10ns의 클럭 주기에서, 최소 tDAL에 대한 35ns 규격에 부합하기 위해서는 3 사이클의 프리차지가 필요하지 않으므로, tRP는 2 사이클 또는 20ns로 감소될 수 있다. 이처럼, 11ns의 클럭 주기동안, tRP는 22ns 또는 2 사이클이다. 그러나, 클럭 주기가 12ns와 같을 때(도 3에 도시된 바와 같이), tRP는 1 클럭 사이클로 감소될 수 있고 아직까지 tDAL 규격을 만족시킬 수 있다는 것에 주목해야 한다. 그러나, tRP 규격은 tRP가 최소 15ns가 될 것을 요구한다. 클럭 주기가 12ns일 때 tRP에 대한 12ns의 값은 이러한 요구사항에 부합하지 않는다. 유사하게, 13ns와 14ns의 클럭 주기에서 tRP의 값들은 지정된 최소값 15ns 보다 작은 tRP로 또한 귀결된다. 클럭 주기가 15ns와 같을 때, tRP는 최소 15ns를 다시 만족시키는 1 사이클 또는 15ns이다. tWR을 고정된 2 클럭으로 지정하고 tDAL을 최소 35ns으로 지정하는 것은 7.0, 7.5, 8.0, 10, 11 및 15의 클럭 주기의 경우에 만족스러운 성능을 제공한다. 그러나, 12, 13 및 14의 클럭 주기의 경우에, 결과적인 tRP는 최소 15ns 보다 작으며, 이는 의도된 동작 속도에 따라 SDRAM에 대한 잠재적인 양산률 손실로 귀결된다. 프리차지 시간(tRP)에 대한 위반은 도 4에 별표가 표시된 15ns보다 작은 값들로 도시되어 있다. 7.0, 7.5, 8.0, 10, 11 및 15ns의 클럭 주기에서 올바르게 기능하지만 12, 13 및 14ns의 클럭 주기에서 올바르게 기능하지 않는 디바이스를 갖는 것은, 제조자가 기록 회복 시간과 tDAL이 어떻게 지정되는지에 따라 다른 디바이스들에 대해 다른 속도 범위를 지정해야할 것이기 때문에 바람직한 결과가 아니다. 넓은 범위의 동작 주파수에 걸쳐 기록 회복 시간(tWR)과 프리차지 시간(tWR)에 대해 적용가능한 타이밍 파라메터에 부합하는 단일 장치를 갖는 것이 매우 바람직하며, 종래기술에는 그러한 장치가 제공되지 않았다.
기록 회복 시간이 최소한으로 지정된 프리차지 시간(tRP)을 만족시키기 위한 노력으로 하나의 사이클로 감소되면, 그 결과는 도 5 및 6에 도시된 바와 같이 몇몇 주파수에서 기록 회복 시간의 위반이다. 도 5는 tWR이 2 클럭 사이클로부터 1클럭 사이클로 감소되었다는 것을 제외하면 도 3과 같다. 그 결과는 프리차지 시간이 따라서 증가되는 것이다. 기록 회복 시간은 최소 1 클럭 사이클로 지정되고 15ns이하일 수는 없다고 가정한다. 그러나, 도 6에 도시된 바와 같이, 최소 15ns의 기록 회복 시간은 별표가 표시된 tWR 값들에 의해 도시된 바와 같이, 클럭 주기 7.0ns 내지 14ns 동안 위반된다. 싱글 클럭 재기록 타이머를 가진 SDRAM은 클럭 주기가 15ns 또는 그 이상인 더 낮은 클럭 주파수에서만 동작할 것이다. tRP와 관련된 모든 문제점들을 경감하기 위해 tWR을 싱글 클럭 사이클로 감소시키면, tWR과 관련된 새로운 문제점들이 발생한다.
2개의 기록 회복 사이클이 필요할만큼 충분히 빠르게 실행하는 시스템을 지원하면서 1개의 기록 회복 사이클을 필요로 하는 시스템들간의 차이를 보완하기 위한 두번째 방법은 기록 회복 시간의 타이머가 1 이상의 클럭 사이클의 기록 회복 지연을 항상 생성하도록 설계하는 것이다. 이러한 접근 방법이 도 7 내지 9에 도시되어 있다. 도 7의 타이밍도에서, tWR은 15ns의 공칭값을 갖는 온칩 타이머의 함수이다. 그러나, 프로세스, 전압 및 온도 변화로 인하여, tWR에 대한 실제 최소 지연은 10 내지 13ns에서부터 존재할 수 있으며, 실제 최대 지연은, 도 7의 타이밍도의 최하부에 도시된 바와 같이, 17 내지 20ns로부터 존재할 수 있다. 도 8의 챠트에 이러한 변화의 결과가 도시되어 있다. tWR이 10ns 내지 14ns의 최소 극단에 있을 때, tWR은 별표로 표시된 바와 같이 제한되고, 양산률 손실로 귀결된다. 유사하게, tWR이 15ns 내지 20ns의 최고 극단에 있고, tDAL이 최소 35ns으로 지정될 때 tRP의 값은 도 8에서와 같이 감소되고 양산률 손실이 몇몇 제조자들에게 나타날 수 있다.
도 9는 클럭 주기가 12ns로 증가될 때 도 7에 사용된 tWR의 동일한 지연에 대한 타이밍도를 도시한다. 주파수가 낮아질 때, tWR의 지연이 총 지정된 tDAL과 비교하여 커짐에 따라, 도 8에 도시된 바와 같이 tRP는 이들 더 낮은 주파수에서 최소 규격에 위반되게 된다.
메모리 산업에서 어떤 주파수에서 성능을 개선시킬 방법으로서 기록 회복 시간 tWR과 tDAL을 지정하기 위한 다른 시도들이 있어왔지만, 이들 시도들은 넓은 범위의 동작 주파수에 걸쳐서 사용가능한 설계를 제공할 수 없었다. 이는 넓은 범위의 동작 주파수에 걸쳐 동작가능성을 제공하는 방식으로 기록 회복 시간을 지정할 때의 문제점을 해결하고, 장래에 클럭 메모리의 동작 주파수가 더욱 증가할 때의 장래의 설계에 대해서도 적용가능한 해결책에 대한 산업상의 오랜 필요성을 나타낸다. 본 발명의 바람직한 실시예는 tWR을 입력 클럭의 함수로서, 바람직하게는 입력 클럭의 선택된 개수의 사이클 또는 입력 클럭 사이클의 부분으로 동적으로 지정할 수 있는 간단하지만 정밀한 해결책을 제시함으로써 이러한 오랜 필요성에 부합한다.
본 발명의 바람직한 실시예에 따르면, 클럭 메모리 디바이스는 실행 시간에서 클럭 메모리 디바이스의 기록 회복 시간을 동적으로 설정할 수 있는 프로그래밍 매커니즘을 포함한다. 여기서 "실행 시간(run-time)"이란 용어는 사용될 타겟 시스템에서 클럭 메모리 디바이스에 전력이 공급될 때의 시간을 나타내기 위해 사용된다. 바람직한 실시예는 클럭 메모리의 기록 회복 시간을 동적으로(즉, 클럭 메모리가 동작중 일 때) 설정하거나 변경할 수 있는 임의의 프로그래밍 매커니즘으로 확장된다.
본 발명의 특정한 일 실시예는 관련 기술상 알려진 바와 같이 디바이스의 기록 회복 시간이 하드 와이어드가 아니라 클럭 주파수의 함수로서 동적으로 설정되도록 할 수 있는 1 또는 그 이상의 비트를 포함하는 제어 레지스터를 사용한다. 기록 회복 시간은 디바이스에 대한 입력 클럭의 다수의 전체 클럭 사이클 또는 부분적 클럭 사이클로서 바람직하게 설정된다. 기록 회복 시간이 동적으로 설정되도록 함으로써, 그 디바이스가 사용되는 시스템은 그 시스템이 디바이스에 공급하는 클럭 속도에 따라 적당한 동작을 위한 디바이스를 구성할 수 있다. 바람직한 실시예는 디바이스의 양산율에 영향을 주지 않고 하나의 설계가 넓은 범위의 동작 주파수에서 사용가능하도록 할 수 있다.
도 10을 참조하면, 바람직한 실시예에 따른 방법(1000)은 디바이스가 실제로 실행할 클럭 속도로부터 소망 기록 회복 시간을 나노초로 결정함으로써 시작한다. 다음으로, 나노초의 시간은 소망 기록 회복 시간을 만족시키기 위해 요구되는 다수의 클럭들로 변환된다(단계 1020). 클럭의 개수는 최종 클럭 사이클에 의해 정의된 윈도우내에 소망 기록 회복 시간을 포함하기 위하여 필요한 클럭 사이클의 개수를 결정함으로써 선택된다. 마지막으로, 기록 회복 시간 동안의 클럭 사이클의 소망 개수가 단계(1020)에서 결정되었다면, 디바이스내의 제어 레지스터의 적당한 비트들이 기록 회복을 위한 클럭 사이클의 개수를 제공하기 위해 프로그램된다(단계 1030). 이러한 방식으로, 방법(1000)은 그의 소망 동작 주파수에 따라 클럭 메모리 디바이스에서 기록 회복 시간을 동적으로 설정하는 간단하고 유연성있는 방법을 제공한다.
도 10의 단계(1030)와 관련하여 상기 설명된 바와 같이, 제어 레지스터 내의 적당한 비트에 기록함으로써 기록 회복 시간을 위한 클럭의 적당한 개수가 설정될 수 있다. 바람직한 실시예들에 따른 적당한 제 1 실시예는 tWR의 사이클 개수를 규정하기 위해 DDR SDRAM의 확장 모드 레지스터(EMRS)내의 정의되지 않은 비트를 사용한다. 도 11을 참조하면, 바람직한 실시예에 따른 확장 모드 레지스터(EMRS)는 A0,A1,A2,BA0 및 BA1에 대한 종래 기술의 정의를 포함하고, 또한 기록 회복 시간을 SDRAM 디바이스의 입력 클럭의 함수로 동적으로 설정할 수 있는 A3 및 A4에 대한 새로운 정의를 포함한다. 도 12는 출력 버스 상의 데이터 제공 타이밍을 제어하는 지연 동기 루프인 DLL(delay lock loop)을 인에이블하고 디스에이블하기 위한 값들을 도시한다. 도 13은 SDRAM 디바이스의 드라이브 세기를 조정하기 위한 값들을 도시한다. 도 14는 출력(통상적으로 Q로 표시됨) FET Control을 나타내는 QFC를 인에이블하고 디스에이블하기 위한 값들을 보여준다. 도 15는 기록 회복 시간(tWR)을 SDRAM 디바이스에 대한 입력 클럭의 다수의 사이클로서 지정하기 위한 바람직한 실시예에 따른 적당한 값들을 보여준다. A4와 A3가 둘다 0이면, 기록 회복 시간(tWR)은 2 사이클로 설정된다. A4가 0이고 A3가 1이면, 기록 회복 시간(tWR)은 3 사이클로 설정된다. A4가 1로 설정되고 A3가 0으로 설정되면, 기록 회복 시간(tWR)은 4 사이클로 설정된다. A4와 A3가 둘다 1이면, 기록 회복 시간(tWR)은 5 사이클로 설정된다. 도 16은 BA1이 0이고 BA0가 1이며, EMRS내의 상기 A4의 모든 비트들이 0일 때, 정상 동작 모드를 정의하는 A4-A0내의 값들이 유효하다는 것을 보여준다. 모든 다른 상태들은 예약된다. 본 발명이 종래 기술보다 2 비트를 더 사용하기 때문에 0인 어드레스 비트의 개수는 종래 기술의 An-A3에서 본 발명의 An-A5로 감소한다는 것에 주목해야 한다.
확장 모드 레지스터(EMRS)를 사용하여 기록 회복 시간을 동적으로 설정하기 위한 다른 방식이 DDR II SDRAM에 대해 도 17-24에 도시되어 있다. DDR II SDRAM에 대한 규격은 일반적으로 정의되어 있으므로, 도 17에 도시된 비트의 위치와 기능은 승인되면 최종 규격으로부터 변경될 수 있음에 주목해야 한다. 도 17의 EMRS는 A0,A1,A2,BAO 및 BA1에 정의된 동일한 종래 기술의 파라메터들을 포함한다. 그러나, A5-A3는 SDRAM에 대한 부가적인 대기시간을 정의하는 새로운 비트들이다. A6는 SDRAM의 출력 임피던스를 조정할 수 있는 새로운 비트이다. A9-A7는 SDRAM의 기록 회복 시간을 동적으로 설정하기 위해 사용되는 비트들이다. 도 18, 19 및 20은, 이들이 알려진 확장 모드 레지스터에서 정의되는 종래 기술의 파라메터들이기 때문에 대응하는 도 12, 13 및 14와 동일하다. 도 21은 A5-A3에 적당한 값들을 기록함으로써 SDRAM 디바이스에 대한 부가적인 대기시간을 동적으로 설정하기 위한 방법을 보여준다. A5-A3=000이면, 부가적인 대기시간은 0이다. 도 21에 도시된 바와 같이, A5-A3을 적당하게 설정하는 것은 부가적인 대기시간을 1 사이클, 2 사이클, 3 사이클 또는 4 사이클로 설정하는 것으로 귀결된다. 부가적인 대기시간은제안된 DDR II SDRAM 규격서에서 "게시된(posted)" 판독 또는 기록 커맨드가 디바이스에 송출될 때까지 사용자 프로그램가능 대기시간을 설명하기 위해 사용된 용어이다.
도 22는 SDRAM 디바이스의 출력 임피던스를 조정하기 위해 비트 A6에 기록될 수 있는 값들을 도시한다. 상기 설명된 부가적인 대기시간과 같이, 출력 임피던스를 조정하기 위해 하나의 비트를 제공하는 것은 DDR II SDRAM에 대해 제안된 다른 특징이다. 도 23은 기록 회복 시간 tWR을 2에서 6 사이클까지의 선택된 값으로 설정하기 위해 A9-A7에 기록될 수 있는 여러 값들을 보여준다. 도 24는 정상 동작 동안 예상될 수 있는 유효 결합으로 귀결되는 EMRS의 값들의 구성을 도시하며, 모든 다른 상태들은 예약된다.
SDRAM에서 제어 레지스터내의 적당한 비트에 기록하는 것에 의해 기록 회복 시간을 소망 개수의 클럭 사이클로 설정함으로써, 하나의 SDRAM은 넓은 범위의 다른 동작 주파수에서 사용될 수 있다. tDAL이 아직 35ns의 값으로 지정되어 있다고 가정한다. 도 25의 챠트를 참조하면, tWR을 적당한 개수의 클럭 사이클로 설정하는 것은 양산율 지식 개선으로 인하여 기록 회복 시간이 15ns 에서 14ns 까지 감소될 수 있다고 가정하면 테이블의 왼쪽에 도시된 동작 규격 모두를 만족시키는 디바이스로 귀결될 수 있다. tWR을 선택된 개수의 사이클로 tDAL을 고정된 시간(예을 들면, 35ns)으로 지정함으로써, 프리차지 시간 tRP에 대한 대응하는 시간과 사이클의 결과적인 개수가 도시된다. 기록 회복 시간(tWR)을 선택된 개수의 클럭 사이클로 신중하게 선택함으로써 넓은 범위의 동작 주파수에 걸쳐 적합한 동작을 보장할 수 있다는 것을 알 수 있다. 도 26은 또한 클럭 메모리 디바이스에서 기록 회복 시간을 동적으로 지정함으로써 동작 주파수가 증가할 때 상기 디바이스가 계속해서 사용되도록 하는 방법을 도시하고 있다. 2.5ns의 클럭 주기에서, 5 클럭 사이클이 기록 회복 시간(tWR)에 대해 요구되고, 8 클럭 사이클이 프리차지 시간(tRP)에 요구되며, 디바이스는 기록 회복 시간이 양산율 지식 개선으로 인해 12ns까지 더욱 감소될 수 있는 것으로 가정할 때에도 아직까지 이러한 값들로 올바르게 동작할 것이다. 부가적으로, 어떤 디바이스가 2.5ns 클럭 주기로 동작할 수는 없지만 5.5ns 클럭 주기로 동작할 수 있다면, 기록 회복 시간(tWR)은 3 사이클(도 26에 도시되어 있는 바와 같이)로 설정될 수 있고, 디바이스는 무용화되지 않고 더 낮은 주파수 범위로 하위 분류될 수 있다. 이런 방식으로 디바이스들은 그의 동작 주파수에 따라 분류될 수 있으므로, 양산율을 극대화할 수 있다. tWR과 tRP의 값들은 바람직한 실시예에 따라 tWR을 부분적 클럭 사이클로 지정함으로써 (양산율 지식 개선을 가정하지 않은 값들과 같은) tWR에 대한 임의의 최소값을 만족시키기 위해 도 25와 26에서와 같이 또한 조정될 수 있다는 것에 주목해야 한다.
기존의 제어 레지스터 내에서 사용되지 않는 비트를 사용하여 SDRAM 디바이스에 대한 기록 회복 시간을 동적으로 설정하는 장점은 이 디바이스에 전력이 초기 공급될 때 이들 제어 레지스터가 구성되며 기존의 레지스터에 이미 존재하는 일부 새로운 비트에 기록함으로써 오버헤드를 발생시키지 않는다는 것이다. 바람직한 실시예는 기록 회복 시간(tWR)에 대해 디바이스 내에서 프로그램되는 사이클의 개수에 따라 넓은 범위의 동작 주파수에 걸쳐 SDRAM 디바이스를 거의 보편화되도록 하는 간단하지만 강력한 방법을 제공한다.
기록 회복 시간을 동적으로 설정할 수 있는 비트를 가진 제어 레지스터를 제공하는 것은 관련 기술분야의 당업자들에게 자명한 것이 아니다. 상기 개요부는 문제점을 명확히 정의하고, 그 문제점을 해결하기 위한 2가지 종래 기술의 접근방법을 설명하였다. SDRAM은 대략 1994년 이래로 존재해 왔으며, 디바이스에 대한 다른 동작 파라메터를 프로그래밍할 수 있는 다양한 다른 반도체 디바이스들이 있으며, SDRAM 디바이스 상에서 기록 회복 시간에 대한 프로그램가능 특징을 제공하는 것은 종래 기술에서 제공되거나 제시되지 않았다. 포워드(forward)와 백워드(backward) 모두에서 확장성을 허용하는 간단한 해결책을 이 산업분야에서의 오랜 필요성과 결합하는 것은 본 발명이 이루어진 시점에서 관련 기술분야의 당업자들에게 자명하지 않은 SDRAM 디바이스로 귀결된다.
본 명세서에서 바람직한 실시예를 참조로 기재된 바와 같이 본 발명은 종래 기술에 비해 현저한 개선점을 제공한다. 디바이스의 기록 회복 시간을 결정하는 클럭 메모리 디바이스내의 제어 레지스터에서 비트들을 정의함으로써, 디바이스는 넓은 범위의 동작 주파수에 걸쳐 올바르게 기능하도록 동적으로 프로그래밍될 수 있다. 많은 다른 동작 주파수들에 적합한 단일 클럭 메모리 디바이스를 제공하는 것은, 제조자가 제조할 필요가 있는 부품 타입을 더 적게 하고 디바이스의 소비자가 구매할 필요가 있는 부품 타입의 개수를 더 적게 하는 것으로 귀결되어, 제조자가 동일한 범위의 동작 속도에 걸쳐 동작하도록 몇개의 다른 하드 와이어드 설계를 요구하는 종래 기술의 접근방법과 비교하여 더 큰 효율성과 더 많은 이점을 제공하는 것으로 귀결된다. 관련 기술분야의 당업자에 의해 본 발명의 범위 내에서 많은 변경들이 가능하다는 것은 자명하다. 그러므로, 본 발명의 그의 바람직한 실시예를 참조로 도시되고 설명되어 있지만, 본 발명의 이론과 범위에서 벗어나지 않은 범위내에서 당업자들에 의해 형태와 세부사항의 상기 변경 및 다른 변경들이 이루어질 수 있는 것으로 이해해야 한다. 예를 들면, SDRAM은 클럭 메모리의 하나의 특정한 예로서 여기에 언급되어 있다. 그러나, 바람직한 실시예들은 입력 클럭 신호를 사용하여 동기화되는 임의의 모든 메모리 디바이스로 확장된다. 부가적으로, 바람직한 실시예가 기록 회복 시간을 전체 클럭 사이클로 지정하는 것과 관련하여 상기에 설명되어 있지만, 이 바람직한 실시예들은 기록 회복 시간을 또한 명백하게 부분적인 클록 사이클로 지정하는 것으로 확장될 수 있다. 본 명세서에서 사용되는 "부분적(fractional)"이란 용어는 분수, 소수 또는 다른 표현을 사용하여 지정되든지, 전체 클럭 사이클이 아닌 클럭 사이클의 임의의 부분을 의미하는 것으로 넓은 의미로 사용된다. 부가적으로, "프로그래밍 매커니즘"이란 용어는 본 명세서의 바람직한 실시예에서 기록 회복 시간을 입력 클럭의 함수로 지정할 수 있는 제어 레지스터내의 비트로서 정의되었다. 그러나, 바람직한 실시예는 사용된 특정 매커니즘과 관계없이, 클럭 메모리 디바이스의 기록 회복 시간을 동적으로 설정하기 위한 임의의 매커니즘으로 확장된다는 것에 주목해야 한다.
상기 설명한 바와 같이, 본 발명에 따르면, 클럭 메모리 디바이스의 기록 회복 시간을 동적으로 설정할 수 있는 프로그래밍 매커니즘을 제공함으로써, 디바이스의 양산율에 영향을 주지 않고 하나의 설계가 넓은 범위의 동작 주파수에서 사용가능하도록 할 수 있다.
도 1은 종래 기술에 따른 싱글 데이터 속도(single data rate: SDR) 동기식 다이내믹 랜덤 액세스 메모리(synchronous dynamic random access memory: SDRAM) 디바이스의 다른 타이밍 파라메터에 관한 기록 회복 시간을 보여주는 타이밍도.
도 2는 tDAL이 5 클럭 사이클의 고정된 값으로 지정될 때 클럭 주파수가 7.0 에서 15ns까지 변화하는 경우의 도 1의 타이밍도에 대한 기록 회복 시간(tWR)과 프리차지 시간(tRP)를 도시하는 테이블도.
도 3은 종래 기술에 따라 기록 회복 시간이 2 클럭 사이클로 고정될 때 더블 데이터 속도(double data rate: DDR) SDRM 디바이스의 다른 타이밍 파라메터에 관한 기록 회복 시간을 보여주는 타이밍도.
도 4는 tDAL이 나노초의 최소 시간값으로 지정될 때 클럭 주파수가 7.0ns에서 15ns까지 변화하는 경우 기록 회복 시간이 도 4에 도시된 바와 같이 2 클럭 사이클로 고정될 때 기록 회복 시간(tWR)과 프리차지 시간(tRP)을 보여주는 테이블도.
도 5는 종래 기술에 따라 기록 회복 시간이 1 클럭으로 고정될 때 DDR SDRAM 디바이스에 대한 다른 타이밍 파라메터에 관한 기록 회복 시간을 보여주는 타이밍도.
도 6은 tDAL이 나노초의 최소 시간값으로 지정될 때 클럭 주파수가 7.0 ns에서 15ns까지 변화하는 경우 기록 회복 시간이 도 5에 도시된 바와 같이 1 클럭 사이클로 고정될 때 기록 회복 시간(tWR)과 프리차지 시간(tRP)을 보여주는 테이블도.
도 7은 종래 기술에 따라 기록 회복 시간이 나노초의 고정된 내부 지연 시간으로 설정될 때 DDR SDRAM 디바이스에 대한 다른 타이밍 파라메터에 관한 기록 회복 시간을 보여주는 타이밍도.
도 8은 tDAL이 나노초의 고정된 시간값으로 지정될 때 타이머 지연이 10에서 20ns까지 변화하는 경우 기록 회복 시간이 도 7에 도시된 바와 같이 고정된 내부 지연 시간으로 지정될 때 기록 회복 시간(tWR)과 프리차지 시간(tRP)을 보여주는 테이블도.
도 9는 종래 기술에 따라 기록 회복 시간이 고정된 내부 지연 시간으로 설정되고 SDRAM이 도 7에 도시된 것보다 느린 클럭 속도로 동작될 때 DDR SDRAM 디바이스에 대한 다른 타이밍 파라메터에 관한 기록 회복 시간을 보여주는 타이밍도.
도 10은 바람직한 실시예에 따라 클럭 메모리 디바이스의 기록 회복 시간을 동적으로 설정하는 방법의 흐름도.
도 11은 DDR SDRM에 대한 바람직한 실시예들에 따른 확장 모드 레지스터(EMRS)의 적합한 제 1 실행을 보여주는 블록도.
도 12 내지 16은 도 11에 도시된 EMRS의 적당한 비트에 값들을 기록함으로써 프로그램될 수 있는 바람직한 실시예들에 따른 파라메터들을 보여주는 각각의 블록도.
도 17은 DDR II SDRAM에 대한 바람직한 실시예에 따른 EMRS 레지시터의 적합한 제 2 실행을 보여주는 블록도.
도 18 내지 24는 도 17에 도시된 EMR의 적당한 비트에 값들을 기록함으로써 프로그램될 수 있는 바람직한 실시예들에 따른 파라메터들을 보여주는 각각의 블록도.
도 25는 클럭 주파수가 5.0ns 에서 15ns까지 변화할 때 기록 회복 시간이 다양한 타입의 클럭 메모리에서 동적으로 설정될 수 있을 때 기록 회복 시간(tWR)과 프리차지 시간(tRP)을 보여주는 테이블도.
도 26은 더 빠른 클럭 주파수에 의해 상기 바람직한 실시예들의 상기 해결책의 확장성을 도시하기 위해 클럭 주파수가 2.5ns 에서 7.0 ns까지 변화할 때 기록 회복 시간이 클럭 메모리에서 동적으로 설정될 수 있을 때 기록 회복 시간(tWR)과 프리차지 시간(tRP)을 보여주는 테이블도.

Claims (19)

  1. 클럭(clocked) 메모리 디바이스에 있어서,
    다수의 메모리 셀과,
    상기 다수의 메모리 셀을 액세스하기 위한 타이밍 신호를 제공하는 클럭 입력, 및
    실행 시간에 상기 클럭 메모리 디바이스의 기록 회복 시간을 동적으로 지정하도록 하는 프로그래밍 매커니즘
    을 포함하는 클럭 메모리 디바이스.
  2. 제 1 항에 있어서, 상기 프로그래밍 매커니즘은 상기 클럭 메모리 디바이스의 기록 회복 시간을 상기 클럭 입력의 함수로서 지정하기 위한 적어도 하나의 비트를 포함하는 적어도 하나의 제어 레지스터를 포함하는, 클럭 메모리 디바이스.
  3. 제 2 항에 있어서, 상기 적어도 하나의 제어 레지스터는 상기 클럭 메모리 디바이스의 기록 회복 시간을 지정하는 다수의 비트들을 가진 하나의 레지스터를 포함하는, 클럭 메모리 디바이스.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 기록 회복 시간은 상기 클럭 입력의 함수로 지정되는 클럭 메모리 디바이스.
  7. 제 1 항에 있어서, 상기 기록 회복 시간은 상기 클럭 입력 사이클 개수로 지정되는 클럭 메모리 디바이스.
  8. 제 1 항에 있어서, 상기 기록 회복 시간은 상기 클럭 입력 사이클의 부분(fractional number)으로 지정되는 클럭 메모리 디바이스.
  9. 삭제
  10. 클럭 메모리 디바이스의 동작 특성을 결정하기 위한 방법에 있어서,
    (1) 실행 시간에 상기 클럭 메모리 디바이스의 기록 회복 시간을 동적으로 지정하도록 하는 프로그래밍 매커니즘을 상기 클럭 메모리 디바이스 내에 제공하는 단계와,
    (2) 상기 프로그래밍 매커니즘을 사용하여 상기 클럭 메모리 디바이스의 기록 회복 시간을 실행 시간에 지정하는 단계
    를 포함하는 클럭 메모리 디바이스의 동작 특성 결정 방법.
  11. 제 10 항에 있어서,
    상기 단계 (1)은 상기 클럭 메모리 디바이스의 기록 회복 시간을 지정하기 위한 적어도 하나의 비트를 포함하는 적어도 하나의 제어 레지스터를 제공하는 단계를 포함하며,
    상기 단계 (2)는 상기 클럭 메모리 디바이스의 기록 회복 시간을 지정하기 위해 상기 적어도 하나의 제어 레지스터 내의 상기 적어도 하나의 비트에 기록하는 단계를 포함하는
    클럭 메모리 디바이스의 동작 특성 결정 방법.
  12. 제 11 항에 있어서, 상기 단계 (1)은 상기 클럭 메모리 디바이스의 기록 회복 시간을 지정하기 위한 적어도 하나의 비트를 포함하는 확장 모드 레지스터를 제공하는 단계를 포함하며, 상기 단계 (2)는 상기 확장 모드 레지스터에 기록하는 단계를 포함하는 클럭 메모리 디바이스의 동작 특성 결정 방법.
  13. 제 11 항에 있어서,
    상기 클럭 메모리 디바이스에 대한 동작 클럭 속도로부터 소망 기록 회복 시간을 결정하는 단계와,
    상기 소망 기록 회복 시간을 만족시키기 위해 요구되는 클럭 사이클의 개수를 상기 소망 기록 회복 시간으로부터 결정하는 단계를 포함하며,
    상기 단계 (2)는 상기 클럭 메모리 디바이스에 대한 상기 기록 회복 시간의 클럭 사이클 개수를 지정하기 위해 상기 적어도 하나의 제어 레지스터 내의 상기 적어도 하나의 비트에 기록하는 단계를 포함하는 클럭 메모리 디바이스의 동작 특성 결정 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 10 항에 있어서, 상기 클럭 메모리 디바이스에서 프리차지 시간과 기록 회복 시간의 합에 대한 최소값을 지정하고, 상기 기록 회복 시간을 상기 지정된 최소값의 함수로 선택하는 단계를 더 포함하는 클럭 메모리 디바이스의 동작 특성 결정 방법.
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