JP2002324399A - 書込み回復時間を入力クロックの関数として設定するためのプログラミング機構を含むクロック式メモリ・デバイス - Google Patents
書込み回復時間を入力クロックの関数として設定するためのプログラミング機構を含むクロック式メモリ・デバイスInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
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- G11C2207/2254—Calibration
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 書込み回復時間を入力クロックの関数として
設定するためのプログラミング機構を含むクロック式メ
モリ・デバイスを提供すること。 【解決手段】 クロック式メモリ・デバイスは、自動プ
レチャージが使用可能にされた状態でコマンド中に書込
み回復時間を入力クロックの何らかの関数として動的に
設定することを可能にするプログラミング機構を含む。
好ましい実施形態では、このプログラミング機構は、制
御レジスタを含み、この制御レジスタは、そこに書き込
まれるビット値に応じて書込み回復時間を指定すること
を可能にするプログラマブル・ビットを備えている。例
えば、整数のクロック・サイクルまたは分数のクロック
・サイクルとして書込み回復時間を指定することが可能
である。動的に設定することができるクロックの関数と
して書込み回復時間を指定することにより、広い範囲の
動作周波数にわたってクロック式メモリ・デバイスをそ
の最高のパフォーマンス能力で使用することができる。
設定するためのプログラミング機構を含むクロック式メ
モリ・デバイスを提供すること。 【解決手段】 クロック式メモリ・デバイスは、自動プ
レチャージが使用可能にされた状態でコマンド中に書込
み回復時間を入力クロックの何らかの関数として動的に
設定することを可能にするプログラミング機構を含む。
好ましい実施形態では、このプログラミング機構は、制
御レジスタを含み、この制御レジスタは、そこに書き込
まれるビット値に応じて書込み回復時間を指定すること
を可能にするプログラマブル・ビットを備えている。例
えば、整数のクロック・サイクルまたは分数のクロック
・サイクルとして書込み回復時間を指定することが可能
である。動的に設定することができるクロックの関数と
して書込み回復時間を指定することにより、広い範囲の
動作周波数にわたってクロック式メモリ・デバイスをそ
の最高のパフォーマンス能力で使用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・デバイス
に関し、より詳細には、クロック式メモリ・デバイスに
関する。
に関し、より詳細には、クロック式メモリ・デバイスに
関する。
【０００２】
【従来の技術】日常生活における最新エレクトロニクス
の普及は、高機能集積回路が存在し、機能性が高く、相
対的に低コストであることにその多くを負っている。多
くの最新エレクトロニクス・システム内の１つの重要な
構成要素は、メモリである。様々な型のメモリ・デバイ
スが開発されている。スタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）は、そのメモリをリフレッシュ
する必要がなく、デバイスに電力が供給されている限り
そのメモリ内容を保持する型のメモリ・デバイスであ
る。ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）は、その内容を維持するために、常にリフレッシ
ュしなければならない型のメモリ・デバイスである。し
たがって、ＤＲＡＭ用のサポート回路は、ＤＲＡＭが定
期的にリフレッシュされなければならないため、ＳＲＡ
Ｍ用のものよりも複雑である。ただし、ＤＲＡＭの利点
は、その各セルがより小さいことであり、これによりＳ
ＲＡＭの場合よりもずっと高いメモリ密度を有するＤＲ
ＡＭを構築することが可能である。
の普及は、高機能集積回路が存在し、機能性が高く、相
対的に低コストであることにその多くを負っている。多
くの最新エレクトロニクス・システム内の１つの重要な
構成要素は、メモリである。様々な型のメモリ・デバイ
スが開発されている。スタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）は、そのメモリをリフレッシュ
する必要がなく、デバイスに電力が供給されている限り
そのメモリ内容を保持する型のメモリ・デバイスであ
る。ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）は、その内容を維持するために、常にリフレッシ
ュしなければならない型のメモリ・デバイスである。し
たがって、ＤＲＡＭ用のサポート回路は、ＤＲＡＭが定
期的にリフレッシュされなければならないため、ＳＲＡ
Ｍ用のものよりも複雑である。ただし、ＤＲＡＭの利点
は、その各セルがより小さいことであり、これによりＳ
ＲＡＭの場合よりもずっと高いメモリ密度を有するＤＲ
ＡＭを構築することが可能である。
【０００３】いくつかの異なる型のＤＲＡＭが開発され
ている。最初のＤＲＡＭは、アクセス時間をナノ秒（ｎ
ｓ）単位で指定する非同期ＤＲＡＭであった。これは、
適切なアドレスおよび適切な制御信号がＤＲＡＭに加え
られ、指定されたアクセス時間内にデータが出力データ
回線上に存在することが保証されることを意味する。そ
の後、ＤＲＡＭデバイス内の動作を同期するのにクロッ
ク入力を使用する、ある型のクロック式メモリ・デバイ
スである同期ＤＲＡＭ（ＳＤＲＡＭ）が開発された。そ
の結果、アクセス時間がクロック・サイクルで指定され
て、より高いデータ速度が得られる。最初のＳＤＲＡＭ
は、毎クロック・サイクルに１回の転送の速度でデータ
転送が行われるため、シングル・データ速度デバイスと
して知られるようになった。より新しいデバイスは、毎
クロック・サイクルに２回（クロックの立上りで１回、
またクロックの立下りで１回）の転送速度でデータ転送
が行われるため、ダブル・データ速度（ＤＤＲ）デバイ
スとして知られている。
ている。最初のＤＲＡＭは、アクセス時間をナノ秒（ｎ
ｓ）単位で指定する非同期ＤＲＡＭであった。これは、
適切なアドレスおよび適切な制御信号がＤＲＡＭに加え
られ、指定されたアクセス時間内にデータが出力データ
回線上に存在することが保証されることを意味する。そ
の後、ＤＲＡＭデバイス内の動作を同期するのにクロッ
ク入力を使用する、ある型のクロック式メモリ・デバイ
スである同期ＤＲＡＭ（ＳＤＲＡＭ）が開発された。そ
の結果、アクセス時間がクロック・サイクルで指定され
て、より高いデータ速度が得られる。最初のＳＤＲＡＭ
は、毎クロック・サイクルに１回の転送の速度でデータ
転送が行われるため、シングル・データ速度デバイスと
して知られるようになった。より新しいデバイスは、毎
クロック・サイクルに２回（クロックの立上りで１回、
またクロックの立下りで１回）の転送速度でデータ転送
が行われるため、ダブル・データ速度（ＤＤＲ）デバイ
スとして知られている。
【０００４】ＳＤＲＡＭなどのクロック式メモリ・デバ
イスの１つの重要なタイミング・パラメータは、書込み
回復時間として知られている。これは、デバイスに最後
のデータ・ビットが書き込まれた時点から、このデバイ
スがプレチャージ動作に入ることができる時点までの間
の時間である。従来の技術では、書込み回復時間はデバ
イスに関する予期される動作条件に応じて設定される非
同期パラメータである。通常、書込み回復時間は、ＳＤ
ＲＡＭ設計のハードワイヤ式フィーチャであり、クロッ
ク・サイクル数で、またはタイマ遅延値で、またはこれ
ら両方の組合せで指定することができるが、通常はナノ
秒（ｎｓ）で指定される。
イスの１つの重要なタイミング・パラメータは、書込み
回復時間として知られている。これは、デバイスに最後
のデータ・ビットが書き込まれた時点から、このデバイ
スがプレチャージ動作に入ることができる時点までの間
の時間である。従来の技術では、書込み回復時間はデバ
イスに関する予期される動作条件に応じて設定される非
同期パラメータである。通常、書込み回復時間は、ＳＤ
ＲＡＭ設計のハードワイヤ式フィーチャであり、クロッ
ク・サイクル数で、またはタイマ遅延値で、またはこれ
ら両方の組合せで指定することができるが、通常はナノ
秒（ｎｓ）で指定される。
【０００５】時とともにＳＤＲＡＭの動作速度が増大す
るにつれ、書込み回復時間がハードワイヤ式であること
の問題が明白になっている。クロック式メモリ・デバイ
ス内で書込み回復時間を動的に設定する方策がなけれ
ば、これらのデバイスは、広い範囲の動作周波数にわた
って十分なパフォーマンスを提供しないことになる。そ
の結果、デバイス製造業者は、クロック式メモリ・デバ
イスを調整し、指定範囲の速度に合わせてそのハードワ
イヤ式書込み回復時間を設定しなければならないことに
なる。これは、クロック式メモリ・デバイスの動作周波
数を制限する可能性がある。
るにつれ、書込み回復時間がハードワイヤ式であること
の問題が明白になっている。クロック式メモリ・デバイ
ス内で書込み回復時間を動的に設定する方策がなけれ
ば、これらのデバイスは、広い範囲の動作周波数にわた
って十分なパフォーマンスを提供しないことになる。そ
の結果、デバイス製造業者は、クロック式メモリ・デバ
イスを調整し、指定範囲の速度に合わせてそのハードワ
イヤ式書込み回復時間を設定しなければならないことに
なる。これは、クロック式メモリ・デバイスの動作周波
数を制限する可能性がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、書込
み回復時間を入力クロックの関数として設定するための
プログラミング機構を含むクロック式メモリ・デバイス
を提供することである。
み回復時間を入力クロックの関数として設定するための
プログラミング機構を含むクロック式メモリ・デバイス
を提供することである。
【０００７】
【課題を解決するための手段】好ましい実施形態によれ
ば、クロック式（clocked）メモリ・デバイスは、自動
プレチャージを入力クロックの何らかの関数として動的
に設定することができるようにした、コマンド中に書込
み回復時間を可能にするプログラミング機構を含む。好
ましい実施形態では、このプログラミング機構は制御レ
ジスタを含み、そのプログラマブル・ビットにより、こ
の制御レジスタに書き込まれたビット値に応じて書込み
回復時間を指定することが可能になっている。例えば、
書込み回復時間は、整数または分数のクロック・サイク
ルとして指定することが可能である。書込み回復時間を
動的に設定可能なクロックの関数として指定することに
より、広い範囲の動作周波数にわたり、クロック式メモ
リ・デバイスをその最高のパフォーマンス能力で使用す
ることができる。
ば、クロック式（clocked）メモリ・デバイスは、自動
プレチャージを入力クロックの何らかの関数として動的
に設定することができるようにした、コマンド中に書込
み回復時間を可能にするプログラミング機構を含む。好
ましい実施形態では、このプログラミング機構は制御レ
ジスタを含み、そのプログラマブル・ビットにより、こ
の制御レジスタに書き込まれたビット値に応じて書込み
回復時間を指定することが可能になっている。例えば、
書込み回復時間は、整数または分数のクロック・サイク
ルとして指定することが可能である。書込み回復時間を
動的に設定可能なクロックの関数として指定することに
より、広い範囲の動作周波数にわたり、クロック式メモ
リ・デバイスをその最高のパフォーマンス能力で使用す
ることができる。
【０００８】本発明の前記その他の特徴および利点は、
添付の図面に示す本発明の好ましい実施形態についての
以下のより詳細な説明から明らかとなろう。
添付の図面に示す本発明の好ましい実施形態についての
以下のより詳細な説明から明らかとなろう。
【０００９】本発明の好ましい実施形態を以下に添付の
図面に関連して説明する。それらの図面では、同じ符号
は同じ要素を示す。
図面に関連して説明する。それらの図面では、同じ符号
は同じ要素を示す。
【００１０】
【発明の実施の形態】本発明は、同期ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）デバイスなど
のクロック式メモリ内のタイミング・パラメータに関す
る。クロック式メモリ・デバイスまたはＳＤＲＡＭのこ
とをよく知らない人々のために、下記の簡略な概要によ
り、本発明を読者が理解する助けとなる背景情報を提供
する。
ンダム・アクセス・メモリ（ＳＤＲＡＭ）デバイスなど
のクロック式メモリ内のタイミング・パラメータに関す
る。クロック式メモリ・デバイスまたはＳＤＲＡＭのこ
とをよく知らない人々のために、下記の簡略な概要によ
り、本発明を読者が理解する助けとなる背景情報を提供
する。
【００１１】１．概要 ＳＤＲＡＭ内の書込み回復時間 ＳＤＲＡＭに関する書込み回復時間とは、自動プレチャ
ージ動作で最後のデータ・ビットが書き込まれた時点か
ら、ＳＤＲＡＭがそのプレチャージ動作に入ることがで
きる時点までの間の時間である。ＳＤＲＡＭ内のプレチ
ャージは、２つの方式で実行することができる。第１の
方式は、手動プレチャージであり、ＳＤＲＡＭに対して
リフレッシュ機能およびその他の制御機能を提供するメ
モリ・コントローラが、いつプレチャージ動作を行うか
を明示的に決定する。手動プレチャージの場合、書込み
回復時間を満たすことができる（パフォーマンスに関し
て最適化されない可能性はあるが）のは、手動プレチャ
ージ動作を行う前に、コントローラが単に十分な時間量
（すなわち、書込み回復時間）だけ待つことができるか
らである。ＳＤＲＡＭ内でプレチャージ動作を行う第２
の方式は、１つの動作が完了すると自動的にプレチャー
ジ動作を開始させる、自動プレチャージ・コマンドを実
行することである。本明細書で対処する問題は、ＳＤＲ
ＡＭにおける自動プレチャージ動作後の書込み回復時間
に関する。
ージ動作で最後のデータ・ビットが書き込まれた時点か
ら、ＳＤＲＡＭがそのプレチャージ動作に入ることがで
きる時点までの間の時間である。ＳＤＲＡＭ内のプレチ
ャージは、２つの方式で実行することができる。第１の
方式は、手動プレチャージであり、ＳＤＲＡＭに対して
リフレッシュ機能およびその他の制御機能を提供するメ
モリ・コントローラが、いつプレチャージ動作を行うか
を明示的に決定する。手動プレチャージの場合、書込み
回復時間を満たすことができる（パフォーマンスに関し
て最適化されない可能性はあるが）のは、手動プレチャ
ージ動作を行う前に、コントローラが単に十分な時間量
（すなわち、書込み回復時間）だけ待つことができるか
らである。ＳＤＲＡＭ内でプレチャージ動作を行う第２
の方式は、１つの動作が完了すると自動的にプレチャー
ジ動作を開始させる、自動プレチャージ・コマンドを実
行することである。本明細書で対処する問題は、ＳＤＲ
ＡＭにおける自動プレチャージ動作後の書込み回復時間
に関する。
【００１２】現在、書込み回復時間は、適切なデバイス
動作を確実にするためにメモリ・コントローラによって
満たされる必要がある期間（通常、ナノ秒単位）として
指定されている。同期メモリ内のナノ秒値として、その
構成要素のユーザは、書込み回復時間を回路内の動作周
波数に基づくクロック・サイクル数に変換し、それを、
最小書込み回復時間が満たされるように適切な値に切り
上げなければならない。最高サイクル時間が１０ナノ秒
であった当時のＳＤＲ ＳＤＲＡＭの初期には、１サイ
クルの書込み回復時間で十分であった。それでは十分で
ない場合、製造業者は、しばしば、１０ナノ秒クロック
遅延にさらに遅延を追加することによって実際にはプレ
チャージ時間から借り入れ、少量だけ１０ナノ秒の書込
み回復時間を水増し（pad）することが可能であった。
しかし、プロセスが改良されるにつれて、１サイクルを
超える書込み回復時間を必要とするより新しくより高速
の部品が開発されてきた。ＳＤＲＡＭは、内部非同期タ
イマを使用して、プロセス、電圧、および温度が変動す
るなかで１５ナノ秒の遅延を正確に計算することができ
ないので、望ましくない遅延を導入せずに適切な時間に
プレチャージ動作を開始するのが困難である。さらに、
書込み回復を向上させるためにプレチャージからナノ秒
を借り入れるこの技法は、これらのクリティカルなＡＣ
パラメータがともに相当に絞られてきているので、もは
や選択肢とはならない。
動作を確実にするためにメモリ・コントローラによって
満たされる必要がある期間（通常、ナノ秒単位）として
指定されている。同期メモリ内のナノ秒値として、その
構成要素のユーザは、書込み回復時間を回路内の動作周
波数に基づくクロック・サイクル数に変換し、それを、
最小書込み回復時間が満たされるように適切な値に切り
上げなければならない。最高サイクル時間が１０ナノ秒
であった当時のＳＤＲ ＳＤＲＡＭの初期には、１サイ
クルの書込み回復時間で十分であった。それでは十分で
ない場合、製造業者は、しばしば、１０ナノ秒クロック
遅延にさらに遅延を追加することによって実際にはプレ
チャージ時間から借り入れ、少量だけ１０ナノ秒の書込
み回復時間を水増し（pad）することが可能であった。
しかし、プロセスが改良されるにつれて、１サイクルを
超える書込み回復時間を必要とするより新しくより高速
の部品が開発されてきた。ＳＤＲＡＭは、内部非同期タ
イマを使用して、プロセス、電圧、および温度が変動す
るなかで１５ナノ秒の遅延を正確に計算することができ
ないので、望ましくない遅延を導入せずに適切な時間に
プレチャージ動作を開始するのが困難である。さらに、
書込み回復を向上させるためにプレチャージからナノ秒
を借り入れるこの技法は、これらのクリティカルなＡＣ
パラメータがともに相当に絞られてきているので、もは
や選択肢とはならない。
【００１３】最小書込み回復時間が満たされることを保
証する問題に対処するための、当技術分野で知られてい
る方法が２つある。第１の方法は、単に、書込み回復に
必要なクロックの数を複数にするものである。そのよう
な実装形態の一例を図１および図２に示す。図１は、従
来の技術でＰＣ１００ ＳＤＲ ＳＤＲＡＭまたはＰＣ
１３３ ＳＤＲ ＳＤＲＡＭとして知られる、最後のデ
ータ入力から２サイクル後に自動プレチャージ動作を開
始するために同期ライトバック・タイマを実施したシン
グル・データ速度ＳＤＲＡＭの書込み回復時間を示すタ
イミング図である。このタイミング図の一番上の線は、
ＳＤＲＡＭに対する入力クロック（ＣＬＫ）である。次
の線は、いつコマンド（ＣＯＭ）がＳＤＲＡＭに対して
発行されるかを示す。図１の左側のコマンドは、自動プ
レチャージによる書込みを表すＷＡＰコマンドである。
ＣＯＭ線の右側の活動化コマンド（Ａｃｔ）は、ＷＡＰ
コマンドによってアドレス指定されたのと同じバンクに
対する活動化コマンドであると想定する。一番下の線
は、データ回線上のデータ（ＤＱ）を示す。この特定の
例では、２というバースト長を想定し、また立上りＴ０
で書込みコマンドが発行されてデータＤ０が立上りＴ０
で書き込まれ、またデータＤ１が立上りＴ１で書き込ま
れるものと想定する。書込み回復時間はｔＷＲとして指
定され、プレチャージ時間はｔＲＰとして指定される。
ｔＤＡＬ（最後のData-inからActivateLatencyまでの時
間）と呼ぶ別のタイミング・パラメータは、ｔＷＲとｔ
ＲＰの合計である。図１の特定の従来技術の例では、書
込み回復時間は２クロック・サイクルに固定され、また
プレチャージ時間は３クロック・サイクルに固定され
て、５クロック・サイクルに固定されたｔＤＡＬをもた
らすものと想定する。
証する問題に対処するための、当技術分野で知られてい
る方法が２つある。第１の方法は、単に、書込み回復に
必要なクロックの数を複数にするものである。そのよう
な実装形態の一例を図１および図２に示す。図１は、従
来の技術でＰＣ１００ ＳＤＲ ＳＤＲＡＭまたはＰＣ
１３３ ＳＤＲ ＳＤＲＡＭとして知られる、最後のデ
ータ入力から２サイクル後に自動プレチャージ動作を開
始するために同期ライトバック・タイマを実施したシン
グル・データ速度ＳＤＲＡＭの書込み回復時間を示すタ
イミング図である。このタイミング図の一番上の線は、
ＳＤＲＡＭに対する入力クロック（ＣＬＫ）である。次
の線は、いつコマンド（ＣＯＭ）がＳＤＲＡＭに対して
発行されるかを示す。図１の左側のコマンドは、自動プ
レチャージによる書込みを表すＷＡＰコマンドである。
ＣＯＭ線の右側の活動化コマンド（Ａｃｔ）は、ＷＡＰ
コマンドによってアドレス指定されたのと同じバンクに
対する活動化コマンドであると想定する。一番下の線
は、データ回線上のデータ（ＤＱ）を示す。この特定の
例では、２というバースト長を想定し、また立上りＴ０
で書込みコマンドが発行されてデータＤ０が立上りＴ０
で書き込まれ、またデータＤ１が立上りＴ１で書き込ま
れるものと想定する。書込み回復時間はｔＷＲとして指
定され、プレチャージ時間はｔＲＰとして指定される。
ｔＤＡＬ（最後のData-inからActivateLatencyまでの時
間）と呼ぶ別のタイミング・パラメータは、ｔＷＲとｔ
ＲＰの合計である。図１の特定の従来技術の例では、書
込み回復時間は２クロック・サイクルに固定され、また
プレチャージ時間は３クロック・サイクルに固定され
て、５クロック・サイクルに固定されたｔＤＡＬをもた
らすものと想定する。
【００１４】図２のチャートは、様々な異なるクロック
周波数について、図１のタイミング図で表されるＳＤＲ
ＡＭデバイスの書込み回復時間およびプレチャージ時間
を示す。書込み回復時間は２クロック・サイクルという
固定値として指定されているので、常にクロック周期の
２倍になる。同様に、プレチャージ時間は３クロック・
サイクルという固定値に指定されているので、常にクロ
ック周期の３倍になる。書込み回復時間を２サイクルに
固定するこの手法は、図２に示す周波数範囲ではうまく
機能するが、これには、より少ないクロックを利用する
ことが可能なはずの部品がより低い周波数で動作すると
いう犠牲を払っている。というのは、この手法は、ＳＤ
ＲＡＭ内で内部制御を変更する方策を提供しないからで
ある。２サイクルの書込み回復時間を必要とするこれら
の部品は、書込み回復に元の１クロック仕様を利用する
システムでは使用することができない。というのは、書
込み回復ｔＷＲとプレチャージ時間ｔＲＰの両方の合計
を表すｔＤＡＬパラメータによってプレチャージ時間に
対する違反を生じることになるからである。というの
は、これらの部品は、常に２サイクル、３サイクル、４
サイクル、あるいはそれより多くのサイクルを待ってか
ら、内部でプレチャージ・コマンドを発行することにな
るからである。これにより、ＳＤＲＡＭのプレチャージ
時間要件を満たすのにクロック数が、したがってナノ秒
が十分でないことになる。この問題を図３および図４に
示す。
周波数について、図１のタイミング図で表されるＳＤＲ
ＡＭデバイスの書込み回復時間およびプレチャージ時間
を示す。書込み回復時間は２クロック・サイクルという
固定値として指定されているので、常にクロック周期の
２倍になる。同様に、プレチャージ時間は３クロック・
サイクルという固定値に指定されているので、常にクロ
ック周期の３倍になる。書込み回復時間を２サイクルに
固定するこの手法は、図２に示す周波数範囲ではうまく
機能するが、これには、より少ないクロックを利用する
ことが可能なはずの部品がより低い周波数で動作すると
いう犠牲を払っている。というのは、この手法は、ＳＤ
ＲＡＭ内で内部制御を変更する方策を提供しないからで
ある。２サイクルの書込み回復時間を必要とするこれら
の部品は、書込み回復に元の１クロック仕様を利用する
システムでは使用することができない。というのは、書
込み回復ｔＷＲとプレチャージ時間ｔＲＰの両方の合計
を表すｔＤＡＬパラメータによってプレチャージ時間に
対する違反を生じることになるからである。というの
は、これらの部品は、常に２サイクル、３サイクル、４
サイクル、あるいはそれより多くのサイクルを待ってか
ら、内部でプレチャージ・コマンドを発行することにな
るからである。これにより、ＳＤＲＡＭのプレチャージ
時間要件を満たすのにクロック数が、したがってナノ秒
が十分でないことになる。この問題を図３および図４に
示す。
【００１５】通常、ダブル・データ速度（ＤＤＲ）ＳＤ
ＲＡＭでは、ｔＷＲおよびｔＲＰの最小値を指定し、ｔ
ＤＡＬに関する最小結合指定値をもたらす。図３および
図４の例では、プレチャージ時間ｔＲＰは、少なくとも
１５ナノ秒でなければならないものと想定する。既知の
ＰＣ２００ ＤＤＲ ＳＤＲＡＭのタイミング図を図３
に示す。ダブル・データ速度は、データＤ０およびデー
タＤ１からのものであり、これらはともに、Ｔ１中に書
き込まれることに留意されたい。データ・ストローブ
（ＤＱＳ）信号を使ってこれらのデータがＤＤＲ ＳＤ
ＲＡＭ内にストローブされるのに、Ｄ０はＤＱＳの立上
りで、またＤ１はＤＱＳの立下りでストローブされてい
ることに留意されたい。１２ナノ秒のクロック周期を有
する図３の例では、２サイクルのライトバックのタイマ
は、書込み回復時間が２４ナノ秒に固定されることを意
味している。通常、プレチャージ時間ｔＲＰは、入力ク
ロックの倍数である。したがって、図３のタイミング図
では、ｔＤＡＬが最小で３５ナノ秒に指定され、３クロ
ックの周期が３６ナノ秒に等しく、これは、ｔＤＡＬに
関する最小指定値を満たしている。ただし、２サイクル
・ライトバック・タイマが合計３６ナノ秒のうちの２４
ナノ秒を占め、これにより、プレチャージ動作のために
は１２ナノ秒しか残らない。この１２ナノ秒のプレチャ
ージ時間は、ｔＲＰとして指定された１５ナノ秒の最小
指定時間を満たさない。
ＲＡＭでは、ｔＷＲおよびｔＲＰの最小値を指定し、ｔ
ＤＡＬに関する最小結合指定値をもたらす。図３および
図４の例では、プレチャージ時間ｔＲＰは、少なくとも
１５ナノ秒でなければならないものと想定する。既知の
ＰＣ２００ ＤＤＲ ＳＤＲＡＭのタイミング図を図３
に示す。ダブル・データ速度は、データＤ０およびデー
タＤ１からのものであり、これらはともに、Ｔ１中に書
き込まれることに留意されたい。データ・ストローブ
（ＤＱＳ）信号を使ってこれらのデータがＤＤＲ ＳＤ
ＲＡＭ内にストローブされるのに、Ｄ０はＤＱＳの立上
りで、またＤ１はＤＱＳの立下りでストローブされてい
ることに留意されたい。１２ナノ秒のクロック周期を有
する図３の例では、２サイクルのライトバックのタイマ
は、書込み回復時間が２４ナノ秒に固定されることを意
味している。通常、プレチャージ時間ｔＲＰは、入力ク
ロックの倍数である。したがって、図３のタイミング図
では、ｔＤＡＬが最小で３５ナノ秒に指定され、３クロ
ックの周期が３６ナノ秒に等しく、これは、ｔＤＡＬに
関する最小指定値を満たしている。ただし、２サイクル
・ライトバック・タイマが合計３６ナノ秒のうちの２４
ナノ秒を占め、これにより、プレチャージ動作のために
は１２ナノ秒しか残らない。この１２ナノ秒のプレチャ
ージ時間は、ｔＲＰとして指定された１５ナノ秒の最小
指定時間を満たさない。
【００１６】ｔＤＡＬに関する固定時間値に関連して２
サイクル・ライトバック・タイマを指定することに伴う
問題を図４のテーブルに示す。プレチャージ時間の値
は、書込み回復時間ｔＷＲを減算した後に合計ｔＤＡＬ
を満たすことになるクロック・サイクルの適切な倍数に
調整されることに留意されたい。したがって、クロック
周期が７．０の場合、ｔＷＲ＝１４ナノ秒で、ｔＤＡＬ
は３５ナノ秒を超えていなければならず、したがって、
ｔＲＰとして３クロック・サイクルが選択され、２１ナ
ノ秒のプレチャージ時間をもたらす。同様に、ｔＲＰ
は、クロック周期が７．５ナノ秒および８．０ナノ秒の
場合に、３クロック・サイクルである。クロック周期が
１０ナノ秒のときは、最小ｔＤＡＬとして３５ナノ秒の
指定値を満たすのに、３サイクルのプレチャージはもは
や必要とされず、したがって、ｔＲＰは、２サイクルま
たは２０ナノ秒に短縮することができる。同様に、クロ
ック周期が１１ナノ秒の場合、ｔＲＰは、２２ナノ秒ま
たは２サイクルである。ただし、クロック周期が（図３
に示すとおり）１２ナノ秒に等しい場合、ｔＲＰは１ク
ロック・サイクルに短縮することができ、それでもｔＤ
ＡＬ指定値を満たすことに留意されたい。ただし、ｔＲ
Ｐ指定値は、ｔＲＰが最小で１５ナノ秒であることを必
要とする。クロック周期が１２ナノ秒のときにｔＲＰの
値が１２ナノ秒というのは、この要件に違反する。同様
に、クロック周期が１３ナノ秒および１４ナノ秒のとき
のｔＲＰの値も、指定された最小値１５ナノ秒より小さ
いｔＲＰとなる。クロック周期が１５ナノ秒に等しいと
き、ｔＲＰは１サイクルまたは１５ナノ秒であり、これ
も１５ナノ秒の最小値を満たすことに留意されたい。し
たがって、ｔＷＲを固定の２クロックに指定し、ｔＤＡ
Ｌを最小で３５ナノ秒に指定することで、７．０、７．
５、８．０、１０、１１、１５のクロック周期に対して
満足の行くパフォーマンスがもたらされる。ただし、１
２、１３、１４のクロック周期では、結果として得られ
るｔＲＰは最小値１５ナノ秒よりも小さく、所期の動作
速度によっては、ＳＤＲＡＭのイールド損失をもたらす
可能性がある。プレチャージ時間ｔＲＰのこの違反は、
図４に１５ナノ秒よりも小さい値の後に付けたアスタリ
スクによって示している。７．０ナノ秒、７．５ナノ
秒、８．０ナノ秒、１０ナノ秒、１１ナノ秒、１５ナノ
秒というクロック周期では正しく機能するが、１２ナノ
秒、１３ナノ秒、１４ナノ秒というクロック周期では機
能しない部品があるのは、望ましい結果ではない。とい
うのは、その場合、製造業者は、どのように書込み回復
時間およびｔＤＡＬを指定するかに応じて、異なる部品
に対して異なる速度範囲を指定しなければならないこと
になるからである。広い範囲の動作周波数にわたって書
込み回復時間ｔＷＲおよびプレチャージ時間ｔＲＰに対
する適用可能なタイミング・パラメータを満たす単一の
部品を有することが非常に望ましいが、従来の技術は、
そのようなデバイスを提供しない。
サイクル・ライトバック・タイマを指定することに伴う
問題を図４のテーブルに示す。プレチャージ時間の値
は、書込み回復時間ｔＷＲを減算した後に合計ｔＤＡＬ
を満たすことになるクロック・サイクルの適切な倍数に
調整されることに留意されたい。したがって、クロック
周期が７．０の場合、ｔＷＲ＝１４ナノ秒で、ｔＤＡＬ
は３５ナノ秒を超えていなければならず、したがって、
ｔＲＰとして３クロック・サイクルが選択され、２１ナ
ノ秒のプレチャージ時間をもたらす。同様に、ｔＲＰ
は、クロック周期が７．５ナノ秒および８．０ナノ秒の
場合に、３クロック・サイクルである。クロック周期が
１０ナノ秒のときは、最小ｔＤＡＬとして３５ナノ秒の
指定値を満たすのに、３サイクルのプレチャージはもは
や必要とされず、したがって、ｔＲＰは、２サイクルま
たは２０ナノ秒に短縮することができる。同様に、クロ
ック周期が１１ナノ秒の場合、ｔＲＰは、２２ナノ秒ま
たは２サイクルである。ただし、クロック周期が（図３
に示すとおり）１２ナノ秒に等しい場合、ｔＲＰは１ク
ロック・サイクルに短縮することができ、それでもｔＤ
ＡＬ指定値を満たすことに留意されたい。ただし、ｔＲ
Ｐ指定値は、ｔＲＰが最小で１５ナノ秒であることを必
要とする。クロック周期が１２ナノ秒のときにｔＲＰの
値が１２ナノ秒というのは、この要件に違反する。同様
に、クロック周期が１３ナノ秒および１４ナノ秒のとき
のｔＲＰの値も、指定された最小値１５ナノ秒より小さ
いｔＲＰとなる。クロック周期が１５ナノ秒に等しいと
き、ｔＲＰは１サイクルまたは１５ナノ秒であり、これ
も１５ナノ秒の最小値を満たすことに留意されたい。し
たがって、ｔＷＲを固定の２クロックに指定し、ｔＤＡ
Ｌを最小で３５ナノ秒に指定することで、７．０、７．
５、８．０、１０、１１、１５のクロック周期に対して
満足の行くパフォーマンスがもたらされる。ただし、１
２、１３、１４のクロック周期では、結果として得られ
るｔＲＰは最小値１５ナノ秒よりも小さく、所期の動作
速度によっては、ＳＤＲＡＭのイールド損失をもたらす
可能性がある。プレチャージ時間ｔＲＰのこの違反は、
図４に１５ナノ秒よりも小さい値の後に付けたアスタリ
スクによって示している。７．０ナノ秒、７．５ナノ
秒、８．０ナノ秒、１０ナノ秒、１１ナノ秒、１５ナノ
秒というクロック周期では正しく機能するが、１２ナノ
秒、１３ナノ秒、１４ナノ秒というクロック周期では機
能しない部品があるのは、望ましい結果ではない。とい
うのは、その場合、製造業者は、どのように書込み回復
時間およびｔＤＡＬを指定するかに応じて、異なる部品
に対して異なる速度範囲を指定しなければならないこと
になるからである。広い範囲の動作周波数にわたって書
込み回復時間ｔＷＲおよびプレチャージ時間ｔＲＰに対
する適用可能なタイミング・パラメータを満たす単一の
部品を有することが非常に望ましいが、従来の技術は、
そのようなデバイスを提供しない。
【００１７】最小指定プレチャージ時間ｔＲＰを満たそ
うとして書込み回復時間を単一サイクルに短縮した場
合、その結果は、図５および図６に示すとおり、いくつ
かの周波数での書込み回復時間に対する違反が生じる。
図５は、ｔＷＲが２クロック・サイクルから単一クロッ
ク・サイクルに短縮されていることを除けば、図３と同
一である。その結果、プレチャージ時間がそれに対応し
て増加する。書込み回復時間は最小で１クロック・サイ
クルに指定されているが、１５ナノ秒より小さくするこ
とはできないものと想定する。ただし、図６に示すとお
り、最小で１５ナノ秒であるこの書込み回復時間は、ア
スタリスクを後に付けたｔＷＲ値によって示すとおり、
７．０ナノ秒から１４ナノ秒までのクロック周期に関し
て違反される。したがって、シングル・クロック・ライ
トバック・タイマを有するＳＤＲＡＭは、クロック周期
が１５ナノ秒またはそれを超える場合にだけ、より遅い
クロック周波数で動作することになる。ｔＷＲを単一ク
ロック・サイクルに短縮すると、ｔＰＲに関するすべて
の問題が緩和するが、ｔＷＲに関する一群の新しい問題
が生じる。
うとして書込み回復時間を単一サイクルに短縮した場
合、その結果は、図５および図６に示すとおり、いくつ
かの周波数での書込み回復時間に対する違反が生じる。
図５は、ｔＷＲが２クロック・サイクルから単一クロッ
ク・サイクルに短縮されていることを除けば、図３と同
一である。その結果、プレチャージ時間がそれに対応し
て増加する。書込み回復時間は最小で１クロック・サイ
クルに指定されているが、１５ナノ秒より小さくするこ
とはできないものと想定する。ただし、図６に示すとお
り、最小で１５ナノ秒であるこの書込み回復時間は、ア
スタリスクを後に付けたｔＷＲ値によって示すとおり、
７．０ナノ秒から１４ナノ秒までのクロック周期に関し
て違反される。したがって、シングル・クロック・ライ
トバック・タイマを有するＳＤＲＡＭは、クロック周期
が１５ナノ秒またはそれを超える場合にだけ、より遅い
クロック周波数で動作することになる。ｔＷＲを単一ク
ロック・サイクルに短縮すると、ｔＰＲに関するすべて
の問題が緩和するが、ｔＷＲに関する一群の新しい問題
が生じる。
【００１８】２サイクルの書込み回復を必要とするのに
十分なだけ高速で動作するシステムをサポートしなが
ら、１サイクルの書込み回復を必要とするシステム間の
ギャップを埋めることを目的とする第２の既知の方法
は、常に１クロック・サイクルを超える書込み回復遅延
を生成する書込み回復時間のためのタイマを設計するこ
とである。この手法を図７〜９に示す。図７のタイミン
グ図では、ｔＷＲは、１５ナノ秒という公称値を有する
オンチップ・タイマの関数である。ただし、プロセス、
電圧、および温度の変動により、図７のタイミング図の
一番下に示すとおり、ｔＷＲに関する実際の最小遅延は
１０〜１３ナノ秒であることが可能であり、他方、実際
の最大遅延は１７〜２０ナノ秒であることが可能であ
る。この変動の結果を図８のチャートに示す。ｔＷＲが
１０ナノ秒から１４ナノ秒という最小極限値にある場
合、ｔＷＲは、アスタリスクで示すとおり逼迫し、イー
ルド損失がもたらされる。同様に、ｔＷＲが１５ナノ秒
から２０ナノ秒というその最大極限値にあり、ｔＤＡＬ
が最小で３５ナノ秒に指定されている場合、ｔＲＰの値
は図８で低下し、いくつかの製造業者に関してはイール
ド損失が生じる可能性がある。
十分なだけ高速で動作するシステムをサポートしなが
ら、１サイクルの書込み回復を必要とするシステム間の
ギャップを埋めることを目的とする第２の既知の方法
は、常に１クロック・サイクルを超える書込み回復遅延
を生成する書込み回復時間のためのタイマを設計するこ
とである。この手法を図７〜９に示す。図７のタイミン
グ図では、ｔＷＲは、１５ナノ秒という公称値を有する
オンチップ・タイマの関数である。ただし、プロセス、
電圧、および温度の変動により、図７のタイミング図の
一番下に示すとおり、ｔＷＲに関する実際の最小遅延は
１０〜１３ナノ秒であることが可能であり、他方、実際
の最大遅延は１７〜２０ナノ秒であることが可能であ
る。この変動の結果を図８のチャートに示す。ｔＷＲが
１０ナノ秒から１４ナノ秒という最小極限値にある場
合、ｔＷＲは、アスタリスクで示すとおり逼迫し、イー
ルド損失がもたらされる。同様に、ｔＷＲが１５ナノ秒
から２０ナノ秒というその最大極限値にあり、ｔＤＡＬ
が最小で３５ナノ秒に指定されている場合、ｔＲＰの値
は図８で低下し、いくつかの製造業者に関してはイール
ド損失が生じる可能性がある。
【００１９】図９は、クロック周期が１２ナノ秒に増加
した場合で、図７で使用したのと同じｔＷＲの遅延に関
するタイミング図を示す。周波数が遅くなると、指定の
合計ｔＤＡＬに相対するｔＷＲに関する遅延が大きくな
り、これは、図８に示すとおり、これらのより低い周波
数でｔＲＰに関する最小値が逼迫することを引き起こ
す。
した場合で、図７で使用したのと同じｔＷＲの遅延に関
するタイミング図を示す。周波数が遅くなると、指定の
合計ｔＤＡＬに相対するｔＷＲに関する遅延が大きくな
り、これは、図８に示すとおり、これらのより低い周波
数でｔＲＰに関する最小値が逼迫することを引き起こ
す。
【００２０】したがって、メモリ業界は、いくつかの周
波数でパフォーマンスを向上させるように書込み回復時
間ｔＷＲおよびｔＤＡＬを指定しようとして様々な試み
を行ってきたが、これらの試行により、その設計を広い
範囲の動作周波数にわたって使うのが難しくなってい
る。これは、より広い範囲の動作周波数にわたる動作を
可能にし、また将来、クロック式メモリの動作周波数が
増大し続ける中で、将来の設計に対してスケーラブルな
形で書込み回復時間を指定する際の問題を解決する解決
法が、当業界で長く待ち望まれていることを示すもので
ある。本発明の好ましい実施形態は、入力クロックの関
数として、好ましくは、入力クロックの選択したサイク
ル数または分数のサイクルとしてｔＷＲを動的に指定す
ることを可能にする、単純ではあるが優雅な解決法を提
供することにより、この待望に応えるものである。
波数でパフォーマンスを向上させるように書込み回復時
間ｔＷＲおよびｔＤＡＬを指定しようとして様々な試み
を行ってきたが、これらの試行により、その設計を広い
範囲の動作周波数にわたって使うのが難しくなってい
る。これは、より広い範囲の動作周波数にわたる動作を
可能にし、また将来、クロック式メモリの動作周波数が
増大し続ける中で、将来の設計に対してスケーラブルな
形で書込み回復時間を指定する際の問題を解決する解決
法が、当業界で長く待ち望まれていることを示すもので
ある。本発明の好ましい実施形態は、入力クロックの関
数として、好ましくは、入力クロックの選択したサイク
ル数または分数のサイクルとしてｔＷＲを動的に指定す
ることを可能にする、単純ではあるが優雅な解決法を提
供することにより、この待望に応えるものである。
【００２１】２．詳細な説明 本発明の好ましい実施形態によれば、クロック式メモリ
・デバイスは、実行時にクロック式メモリ・デバイスの
書込み回復時間を動的に設定することを可能にするプロ
グラミング機構を含む。本明細書で「実行時」という用
語は、クロック式メモリ・デバイスがそこで使用される
目標システム内でこのデバイスに電源が投入されている
任意の時間を表すのに使用する。したがって、好ましい
実施形態は、クロック式メモリの書込み回復時間を動的
に（すなわち、そのクロック式メモリの動作中）設定ま
たは変更することを可能にする任意のプログラミング機
構をその範囲内に含む。
・デバイスは、実行時にクロック式メモリ・デバイスの
書込み回復時間を動的に設定することを可能にするプロ
グラミング機構を含む。本明細書で「実行時」という用
語は、クロック式メモリ・デバイスがそこで使用される
目標システム内でこのデバイスに電源が投入されている
任意の時間を表すのに使用する。したがって、好ましい
実施形態は、クロック式メモリの書込み回復時間を動的
に（すなわち、そのクロック式メモリの動作中）設定ま
たは変更することを可能にする任意のプログラミング機
構をその範囲内に含む。
【００２２】本発明の１つの特定の実施形態は、デバイ
スに関する書込み回復時間が、当分野で知られていると
おりハードワイアで組み込まれているのではなく、それ
をクロック周波数の関数として動的に設定することを可
能にする１つまたは複数のビットを含む制御レジスタを
使用する。書込み回復時間は、好ましくは、デバイスに
対する入力クロックの整数クロック・サイクルまたは分
数クロック・サイクルとして設定される。書込み回復時
間を動的に設定できるようにすることによって、デバイ
スがそこで使用されるシステムは、システムがデバイス
に提供するクロック速度に応じた適切な動作に合わせて
そのデバイスを構成することができる。したがって、好
ましい実施形態により、デバイスのイールドに影響を与
えることなく、広い範囲の動作周波数で単一の設計を使
用することができるようになる。
スに関する書込み回復時間が、当分野で知られていると
おりハードワイアで組み込まれているのではなく、それ
をクロック周波数の関数として動的に設定することを可
能にする１つまたは複数のビットを含む制御レジスタを
使用する。書込み回復時間は、好ましくは、デバイスに
対する入力クロックの整数クロック・サイクルまたは分
数クロック・サイクルとして設定される。書込み回復時
間を動的に設定できるようにすることによって、デバイ
スがそこで使用されるシステムは、システムがデバイス
に提供するクロック速度に応じた適切な動作に合わせて
そのデバイスを構成することができる。したがって、好
ましい実施形態により、デバイスのイールドに影響を与
えることなく、広い範囲の動作周波数で単一の設計を使
用することができるようになる。
【００２３】図１０を参照すると、好ましい実施形態に
よる方法１０００は、デバイスが実際に動作するクロッ
ク速度から、ナノ秒で所望の書込み回復時間を決定する
ことから開始する（ステップ１０１０）。次に、所望の
書込み回復時間を満たすのに必要とされるクロック数に
ナノ秒単位の時間を変換する（ステップ１０２０）。こ
のクロック数は、最後のクロック・サイクルによって定
義されるウインドウ内に所望の書込み回復時間を含める
のに、いくつのクロック・サイクルが必要とされるかを
決定することによって選択する。最後に、ステップ１０
２０で書込み回復時間としての所望のクロック・サイク
ル数を決定した後、デバイス内にある制御レジスタ内の
適切なビットをプログラミングして書込み回復としての
クロック・サイクル数を提供する（ステップ１０３
０）。このように、方法１０００は、単純で柔軟性のあ
る方式で、クロック式メモリ・デバイス内の書込み回復
時間をその予期される動作周波数に応じて動的に設定で
きるようにする。
よる方法１０００は、デバイスが実際に動作するクロッ
ク速度から、ナノ秒で所望の書込み回復時間を決定する
ことから開始する（ステップ１０１０）。次に、所望の
書込み回復時間を満たすのに必要とされるクロック数に
ナノ秒単位の時間を変換する（ステップ１０２０）。こ
のクロック数は、最後のクロック・サイクルによって定
義されるウインドウ内に所望の書込み回復時間を含める
のに、いくつのクロック・サイクルが必要とされるかを
決定することによって選択する。最後に、ステップ１０
２０で書込み回復時間としての所望のクロック・サイク
ル数を決定した後、デバイス内にある制御レジスタ内の
適切なビットをプログラミングして書込み回復としての
クロック・サイクル数を提供する（ステップ１０３
０）。このように、方法１０００は、単純で柔軟性のあ
る方式で、クロック式メモリ・デバイス内の書込み回復
時間をその予期される動作周波数に応じて動的に設定で
きるようにする。
【００２４】図１０のステップ１０３０に関して上記に
説明したとおり、制御レジスタ内で適切なビットを書き
込むことにより、書込み回復時間として適切なクロック
数を設定することができる。好ましい実施形態による第
１の適切な実装形態は、ＤＤＲ ＳＤＲＡＭの拡張モー
ド・レジスタ（ＥＭＲＳ）内の未定義ビットを使用して
ｔＷＲのためのサイクル数を定義する。図１１を参照す
ると、好ましい実施形態による拡張モード・レジスタＥ
ＭＲＳは、Ａ０、Ａ１、Ａ２、ＢＡ０、ＢＡ１に関する
従来技術の定義を含み、またＳＤＲＡＭデバイスの入力
クロックの関数として書込み回復時間を動的に設定する
ことを可能にするＡ３とＡ４に関する新しい定義も含
む。図１２は、出力バス上へのデータの提示のタイミン
グを制御する遅延ロック・ループであるＤＬＬを使用可
能および使用不能にする値を示している。図１３は、Ｓ
ＤＲＡＭデバイスのドライブ強度を調整するための値を
示している。図１４は、出力（通常、Ｑで表される）Ｆ
ＥＴ Ｃｏｔｎｒｏｌを表すＱＦＣを使用可能および使
用不能にするための値を示している。図１５は、ＳＤＲ
ＡＭデバイスに対する入力クロックのサイクル数として
書込み回復時間ｔＷＲを指定するための好ましい実施形
態による適切な値を示している。Ａ４とＡ３が両方とも
ゼロの場合、書込み回復時間ｔＷＲは２サイクルに設定
される。Ａ４がゼロであり、Ａ３が１の場合、書込み回
復時間ｔＷＲは３サイクルに設定される。Ａ４が１に設
定され、Ａ３がゼロに設定される場合、書込み回復時間
ｔＷＲは４サイクルに設定される。Ａ４とＡ３がともに
１である場合、書込み回復時間ｔＷＲは５サイクルに設
定される。図１６は、ＢＡ１がゼロのとき、ＢＡ０は１
であり、またＥＭＲＳ内のＡ４の上のすべてのビットは
ゼロであり、Ａ４〜Ａ０の値は有効であることを示して
おり、これは、通常モードの動作を定義している。その
他のすべての状態は予約済みである。ゼロであるアドレ
ス・ビットの数は、従来の技術におけるＡｎ〜Ａ３から
本発明におけるＡｎ〜Ａ５に減少することに留意された
い。これは、本発明が従来の技術よりも２ビット多く使
用するためである。
説明したとおり、制御レジスタ内で適切なビットを書き
込むことにより、書込み回復時間として適切なクロック
数を設定することができる。好ましい実施形態による第
１の適切な実装形態は、ＤＤＲ ＳＤＲＡＭの拡張モー
ド・レジスタ（ＥＭＲＳ）内の未定義ビットを使用して
ｔＷＲのためのサイクル数を定義する。図１１を参照す
ると、好ましい実施形態による拡張モード・レジスタＥ
ＭＲＳは、Ａ０、Ａ１、Ａ２、ＢＡ０、ＢＡ１に関する
従来技術の定義を含み、またＳＤＲＡＭデバイスの入力
クロックの関数として書込み回復時間を動的に設定する
ことを可能にするＡ３とＡ４に関する新しい定義も含
む。図１２は、出力バス上へのデータの提示のタイミン
グを制御する遅延ロック・ループであるＤＬＬを使用可
能および使用不能にする値を示している。図１３は、Ｓ
ＤＲＡＭデバイスのドライブ強度を調整するための値を
示している。図１４は、出力（通常、Ｑで表される）Ｆ
ＥＴ Ｃｏｔｎｒｏｌを表すＱＦＣを使用可能および使
用不能にするための値を示している。図１５は、ＳＤＲ
ＡＭデバイスに対する入力クロックのサイクル数として
書込み回復時間ｔＷＲを指定するための好ましい実施形
態による適切な値を示している。Ａ４とＡ３が両方とも
ゼロの場合、書込み回復時間ｔＷＲは２サイクルに設定
される。Ａ４がゼロであり、Ａ３が１の場合、書込み回
復時間ｔＷＲは３サイクルに設定される。Ａ４が１に設
定され、Ａ３がゼロに設定される場合、書込み回復時間
ｔＷＲは４サイクルに設定される。Ａ４とＡ３がともに
１である場合、書込み回復時間ｔＷＲは５サイクルに設
定される。図１６は、ＢＡ１がゼロのとき、ＢＡ０は１
であり、またＥＭＲＳ内のＡ４の上のすべてのビットは
ゼロであり、Ａ４〜Ａ０の値は有効であることを示して
おり、これは、通常モードの動作を定義している。その
他のすべての状態は予約済みである。ゼロであるアドレ
ス・ビットの数は、従来の技術におけるＡｎ〜Ａ３から
本発明におけるＡｎ〜Ａ５に減少することに留意された
い。これは、本発明が従来の技術よりも２ビット多く使
用するためである。
【００２５】ＤＤＲ ＩＩ ＳＤＲＡＭに関して拡張モ
ード・レジスタＥＭＲＳを動的に使用して書込み回復時
間を設定する別の方式を図１７〜２４に示す。ＤＤＲ
ＩＩＳＤＲＡＭの仕様は現在、定義されている最中であ
り、したがって、図１７に示したビットの位置および機
能は、最終的な仕様が承認されたときには異なっている
可能性があることに留意されたい。図１７のＥＭＲＳ
は、Ａ０、Ａ１、Ａ２、ＢＡ０、ＢＡ１で定義されたの
と同じ従来技術のパラメータを含む。ただし、Ａ５〜Ａ
３は、ＳＤＲＡＭに関する追加の待ち時間を定義する新
しいビットである。Ａ６は、ＳＤＲＡＭの出力インピー
ダンスを調整するのを可能にする新しいビットである。
Ａ９〜Ａ７は、ＳＤＲＡＭの書込み回復時間を動的に設
定するのに使用するビットである。図１８、図１９、図
２０は、それに対応する図１２、図１３、図１４と同じ
である。というのは、これらは、既知の拡張モード・レ
ジスタ内で定義された従来技術のパラメータだからであ
る。図２１は、適切な値をＡ５〜Ａ３に書き込むことに
よってＳＤＲＡＭデバイスに関する追加の待ち時間を動
的に設定する方式を示している。Ａ５〜Ａ３＝０００の
場合、追加の待ち時間はゼロである。Ａ５〜Ａ３を適切
に設定することにより、図２１に示すとおり、追加の待
ち時間が１サイクル、２サイクル、３サイクル、または
４サイクルに設定されることになる。追加の待ち時間
は、デバイス内で「通知された」読取りコマンドまたは
書込みコマンドを発行できるまでのユーザ・プログラマ
ブル待ち時間を表すために、ＤＤＲ ＩＩ ＳＤＲＡＭ
規格案で使用されている用語である。
ード・レジスタＥＭＲＳを動的に使用して書込み回復時
間を設定する別の方式を図１７〜２４に示す。ＤＤＲ
ＩＩＳＤＲＡＭの仕様は現在、定義されている最中であ
り、したがって、図１７に示したビットの位置および機
能は、最終的な仕様が承認されたときには異なっている
可能性があることに留意されたい。図１７のＥＭＲＳ
は、Ａ０、Ａ１、Ａ２、ＢＡ０、ＢＡ１で定義されたの
と同じ従来技術のパラメータを含む。ただし、Ａ５〜Ａ
３は、ＳＤＲＡＭに関する追加の待ち時間を定義する新
しいビットである。Ａ６は、ＳＤＲＡＭの出力インピー
ダンスを調整するのを可能にする新しいビットである。
Ａ９〜Ａ７は、ＳＤＲＡＭの書込み回復時間を動的に設
定するのに使用するビットである。図１８、図１９、図
２０は、それに対応する図１２、図１３、図１４と同じ
である。というのは、これらは、既知の拡張モード・レ
ジスタ内で定義された従来技術のパラメータだからであ
る。図２１は、適切な値をＡ５〜Ａ３に書き込むことに
よってＳＤＲＡＭデバイスに関する追加の待ち時間を動
的に設定する方式を示している。Ａ５〜Ａ３＝０００の
場合、追加の待ち時間はゼロである。Ａ５〜Ａ３を適切
に設定することにより、図２１に示すとおり、追加の待
ち時間が１サイクル、２サイクル、３サイクル、または
４サイクルに設定されることになる。追加の待ち時間
は、デバイス内で「通知された」読取りコマンドまたは
書込みコマンドを発行できるまでのユーザ・プログラマ
ブル待ち時間を表すために、ＤＤＲ ＩＩ ＳＤＲＡＭ
規格案で使用されている用語である。
【００２６】図２２は、ＳＤＲＡＭデバイスの出力イン
ピーダンスを調整するためにビットＡ６に書き込むこと
ができる値を示している。前述した追加の待ち時間と同
様に、出力インピーダンスを調整するためにビットを提
供することは、ＤＤＲ ＩＩＳＤＲＡＭに関して提案さ
れている別の特徴である。図２３は、２サイクルから６
サイクルまでの選択した値に書込み回復時間ｔＷＲを設
定するために、Ａ９〜Ａ７に書き込むことができる様々
な値を示している。図２４は、通常のオペレーションに
関して予期される有効な組合せをもたらすＥＭＲＳ内の
値の構成を示しており、他方、その他のすべての状態は
予約済みである。
ピーダンスを調整するためにビットＡ６に書き込むこと
ができる値を示している。前述した追加の待ち時間と同
様に、出力インピーダンスを調整するためにビットを提
供することは、ＤＤＲ ＩＩＳＤＲＡＭに関して提案さ
れている別の特徴である。図２３は、２サイクルから６
サイクルまでの選択した値に書込み回復時間ｔＷＲを設
定するために、Ａ９〜Ａ７に書き込むことができる様々
な値を示している。図２４は、通常のオペレーションに
関して予期される有効な組合せをもたらすＥＭＲＳ内の
値の構成を示しており、他方、その他のすべての状態は
予約済みである。
【００２７】ＳＤＲＡＭ内にある制御レジスタ内で適切
なビットに書き込むことによって書込み回復時間を所望
のクロック・サイクル数に設定することにより、１つの
ＳＤＲＡＭを広い範囲の異なる動作周波数で使用するこ
とができる。ｔＤＡＬは、やはり、３５ナノ秒という値
に指定されているものと想定する。図２５のチャートを
参照すると、ｔＷＲを適切なクロック・サイクル数に設
定することにより、イールド学習改善により書込み回復
時間を１５ナノ秒から１４ナノ秒に短縮することができ
ると想定した場合、テーブルの左側に示した動作仕様の
すべてを満たすデバイスをもたらすことができる。選択
したサイクル数にｔＷＲを指定し、またｔＤＡＬを固定
時間（例えば、３５ナノ秒）に指定することにより、プ
レチャージ時間ｔＲＰとしての結果のサイクル数と対応
する時間が示される。選択したクロック・サイクル数と
して書込み回復時間ｔＷＲを適切に選択することによ
り、広い範囲の動作周波数にわたる適切な動作を確実に
できることが分かる。図２６は、クロック式メモリ・デ
バイス内で書込み回復時間を動的に指定することによ
り、動作周波数が増加するにつれ、デバイスを使用し続
けることがどのように可能なるかをさらに示している。
２．５ナノ秒というクロック周期で、書込み回復時間ｔ
ＷＲとして５クロック・サイクルが必要であり、プレチ
ャージ時間ｔＲＰとして８クロック・サイクルが必要で
あるが、イールド学習改善のため、書込み回復時間を１
２ナノ秒までさらに短縮できると想定すれば、デバイス
はそれでも正しく動作することになる。さらに、ある部
品が２．５ナノ秒クロック周期で動作することはできな
いが、５．５ナノ秒クロック周期では動作できる場合、
書込み回復時間ｔＷＲは３サイクル（図２６参照）に設
定することができ、したがって、デバイスは、廃棄する
のではなく、より低い周波数範囲に向って降順ソートす
ることができる。このようにして、デバイスをその動作
周波数に応じてソートすることができ、これにより、イ
ールドを最大にすることができる。ｔＷＲの値およびｔ
ＲＰの値は、図２５および図２６でさらに調整し、好ま
しい実施形態により、ｔＷＲを分数クロック・サイクル
で指定することによって、ｔＷＲとしてのどのような最
小値（イールド学習改善を想定しないものなど）でも満
たすことが可能であることに留意されたい。
なビットに書き込むことによって書込み回復時間を所望
のクロック・サイクル数に設定することにより、１つの
ＳＤＲＡＭを広い範囲の異なる動作周波数で使用するこ
とができる。ｔＤＡＬは、やはり、３５ナノ秒という値
に指定されているものと想定する。図２５のチャートを
参照すると、ｔＷＲを適切なクロック・サイクル数に設
定することにより、イールド学習改善により書込み回復
時間を１５ナノ秒から１４ナノ秒に短縮することができ
ると想定した場合、テーブルの左側に示した動作仕様の
すべてを満たすデバイスをもたらすことができる。選択
したサイクル数にｔＷＲを指定し、またｔＤＡＬを固定
時間（例えば、３５ナノ秒）に指定することにより、プ
レチャージ時間ｔＲＰとしての結果のサイクル数と対応
する時間が示される。選択したクロック・サイクル数と
して書込み回復時間ｔＷＲを適切に選択することによ
り、広い範囲の動作周波数にわたる適切な動作を確実に
できることが分かる。図２６は、クロック式メモリ・デ
バイス内で書込み回復時間を動的に指定することによ
り、動作周波数が増加するにつれ、デバイスを使用し続
けることがどのように可能なるかをさらに示している。
２．５ナノ秒というクロック周期で、書込み回復時間ｔ
ＷＲとして５クロック・サイクルが必要であり、プレチ
ャージ時間ｔＲＰとして８クロック・サイクルが必要で
あるが、イールド学習改善のため、書込み回復時間を１
２ナノ秒までさらに短縮できると想定すれば、デバイス
はそれでも正しく動作することになる。さらに、ある部
品が２．５ナノ秒クロック周期で動作することはできな
いが、５．５ナノ秒クロック周期では動作できる場合、
書込み回復時間ｔＷＲは３サイクル（図２６参照）に設
定することができ、したがって、デバイスは、廃棄する
のではなく、より低い周波数範囲に向って降順ソートす
ることができる。このようにして、デバイスをその動作
周波数に応じてソートすることができ、これにより、イ
ールドを最大にすることができる。ｔＷＲの値およびｔ
ＲＰの値は、図２５および図２６でさらに調整し、好ま
しい実施形態により、ｔＷＲを分数クロック・サイクル
で指定することによって、ｔＷＲとしてのどのような最
小値（イールド学習改善を想定しないものなど）でも満
たすことが可能であることに留意されたい。
【００２８】既存の制御レジスタ内の未使用ビットを使
用してＳＤＲＡＭデバイスに関する書込み回復時間を動
的に設定することの１つの魅力は、デバイスが最初に電
源投入したときにこれらの制御レジスタが構成されなけ
ればならず、したがって、既存のレジスタ内に既に存在
するいくつかの新しいビットを書き込むステップには、
さらなるオーバーヘッドが全くかからないことである。
したがって、好ましい実施形態は、書込み回復時間ｔＷ
Ｒとしてデバイス内でプログラミングされたサイクル数
に応じて、広い範囲の動作周波数にわたってＳＤＲＡＭ
デバイスをほぼ汎用にする単純ではあるが強力な方策を
提供する。
用してＳＤＲＡＭデバイスに関する書込み回復時間を動
的に設定することの１つの魅力は、デバイスが最初に電
源投入したときにこれらの制御レジスタが構成されなけ
ればならず、したがって、既存のレジスタ内に既に存在
するいくつかの新しいビットを書き込むステップには、
さらなるオーバーヘッドが全くかからないことである。
したがって、好ましい実施形態は、書込み回復時間ｔＷ
Ｒとしてデバイス内でプログラミングされたサイクル数
に応じて、広い範囲の動作周波数にわたってＳＤＲＡＭ
デバイスをほぼ汎用にする単純ではあるが強力な方策を
提供する。
【００２９】書込み回復時間を動的に設定することを可
能にするビットを制御レジスタに備えることは、当分野
の技術者にとって明白なことではなかったであろう。前
の概要のセクションで、この問題を明確に定義し、この
問題を解決する２つの従来技術の手法について論じた。
ＳＤＲＡＭは、１９９４年頃から存在しており、デバイ
スに関する様々な動作パラメータをプログラミングする
のを可能にする様々な異なる半導体デバイスが存在する
が、従来の技術は、ＳＤＲＡＭデバイス上で書込み回復
時間に関するプログラマブル・フィーチャを提供するこ
とをどこにも教示も示唆もしていない。当業界における
待望に、上位と下位の両方向のスケーラビリティを可能
にする単純な解決策で応えることにより、本発明がなさ
れた時点では当分野の技術者には明白ではなかったであ
ろうＳＤＲＡＭデバイスがもたらされた。
能にするビットを制御レジスタに備えることは、当分野
の技術者にとって明白なことではなかったであろう。前
の概要のセクションで、この問題を明確に定義し、この
問題を解決する２つの従来技術の手法について論じた。
ＳＤＲＡＭは、１９９４年頃から存在しており、デバイ
スに関する様々な動作パラメータをプログラミングする
のを可能にする様々な異なる半導体デバイスが存在する
が、従来の技術は、ＳＤＲＡＭデバイス上で書込み回復
時間に関するプログラマブル・フィーチャを提供するこ
とをどこにも教示も示唆もしていない。当業界における
待望に、上位と下位の両方向のスケーラビリティを可能
にする単純な解決策で応えることにより、本発明がなさ
れた時点では当分野の技術者には明白ではなかったであ
ろうＳＤＲＡＭデバイスがもたらされた。
【００３０】本明細書の好ましい実施形態に関連して説
明した本発明は、従来の技術に優る相当な改善を提供す
る。デバイスの書込み回復時間を決定するクロック式メ
モリ・デバイス内の制御レジスタ内にあるビットを定義
することにより、広い範囲の動作周波数にわたって正し
く機能するようにデバイスを動的にプログラミングする
ことができる。多くの異なる動作周波数に対して適切な
単一のクロック式メモリ・デバイスを提供することによ
り、製造業者が作る必要のある部品の型の数が少なくな
り、またデバイスの消費者が常備する必要のある部品の
型の数が少なくなる。これにより、より高い効率がもた
らされ、したがって、同じ範囲の動作速度にわたって動
作させるのにいくつかの異なるハードワイヤド設計を必
要とした従来技術の手法と比べて、より多くの利益がも
たらされる。
明した本発明は、従来の技術に優る相当な改善を提供す
る。デバイスの書込み回復時間を決定するクロック式メ
モリ・デバイス内の制御レジスタ内にあるビットを定義
することにより、広い範囲の動作周波数にわたって正し
く機能するようにデバイスを動的にプログラミングする
ことができる。多くの異なる動作周波数に対して適切な
単一のクロック式メモリ・デバイスを提供することによ
り、製造業者が作る必要のある部品の型の数が少なくな
り、またデバイスの消費者が常備する必要のある部品の
型の数が少なくなる。これにより、より高い効率がもた
らされ、したがって、同じ範囲の動作速度にわたって動
作させるのにいくつかの異なるハードワイヤド設計を必
要とした従来技術の手法と比べて、より多くの利益がも
たらされる。
【００３１】当分野の技術者には、本発明の範囲内で多
くの変形形態が可能であることが理解されよう。したが
って、本発明は、その好ましい実施形態に関連して詳細
に示し、説明してきたが、本発明の趣旨および範囲を逸
脱することなく、その形態および詳細において、これら
およびその他の変更を加えるのが可能なことが、当分野
の技術者には理解されよう。例えば、ＳＤＲＡＭをクロ
ック式メモリの１つの具体的な例として本明細書で記載
している。しかし、好ましい実施形態は、入力クロック
信号を使用して同期される任意のすべてのメモリ・デバ
イスをその範囲内に含む。さらに、整数クロック・サイ
クルで書込み回復時間を指定することに関して好ましい
実施形態を前述したが、好ましい実施形態は、分数クロ
ック・サイクルで書込み回復時間を指定することも明確
にその範囲内に含む。本明細書で使用する「分数」とい
う用語は、その指定が分数を使用するものであれ、小数
を使用するものであれ、または他の表現を使用するもの
であれ、整数クロック・サイクル以外のクロック・サイ
クルの任意の部分を意味する広い解釈で使用する。さら
に、「プログラミング機構」という用語は、本明細書の
好ましい実施形態では、書込み回復時間を入力クロック
の関数として指定できるようにする制御レジスタ内のビ
ットとして説明した。しかし、好ましい実施形態は、使
用する特定の機構にかかわらず、クロック式メモリ・デ
バイスの書込み回復時間を動的に設定するための任意の
機構を明確にその範囲内に含むことに留意されたい。
くの変形形態が可能であることが理解されよう。したが
って、本発明は、その好ましい実施形態に関連して詳細
に示し、説明してきたが、本発明の趣旨および範囲を逸
脱することなく、その形態および詳細において、これら
およびその他の変更を加えるのが可能なことが、当分野
の技術者には理解されよう。例えば、ＳＤＲＡＭをクロ
ック式メモリの１つの具体的な例として本明細書で記載
している。しかし、好ましい実施形態は、入力クロック
信号を使用して同期される任意のすべてのメモリ・デバ
イスをその範囲内に含む。さらに、整数クロック・サイ
クルで書込み回復時間を指定することに関して好ましい
実施形態を前述したが、好ましい実施形態は、分数クロ
ック・サイクルで書込み回復時間を指定することも明確
にその範囲内に含む。本明細書で使用する「分数」とい
う用語は、その指定が分数を使用するものであれ、小数
を使用するものであれ、または他の表現を使用するもの
であれ、整数クロック・サイクル以外のクロック・サイ
クルの任意の部分を意味する広い解釈で使用する。さら
に、「プログラミング機構」という用語は、本明細書の
好ましい実施形態では、書込み回復時間を入力クロック
の関数として指定できるようにする制御レジスタ内のビ
ットとして説明した。しかし、好ましい実施形態は、使
用する特定の機構にかかわらず、クロック式メモリ・デ
バイスの書込み回復時間を動的に設定するための任意の
機構を明確にその範囲内に含むことに留意されたい。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）複数のメモリ・セルと、前記複数の
メモリ・セルにアクセスするためのタイミング信号を提
供するクロック入力と、クロック式メモリ・デバイスの
書込み回復時間を実行時に動的に指定することを可能に
するプログラミング機構とを備えるクロック式メモリ・
デバイス。 （２）プログラミング機構が、クロック式メモリ・デバ
イスの書込み回復時間をクロック入力の関数として指定
するための少なくとも１つのビットを含む少なくとも１
つの制御レジスタを備える、上記（１）に記載のクロッ
ク式メモリ・デバイス。 （３）少なくとも１つの制御レジスタが、クロック式メ
モリ・デバイスの書込み回復時間を指定する複数のビッ
トを含む１つのレジスタを備える、上記（２）に記載の
クロック式メモリ・デバイス。 （４）少なくとも１つの制御レジスタが、クロック式メ
モリ・デバイスの書込み回復時間を指定する複数のビッ
トを含む拡張モード・レジスタを備える、上記（２）に
記載のクロック式メモリ・デバイス。 （５）同期ダイナミック・ランダム・アクセス・メモリ
・デバイスを備える、上記（１）に記載のクロック式メ
モリ・デバイス。 （６）書込み回復時間がクロック入力の関数として指定
される、上記（１）に記載のクロック式メモリ・デバイ
ス。 （７）書込み回復時間がクロック入力のサイクル数とし
て指定される、上記（１）に記載のクロック式メモリ・
デバイス。 （８）書込み回復時間がクロック入力の分数のサイクル
として指定される、上記（１）に記載のクロック式メモ
リ・デバイス。 （９）書込み回復時間が、クロック式メモリ・デバイス
に最後のデータ・ビットが書き込まれた時点から、前記
クロック式メモリ・デバイスがプレチャージ動作を開始
することができる時点までの間の時間を含む、上記
（１）に記載のクロック式メモリ・デバイス。 （１０）クロック式メモリ・デバイスの動作特性を決定
する方法であって、（１）前記クロック式メモリ・デバ
イス内で、前記クロック式メモリ・デバイスの書込み回
復時間を実行時に動的に指定することを可能にするプロ
グラミング機構を提供するステップと、（２）前記プロ
グラミング機構を使用して、前記クロック式メモリ・デ
バイスの書込み回復時間を実行時に指定するステップと
を含む方法。 （１１）ステップ（１）が、クロック式メモリ・デバイ
スの書込み回復時間を指定するための少なくとも１つの
ビットを含む少なくとも１つの制御レジスタを提供する
ステップを含み、かつステップ（２）が、前記少なくと
も１つの制御レジスタ内で、前記クロック式メモリ・デ
バイスの書込み回復時間を指定するため前記少なくとも
１つのビットに書き込むステップを含む、上記（１０）
に記載の方法。 （１２）ステップ（１）が、クロック式メモリ・デバイ
スの書込み回復時間を指定するための少なくとも１つの
ビットを含む拡張モード・レジスタを提供するステップ
を含み、かつステップ（２）が、前記拡張モード・レジ
スタに書き込むステップを含む、上記（１１）に記載の
方法。 （１３）クロック式メモリ・デバイスに関する動作のク
ロック速度から所望の書込み回復時間を決定するステッ
プと、前記所望の書込み回復時間から、前記所望の書込
み回復時間を満たすのに必要なクロック・サイクル数を
決定するステップとをさらに含み、ステップ（２）が、
前記クロック式メモリ・デバイスの前記書込み回復時間
に対するクロック・サイクル数を指定するために、前記
少なくとも１つの制御レジスタ内で前記少なくとも１つ
のビットに書込みを行うステップを含む、上記（１１）
に記載の方法。 （１４）クロック式メモリ・デバイスが同期ダイナミッ
ク・ランダム・アクセス・メモリ・デバイスを備える、
上記（１０）に記載の方法。 （１５）書込み回復時間が、クロック式メモリ・デバイ
スに対するクロック入力の関数として指定される、上記
（１０）に記載の方法。 （１６）書込み回復時間が、クロック式メモリ・デバイ
スに対するクロック入力のサイクル数として指定され
る、上記（１０）に記載の方法。 （１７）書込み回復時間が、クロック式メモリ・デバイ
スに対するクロック入力の分数のサイクルとして指定さ
れる、上記（１０）に記載の方法。 （１８）書込み回復時間が、クロック式メモリ・デバイ
スに最後のデータ・ビットが書き込まれた時点から、前
記クロック式メモリ・デバイスがプレチャージ動作を開
始することができる時点までの間の時間を含む、上記
（１０）に記載の方法。 （１９）クロック式メモリ・デバイスにおける書込み回
復時間とプレチャージ時間の合計の最小値を指定し、前
記書込み回復時間を前記指定した最小値の関数として選
択するステップをさらに含む、上記（１０）に記載の方
法。
メモリ・セルにアクセスするためのタイミング信号を提
供するクロック入力と、クロック式メモリ・デバイスの
書込み回復時間を実行時に動的に指定することを可能に
するプログラミング機構とを備えるクロック式メモリ・
デバイス。 （２）プログラミング機構が、クロック式メモリ・デバ
イスの書込み回復時間をクロック入力の関数として指定
するための少なくとも１つのビットを含む少なくとも１
つの制御レジスタを備える、上記（１）に記載のクロッ
ク式メモリ・デバイス。 （３）少なくとも１つの制御レジスタが、クロック式メ
モリ・デバイスの書込み回復時間を指定する複数のビッ
トを含む１つのレジスタを備える、上記（２）に記載の
クロック式メモリ・デバイス。 （４）少なくとも１つの制御レジスタが、クロック式メ
モリ・デバイスの書込み回復時間を指定する複数のビッ
トを含む拡張モード・レジスタを備える、上記（２）に
記載のクロック式メモリ・デバイス。 （５）同期ダイナミック・ランダム・アクセス・メモリ
・デバイスを備える、上記（１）に記載のクロック式メ
モリ・デバイス。 （６）書込み回復時間がクロック入力の関数として指定
される、上記（１）に記載のクロック式メモリ・デバイ
ス。 （７）書込み回復時間がクロック入力のサイクル数とし
て指定される、上記（１）に記載のクロック式メモリ・
デバイス。 （８）書込み回復時間がクロック入力の分数のサイクル
として指定される、上記（１）に記載のクロック式メモ
リ・デバイス。 （９）書込み回復時間が、クロック式メモリ・デバイス
に最後のデータ・ビットが書き込まれた時点から、前記
クロック式メモリ・デバイスがプレチャージ動作を開始
することができる時点までの間の時間を含む、上記
（１）に記載のクロック式メモリ・デバイス。 （１０）クロック式メモリ・デバイスの動作特性を決定
する方法であって、（１）前記クロック式メモリ・デバ
イス内で、前記クロック式メモリ・デバイスの書込み回
復時間を実行時に動的に指定することを可能にするプロ
グラミング機構を提供するステップと、（２）前記プロ
グラミング機構を使用して、前記クロック式メモリ・デ
バイスの書込み回復時間を実行時に指定するステップと
を含む方法。 （１１）ステップ（１）が、クロック式メモリ・デバイ
スの書込み回復時間を指定するための少なくとも１つの
ビットを含む少なくとも１つの制御レジスタを提供する
ステップを含み、かつステップ（２）が、前記少なくと
も１つの制御レジスタ内で、前記クロック式メモリ・デ
バイスの書込み回復時間を指定するため前記少なくとも
１つのビットに書き込むステップを含む、上記（１０）
に記載の方法。 （１２）ステップ（１）が、クロック式メモリ・デバイ
スの書込み回復時間を指定するための少なくとも１つの
ビットを含む拡張モード・レジスタを提供するステップ
を含み、かつステップ（２）が、前記拡張モード・レジ
スタに書き込むステップを含む、上記（１１）に記載の
方法。 （１３）クロック式メモリ・デバイスに関する動作のク
ロック速度から所望の書込み回復時間を決定するステッ
プと、前記所望の書込み回復時間から、前記所望の書込
み回復時間を満たすのに必要なクロック・サイクル数を
決定するステップとをさらに含み、ステップ（２）が、
前記クロック式メモリ・デバイスの前記書込み回復時間
に対するクロック・サイクル数を指定するために、前記
少なくとも１つの制御レジスタ内で前記少なくとも１つ
のビットに書込みを行うステップを含む、上記（１１）
に記載の方法。 （１４）クロック式メモリ・デバイスが同期ダイナミッ
ク・ランダム・アクセス・メモリ・デバイスを備える、
上記（１０）に記載の方法。 （１５）書込み回復時間が、クロック式メモリ・デバイ
スに対するクロック入力の関数として指定される、上記
（１０）に記載の方法。 （１６）書込み回復時間が、クロック式メモリ・デバイ
スに対するクロック入力のサイクル数として指定され
る、上記（１０）に記載の方法。 （１７）書込み回復時間が、クロック式メモリ・デバイ
スに対するクロック入力の分数のサイクルとして指定さ
れる、上記（１０）に記載の方法。 （１８）書込み回復時間が、クロック式メモリ・デバイ
スに最後のデータ・ビットが書き込まれた時点から、前
記クロック式メモリ・デバイスがプレチャージ動作を開
始することができる時点までの間の時間を含む、上記
（１０）に記載の方法。 （１９）クロック式メモリ・デバイスにおける書込み回
復時間とプレチャージ時間の合計の最小値を指定し、前
記書込み回復時間を前記指定した最小値の関数として選
択するステップをさらに含む、上記（１０）に記載の方
法。
【図１】従来の技術によるシングル・データ速度（ＳＤ
Ｒ）同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）デバイスの書込み回復時間を他のタイミ
ング・パラメータに対して示すタイミング図である。
Ｒ）同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）デバイスの書込み回復時間を他のタイミ
ング・パラメータに対して示すタイミング図である。
【図２】ｔＤＡＬが５クロック・サイクルという固定値
に指定されている場合で、クロック周波数が７．０ナノ
秒から１５ナノ秒まで変化するときの、図１のタイミン
グ図についての書込み回復時間（ｔＷＲ）およびプレチ
ャージ時間（ｔＲＰ）を示すテーブルである。
に指定されている場合で、クロック周波数が７．０ナノ
秒から１５ナノ秒まで変化するときの、図１のタイミン
グ図についての書込み回復時間（ｔＷＲ）およびプレチ
ャージ時間（ｔＲＰ）を示すテーブルである。
【図３】従来の技術による、書込み回復時間が２クロッ
ク・サイクルに固定されている場合のダブル・データ速
度（ＤＤＲ）ＳＤＲＡＭデバイスの書込み回復時間を他
のタイミング・パラメータに対して示すタイミング図で
ある。
ク・サイクルに固定されている場合のダブル・データ速
度（ＤＤＲ）ＳＤＲＡＭデバイスの書込み回復時間を他
のタイミング・パラメータに対して示すタイミング図で
ある。
【図４】ｔＤＡＬがナノ秒単位で最小時間値に指定され
ている場合で、クロック周波数が７．０ナノ秒から１５
ナノ秒まで変化するときの、図３に示すように書込み回
復時間が２クロック・サイクルに固定されている場合の
書込み回復時間（ｔＷＲ）およびプレチャージ時間（ｔ
ＲＰ）を示すテーブルである。
ている場合で、クロック周波数が７．０ナノ秒から１５
ナノ秒まで変化するときの、図３に示すように書込み回
復時間が２クロック・サイクルに固定されている場合の
書込み回復時間（ｔＷＲ）およびプレチャージ時間（ｔ
ＲＰ）を示すテーブルである。
【図５】従来の技術による、書込み回復時間が１クロッ
クに固定されている場合のＤＤＲ ＳＤＲＡＭデバイス
の書込み回復時間を他のタイミング・パラメータに対し
て示すタイミング図である。
クに固定されている場合のＤＤＲ ＳＤＲＡＭデバイス
の書込み回復時間を他のタイミング・パラメータに対し
て示すタイミング図である。
【図６】ｔＤＡＬがナノ秒で最小時間値に指定されてい
る場合で、クロック周波数が７．０ナノ秒から１５ナノ
秒まで変化するときの、図５に示すように書込み回復時
間が１クロック・サイクルに固定されている場合の書込
み回復時間（ｔＷＲ）およびプレチャージ時間（ｔＲ
Ｐ）を示すテーブルである。
る場合で、クロック周波数が７．０ナノ秒から１５ナノ
秒まで変化するときの、図５に示すように書込み回復時
間が１クロック・サイクルに固定されている場合の書込
み回復時間（ｔＷＲ）およびプレチャージ時間（ｔＲ
Ｐ）を示すテーブルである。
【図７】従来の技術による、書込み回復時間がナノ秒単
位で固定内部遅延時間に設定されている場合のＤＤＲ
ＳＤＲＡＭデバイスの書込み回復時間を他のタイミング
・パラメータに対して示すタイミング図である。
位で固定内部遅延時間に設定されている場合のＤＤＲ
ＳＤＲＡＭデバイスの書込み回復時間を他のタイミング
・パラメータに対して示すタイミング図である。
【図８】ｔＤＡＬがナノ秒で固定時間値に指定されてい
る場合で、タイマ遅延が１０ナノ秒から２０ナノ秒まで
変化するときの、図７に示すように書込み回復時間が固
定内部遅延時間に指定されている場合の書込み回復時間
（ｔＷＲ）およびプレチャージ時間（ｔＲＰ）を示すテ
ーブルである。
る場合で、タイマ遅延が１０ナノ秒から２０ナノ秒まで
変化するときの、図７に示すように書込み回復時間が固
定内部遅延時間に指定されている場合の書込み回復時間
（ｔＷＲ）およびプレチャージ時間（ｔＲＰ）を示すテ
ーブルである。
【図９】従来の技術による、書込み回復時間が固定内部
遅延時間に設定されている場合で、図７に示したよりも
遅いクロック速度でＳＤＲＡＭが動作する場合のＤＤＲ
ＳＤＲＡＭの書込み回復時間を他のタイミング・パラメ
ータに対して示すタイミング図である。
遅延時間に設定されている場合で、図７に示したよりも
遅いクロック速度でＳＤＲＡＭが動作する場合のＤＤＲ
ＳＤＲＡＭの書込み回復時間を他のタイミング・パラメ
ータに対して示すタイミング図である。
【図１０】好ましい実施形態によるクロック式メモリ・
デバイス内で書込み回復時間を動的に設定する方法を示
す流れ図である。
デバイス内で書込み回復時間を動的に設定する方法を示
す流れ図である。
【図１１】ＤＤＲ ＳＤＲＡＭに関する好ましい実施形
態による拡張モード・レジスタ（ＥＭＲＳ）の第１の適
切な実装形態を示すブロック図である。
態による拡張モード・レジスタ（ＥＭＲＳ）の第１の適
切な実装形態を示すブロック図である。
【図１２】図１１に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図１３】図１１に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図１４】図１１に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図１５】図１１に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図１６】図１１に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図１７】ＤＤＲ ＩＩ ＳＤＲＡＭに関する好ましい
実施形態によるＥＭＲＳレジスタの第２の適切な実装形
態を示すブロック図である。
実施形態によるＥＭＲＳレジスタの第２の適切な実装形
態を示すブロック図である。
【図１８】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図１９】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図２０】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図２１】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図２２】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図２３】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図２４】図１７に示すＥＭＲＳの適切なビットに値を
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
書き込むことによってプログラミングすることができる
好ましい実施形態によるパラメータを示すブロック図で
ある。
【図２５】様々な型のクロック式メモリ内で書込み回復
時間を動的に設定できる場合で、クロック周波数が５．
０ナノ秒から１５ナノ秒まで変化するときの書込み回復
時間（ｔＷＲ）およびプレチャージ時間（ｔＲＰ）を示
すテーブルである。
時間を動的に設定できる場合で、クロック周波数が５．
０ナノ秒から１５ナノ秒まで変化するときの書込み回復
時間（ｔＷＲ）およびプレチャージ時間（ｔＲＰ）を示
すテーブルである。
【図２６】好ましい実施形態の解決策のより高いクロッ
ク速度へのスケーラビリティを示すための、クロック式
メモリ内で書込み回復時間を動的に設定できる場合で、
クロック周波数が２．５ナノ秒から７．０ナノ秒まで変
化するときの書込み回復時間（ｔＷＲ）およびプレチャ
ージ時間（ｔＲＰ）を示すテーブルである。
ク速度へのスケーラビリティを示すための、クロック式
メモリ内で書込み回復時間を動的に設定できる場合で、
クロック周波数が２．５ナノ秒から７．０ナノ秒まで変
化するときの書込み回復時間（ｔＷＲ）およびプレチャ
ージ時間（ｔＲＰ）を示すテーブルである。
ＣＬＫ 入力クロック ＣＯＭ コマンド ＤＱ データ Ｄ０ データ Ｄ１ データ Ａｃｔ 活動化コマンド ｔＤＡＬ タイミング・パラメータ ｔＷＲ 書込み回復時間 ｔＲＰ プレチャージ時間 ＷＡＰ コマンド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・ポール・ホヴィス アメリカ合衆国55901 ミネソタ州ロチェ スター トウェンティフォース・ストリー ト ノース・ウェスト 2602 (72)発明者 スティーブン・ウィリアム・トマショット アメリカ合衆国05495 バーモント州ウィ リストン ヤンツ・ヒル・ロード 494 Ｆターム(参考） 5B060 CC02 5M024 AA49 AA82 BB27 BB33 DD83 DD90 JJ03 JJ36 PP07 PP10
Claims (19)
- 【請求項１】複数のメモリ・セルと、 前記複数のメモリ・セルにアクセスするためのタイミン
グ信号を提供するクロック入力と、 クロック式メモリ・デバイスの書込み回復時間を実行時
に動的に指定することを可能にするプログラミング機構
とを備えるクロック式メモリ・デバイス。 - 【請求項２】プログラミング機構が、クロック式メモリ
・デバイスの書込み回復時間をクロック入力の関数とし
て指定するための少なくとも１つのビットを含む少なく
とも１つの制御レジスタを備える、請求項１に記載のク
ロック式メモリ・デバイス。 - 【請求項３】少なくとも１つの制御レジスタが、クロッ
ク式メモリ・デバイスの書込み回復時間を指定する複数
のビットを含む１つのレジスタを備える、請求項２に記
載のクロック式メモリ・デバイス。 - 【請求項４】少なくとも１つの制御レジスタが、クロッ
ク式メモリ・デバイスの書込み回復時間を指定する複数
のビットを含む拡張モード・レジスタを備える、請求項
２に記載のクロック式メモリ・デバイス。 - 【請求項５】同期ダイナミック・ランダム・アクセス・
メモリ・デバイスを備える、請求項１に記載のクロック
式メモリ・デバイス。 - 【請求項６】書込み回復時間がクロック入力の関数とし
て指定される、請求項１に記載のクロック式メモリ・デ
バイス。 - 【請求項７】書込み回復時間がクロック入力のサイクル
数として指定される、請求項１に記載のクロック式メモ
リ・デバイス。 - 【請求項８】書込み回復時間がクロック入力の分数のサ
イクルとして指定される、請求項１に記載のクロック式
メモリ・デバイス。 - 【請求項９】書込み回復時間が、クロック式メモリ・デ
バイスに最後のデータ・ビットが書き込まれた時点か
ら、前記クロック式メモリ・デバイスがプレチャージ動
作を開始することができる時点までの間の時間を含む、
請求項１に記載のクロック式メモリ・デバイス。 - 【請求項１０】クロック式メモリ・デバイスの動作特性
を決定する方法であって、 （１）前記クロック式メモリ・デバイス内で、前記クロ
ック式メモリ・デバイスの書込み回復時間を実行時に動
的に指定することを可能にするプログラミング機構を提
供するステップと、 （２）前記プログラミング機構を使用して、前記クロッ
ク式メモリ・デバイスの書込み回復時間を実行時に指定
するステップとを含む方法。 - 【請求項１１】ステップ（１）が、クロック式メモリ・
デバイスの書込み回復時間を指定するための少なくとも
１つのビットを含む少なくとも１つの制御レジスタを提
供するステップを含み、かつステップ（２）が、前記少
なくとも１つの制御レジスタ内で、前記クロック式メモ
リ・デバイスの書込み回復時間を指定するため前記少な
くとも１つのビットに書き込むステップを含む、請求項
１０に記載の方法。 - 【請求項１２】ステップ（１）が、クロック式メモリ・
デバイスの書込み回復時間を指定するための少なくとも
１つのビットを含む拡張モード・レジスタを提供するス
テップを含み、かつステップ（２）が、前記拡張モード
・レジスタに書き込むステップを含む、請求項１１に記
載の方法。 - 【請求項１３】クロック式メモリ・デバイスに関する動
作のクロック速度から所望の書込み回復時間を決定する
ステップと、 前記所望の書込み回復時間から、前記所望の書込み回復
時間を満たすのに必要なクロック・サイクル数を決定す
るステップとをさらに含み、 ステップ（２）が、前記クロック式メモリ・デバイスの
前記書込み回復時間に対するクロック・サイクル数を指
定するために、前記少なくとも１つの制御レジスタ内で
前記少なくとも１つのビットに書込みを行うステップを
含む、請求項１１に記載の方法。 - 【請求項１４】クロック式メモリ・デバイスが同期ダイ
ナミック・ランダム・アクセス・メモリ・デバイスを備
える、請求項１０に記載の方法。 - 【請求項１５】書込み回復時間が、クロック式メモリ・
デバイスに対するクロック入力の関数として指定され
る、請求項１０に記載の方法。 - 【請求項１６】書込み回復時間が、クロック式メモリ・
デバイスに対するクロック入力のサイクル数として指定
される、請求項１０に記載の方法。 - 【請求項１７】書込み回復時間が、クロック式メモリ・
デバイスに対するクロック入力の分数のサイクルとして
指定される、請求項１０に記載の方法。 - 【請求項１８】書込み回復時間が、クロック式メモリ・
デバイスに最後のデータ・ビットが書き込まれた時点か
ら、前記クロック式メモリ・デバイスがプレチャージ動
作を開始することができる時点までの間の時間を含む、
請求項１０に記載の方法。 - 【請求項１９】クロック式メモリ・デバイスにおける書
込み回復時間とプレチャージ時間の合計の最小値を指定
し、前記書込み回復時間を前記指定した最小値の関数と
して選択するステップをさらに含む、請求項１０に記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/805420 | 2001-03-13 | ||
| US09/805,420 US6434082B1 (en) | 2001-03-13 | 2001-03-13 | Clocked memory device that includes a programming mechanism for setting write recovery time as a function of the input clock |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324399A true JP2002324399A (ja) | 2002-11-08 |
Family
ID=25191524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002052065A Pending JP2002324399A (ja) | 2001-03-13 | 2002-02-27 | 書込み回復時間を入力クロックの関数として設定するためのプログラミング機構を含むクロック式メモリ・デバイス |
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|---|---|
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| JP (1) | JP2002324399A (ja) |
| KR (1) | KR100503850B1 (ja) |
| TW (1) | TW550594B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003297084A (ja) * | 2002-04-01 | 2003-10-17 | Samsung Electronics Co Ltd | 自動プリチャージ制御回路及びその方法 |
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| US7200730B2 (en) * | 2002-09-16 | 2007-04-03 | Texas Instruments Incorporated | Method of operating a memory at high speed using a cycle ready status output signal |
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| US7068564B2 (en) * | 2003-06-29 | 2006-06-27 | International Business Machines Corporation | Timer lockout circuit for synchronous applications |
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| KR100590855B1 (ko) | 2003-10-14 | 2006-06-19 | 주식회사 하이닉스반도체 | 전류 소모의 감소를 위한 반도체 메모리 소자 |
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| CN114141287B (zh) * | 2020-09-04 | 2024-03-26 | 长鑫存储技术有限公司 | 存储装置的读写方法及存储装置 |
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2001
- 2001-03-13 US US09/805,420 patent/US6434082B1/en not_active Expired - Lifetime
-
2002
- 2002-02-27 JP JP2002052065A patent/JP2002324399A/ja active Pending
- 2002-03-04 KR KR10-2002-0011260A patent/KR100503850B1/ko not_active IP Right Cessation
- 2002-03-08 TW TW091104392A patent/TW550594B/zh not_active IP Right Cessation
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| KR100503850B1 (ko) | 2005-07-26 |
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